CN112786677A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，超结结构形成于第一N型外延层表面上方，超结单元的顶部位置上的P型柱的宽度小于N型柱的宽度且步进不变；N型柱由填充于沟槽中的第二N型外延层组成，P型柱由沟槽之间的第一P型外延层组成，第一P型外延层形成于第一N型外延层上；沟槽穿过第一P型外延层且底部和第一N型外延层接触；超结单元中P型柱的P型杂质总量和N型柱的N型杂质总量相匹配，第二N型外延层由至少两层N型外延子层叠加而成且第一N型外延子层的掺杂浓度高于所述P型柱的掺杂浓度。本发明还公开了一种超结器件的制造方法。本发明能降低工艺控制难度，同时还能改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结(super junction)结构就是交替排列的N型柱和P型柱即PN柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(P N柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN柱，是一种可以批量生产的超结的制造方法。
现有技术中，为了获得较低的比导通电阻，一般会设计PN柱的N型柱的宽度大于或等于P型柱宽度，这样可以保证增大N型区域的面积，降低器件的比导通电阻，例如现有实际使用中P型柱宽度和N型柱宽度为5微米/12微米，5微米/8微米，5微米/6微米，4微米/5微米，2微米/3微米，这里“/”之前的数字表示P型柱宽度以及“/”之后的数字表示N型柱宽度。但是这样，这个在制造工艺中，特别是在沟槽工艺中，由于P柱宽度小，增加了工艺控制的难度，同时造成了填充杂质浓度提高，并且因为浓度绝对值的提高，同样百分比的工艺变化，带来的杂质总量的变化就加大，电荷失衡的程度就严重，器件性能的偏离，包括击穿电压的偏离就大，影响器件的一致性。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能降低工艺控制难度，同时还能改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件，其特征在于，包括由P型柱和N型柱交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱和相邻的一个所述N型柱组成一个超结单元。
所述超结结构形成于第一N型外延层表面上方，所述第一N型外延层形成于N型高浓度掺杂的半导体衬底上，所述第一N型外延层作为所述超结结构底部的缓冲层。
所述超结单元的顶部位置上的所述P型柱的宽度小于所述N型柱的宽度且所述P型柱和所述N型柱的宽度和不变，以增加所述N型柱的体积从而降低所述超结器件的比导通电阻。
所述超结单元的顶部宽度较大的所述N型柱由填充于沟槽中的第二N型外延层组成，所述超结单元的顶部宽度较小的所述P型柱由所述沟槽之间的第一P型外延层组成，所述第一P型外延层形成于所述第一N型外延层上；所述沟槽穿过所述第一P型外延层且底部和所述第一N型外延层接触；所述沟槽的顶部开口按所述超结单元的顶部宽度较大的所述N型柱的顶部宽度设置且通过光刻定义，以降低所述沟槽的高宽比。
所述超结单元中所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；所述第二N型外延层由至少两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层形成于所述沟槽的底部表面和侧面以及所述第一N型外延子层的掺杂浓度高于所述P型柱的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
进一步的改进是，所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上。
所述超结器件单元包括P型体区，所述P型体区形成于所述P型柱的顶部并延伸到所述N型柱中。
进一步的改进是，所述第一N型外延层的厚度为5微米～20微米，通过所述第一N型外延层的厚度调节器件的体二极管特性，所述第一N型外延层的厚度越厚器件的体二极管特性越佳。
进一步的改进是，所述沟槽的侧面呈倾斜结构，所述N型柱的顶部宽度大于底部宽度，所述P型柱的顶部宽度小于底部宽度。
进一步的改进是，所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂。
组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层形成于所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充，所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
或者，组成所述第二N型外延层的所述N型外延子层为三层以上，第二N型外延子层和所述第二N型外延子层以上的各N型外延子层依次叠加在所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充；所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
进一步的改进是，所述超结单元中位于所述P型体区底部表面以下的所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配。
在所述超结单元的底部表面处所述P型柱的P型杂质量多于所述N型柱的N型杂质量。
在所述P型体区的底部表面处所述P型柱的P型杂质量少于所述N型柱的N型杂质量。
进一步的改进是，所述第一N型外延层同时形成从底部对所述P型柱的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱的P型杂质量大于所述N型柱的N型杂质量对击穿电压降低的影响。
所述P型体区同时形成从顶部对所述N型柱的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱的P型杂质量小于所述N型柱的N型杂质量对击穿电压降低的影响。
为解决上述技术问题，本发明提供的超结器件的制造方法中超结器件为N型器件并形成在超结结构上；超结结构由P型柱和N型柱交替排列形成，一个所述P型柱和相邻的一个所述N型柱组成一个超结单元；所述超结单元的顶部位置上的所述P型柱的宽度小于所述N型柱的宽度且所述P型柱和所述N型柱的宽度和不变，以增加所述N型柱的体积从而降低所述超结器件的比导通电阻；采用如下步骤制造所述超结结构：
步骤一、提供N型高浓度掺杂的半导体衬底，在所述半导体衬底上形成第一N型外延层；所述第一N型外延层作为所述超结结构底部的缓冲层。
步骤二、在所述第一N型外延层的表面形成第一P型外延层。
步骤三、采用光刻定义加刻蚀工艺在所述第一P型外延层中形成沟槽，所述沟槽穿过所述第一P型外延层且底部和所述第一N型外延层接触。
按所述超结单元的顶部宽度较大的所述N型柱的顶部宽度设置所述沟槽的顶部开口，能降低所述沟槽的高宽比。
步骤四、在所述沟槽中填充第二N型外延层，所述N型柱由填充于沟槽中的第二N型外延层组成，所述P型柱由所述沟槽之间的第一P型外延层组成。
所述超结单元中所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；所述第二N型外延层由至少两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层形成于所述沟槽的底部表面和侧面以及所述第一N型外延子层的掺杂浓度高于所述P型柱的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
进一步的改进是，步骤三中，在进行光刻定义之前还包括在所述第一P型外延层表面形成硬质掩模层的步骤，在刻蚀工艺中先刻蚀所述硬质掩模层，之后再刻蚀所述第一P型外延层，步骤三刻蚀完成后去除部分厚度的所述硬质掩模层；步骤四中，先进行所述第二N型外延层的外延生长工艺，生长完成后的所述第二N型外延层还延伸到所述沟槽的外部表面上；之后采用化学机械研磨工艺将所述沟槽的外部表面上的所述第二N型外延层都去除，之后在去除剩余的所述硬质掩模层。
进一步的改进是，所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上；所述超结结构形成之后，还包括如下步骤：
形成P型体区，所述P型体区形成于所述P型柱的顶部并延伸到所述N型柱中。
进一步的改进是，所述第一N型外延层的厚度为5微米～20微米，通过所述第一N型外延层的厚度调节器件的体二极管特性，所述第一N型外延层的厚度越厚器件的体二极管特性越佳。
进一步的改进是，所述沟槽的侧面呈倾斜结构，所述N型柱的顶部宽度大于底部宽度，所述P型柱的顶部宽度小于底部宽度。
进一步的改进是，所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂。
组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层形成于所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充，所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
或者，组成所述第二N型外延层的所述N型外延子层为三层以上，第二N型外延子层和所述第二N型外延子层以上的各N型外延子层依次叠加在所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充；所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
进一步的改进是，所述超结单元中位于所述P型体区底部表面以下的所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配。
在所述超结单元的底部表面处所述P型柱的P型杂质量多于所述N型柱的N型杂质量。
在所述P型体区的底部表面处所述P型柱的P型杂质量少于所述N型柱的N型杂质量。
进一步的改进是，所述第一N型外延层同时形成从底部对所述P型柱的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱的P型杂质量大于所述N型柱的N型杂质量对击穿电压降低的影响。
所述P型体区同时形成从顶部对所述N型柱的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱的P型杂质量小于所述N型柱的N型杂质量对击穿电压降低的影响。
本发明能取得如下有益技术效果：
1、本发明从超结器件的整体结构出发对超结结构进行了特别设置，本发明根据N型器件的需要在超结单元的步进即P型柱和N型柱的宽度和保持不变的条件下增加N型柱的体积从而降低超结器件的比导通电阻；在此基础上，本发明选定宽度较大的N型柱的顶部宽度作为沟槽的顶部开口宽度，并将N型柱设置为由填充于沟槽中的N型外延层即第二N型外延层组成，而沟槽所形成的外延层为P型外延层即第一P型外延层，由于沟槽的顶部开口宽度增加，这使得沟槽的高宽比得到降低，从能降低工艺控制难度，包括降低沟槽的刻蚀、清洗和填充工艺的控制难度。
2、本发明在保证超结单元中P型柱的P型杂质总量和N型柱的N型杂质总量相匹配的条件下，将第二N型外延层设置为由至少两层N型外延子层叠加而成的结构，且将位置最底部的第一N型外延子层的掺杂浓度设置为高于P型柱的掺杂浓度，这种结构能带来如下有益效果：
21、本发明的N型柱的N型杂质总量保持一样，即会和P型柱的P型杂质总量相匹配，这样能时器件的比导通电阻(Rsp)保持一样。
22、整体上，本发明的第二N型外延层的结构设置能使P-N杂质即超结单元的P型柱和N型柱的P型杂质和N型杂质的差异在多个位置上低于现有器件的相应值，从而能改善超结结构的电荷平衡，能提高器件的击穿电压。
23、本发明中的第一N型外延子层的N型掺杂浓度提高，能对P型少数载流子注入起到抑制作用，从而能减少体二极管的反向恢复电流；其中，体二极管为体区和漂移区之间组成的寄生二极管，漂移区由所述N型柱以及第一N型外延层一起组成。
而且，通过二层以上的N型外延子层叠加结构形成第二N型外延层时，能进一步改善器件的开关和体二极管的特性，例如通过三层N型外延子层叠加结构形成第二N型外延层时，能将第二N型外延子层设置为低掺杂浓度以及将第三N型外延子层设置为高掺杂浓度，由于第三N型外延子层为高掺杂浓度，能进一步对P型少数载流子注入进行抑制，并进一步改善器件的开关和体二极管特性。
24、由于本发明中的第一N型外延子层的N杂质浓度明显提高，对于高温下器件的NJFET相应有所抑制，从而能改善器件的高温特性；其中NJFET是指N型超结器件中，由相邻超结器件单元的P型体区之间的N型柱的表面区域由于JFET效应形成的JFET寄生器件。JFET效应会使器件的导通电阻增加，抑制JFET效应后会降低器件的导通电阻。通常在实际使用中由于开关损耗和导通损耗的存在，器件的实际工作温度不是室温，而是一般会达到50℃～120℃，本发明降低器件在高温时的导通电阻后，能减少器件损耗，降低器件的结温，延长器件的寿命。
3、本发明在沟槽倾斜时，由于在N型柱和P型柱的顶部宽度保持不变的条件下，相对于现有通过沟槽填充形成P型柱的超结结构，本发明的N型柱的体积会变小且宽度从顶部到底部会逐渐变小、而P型柱的体积则会增加且宽度从顶部到底部会逐渐增加，在超结单元的N型柱的总掺杂量也即P型柱的总掺杂量保持不变的条件下，相对于现有结构本发明能增加N型柱的掺杂浓度并同时减少P型柱的掺杂浓度，结合N型柱和P型柱的宽度变化，相对于现有结构本发明能进一步同时减少超结单元顶部和底部位置处的P型柱和N型柱之间的杂质量的差值；且结合本发明N型柱中的第二N型外延层的结构设置，进一步减少时减少超结单元顶部和底部位置处的P型柱和N型柱之间的杂质量的差值且通过调节第一N型外延子层的浓度能调节超结单元各位置处的P-N杂质的差异；所以本发明能进一步提高超结单元在顶部和底部位置处的P型柱和N型柱之间的电荷匹配。
4、本发明能实现超结单元的底部位置处的P型柱的P型杂质量大于N型柱的N型杂质量，由于第一N型外延层设置在超结结构的底部，故能通过第一N型外延层从底部对P型柱的多于P型杂质进行耗尽，从而能补偿超结单元底部的P型柱的P型杂质量大于N型柱的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的底部位置处P型柱的P型杂质量小于N型柱的N型杂质量，故无法通过底部设置的N型外延层进行本发明类似补偿，当然也无法提高器件的击穿电压。
5、本发明能实现超结单元的底部位置处的P型柱的P型杂质量小于N型柱的N型杂质量，由于在超结结构的顶部通常形成有P型体区，故能通过P型体区从N型柱的顶部的多于N型杂质进行耗尽，从而能补偿超结单元顶部的P型柱的P型杂质量小于N型柱的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的顶部位置处P型柱的P型杂质量大于N型柱的N型杂质量，故无法通过P型体区进行本发明类似补偿，当然也无法提高器件的击穿电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的结构示意图；
图2是本发明第一实施例超结器件的结构示意图；
图3A-图3B是本发明第一实施例超结器件的制造方法的形成超结结构的各步骤中的器件结构示意图；
图4是本发明第一较佳实施例超结器件和现有超结器件的导通电阻随温度变化的曲线；
图5是本发明第一较佳实施例超结器件和现有超结器件的超结单元中纵向上的电场强度分布曲线；
图6是本发明第一较佳实施例超结器件和现有超结器件的超结单元的体二极管反向恢复曲线。
具体实施方式
现有超结器件：
为了和本发明第一实施例超结器件进行比较，先介绍一下现有超结器件，如图1所示，是现有超结器件的结构示意图；现有超结器件包括由P型柱103和N型柱101交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱103和相邻的一个所述N型柱101组成一个超结单元。
现有技术中，所述P型柱103由填充于沟槽102中的P型外延层组成。N型柱101则由沟槽102之间的N型外延层101组成。沟槽102位于N型外延层101中，位于沟槽102底部的N型外延层101作为缓冲层。
所述N型外延层101形成于N型高浓度掺杂的半导体衬底10上。
所述超结单元的顶部位置上的所述P型柱103的宽度小于所述N型柱101的宽度且所述P型柱103和所述N型柱101的宽度和不变，以增加所述N型柱101的体积从而降低所述超结器件的比导通电阻。
所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上。
所述超结器件单元包括P型体区1，所述P型体区1形成于所述P型柱103的顶部并延伸到所述N型柱101中。
还包括：栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。
图1中，所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。也能为：所述栅极结构为沟槽栅。
漏区由背面减薄后的所述半导体衬底10组成。也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。
在所述漏区背面形成背面金属层11。由背面金属层11组成漏极。
通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5。
被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱101的顶部区域的导通电阻，通常还形成有JFET注入区6。
本发明第一实施例超结器件：
如图2所示，是本发明第一实施例超结器件的结构示意图；本发明实施例超结器件包括由P型柱202和N型柱204交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱202和相邻的一个所述N型柱204组成一个超结单元。
所述超结结构形成于第一N型外延层201表面上方，所述第一N型外延层201形成于N型高浓度掺杂的半导体衬底10上，所述第一N型外延层201作为所述超结结构底部的缓冲层。
所述超结单元的顶部位置上的所述P型柱202的宽度小于所述N型柱204的宽度且所述P型柱202和所述N型柱204的宽度和不变，以增加所述N型柱204的体积从而降低所述超结器件的比导通电阻。
所述超结单元的顶部宽度较大的所述N型柱204由填充于沟槽203中的第二N型外延层组成，所述超结单元的顶部宽度较小的所述P型柱202由所述沟槽203之间的第一P型外延层组成，所述第一P型外延层形成于所述第一N型外延层201上；所述沟槽203穿过所述第一P型外延层且底部和所述第一N型外延层201接触；所述沟槽203的顶部开口按所述超结单元的顶部宽度较大的所述N型柱204的顶部宽度设置且通过光刻定义，以降低所述沟槽203的高宽比。
所述超结单元中所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配；所述第二N型外延层由两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层204a形成于所述沟槽203的底部表面和侧面以及所述第一N型外延子层204a的掺杂浓度高于所述P型柱202的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上。
所述超结器件单元包括P型体区1，所述P型体区1形成于所述P型柱202的顶部并延伸到所述N型柱204中。
还包括：栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。
图2中，所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。在其他实施例中也能为：所述栅极结构为沟槽栅。
漏区由背面减薄后的所述半导体衬底10组成。在其他实施例中，也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。
在所述漏区背面形成背面金属层11。由背面金属层11组成漏极。
通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5。
被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱204的顶部区域的导通电阻，通常还形成有JFET注入区6。
本发明第一实施例中，所述第一N型外延层201的厚度为5微米～20微米，通过所述第一N型外延层201的厚度调节器件的体二极管特性，所述第一N型外延层201的厚度越厚器件的体二极管特性越佳。所述体二极管为所述体区1和漂移区之间组成的寄生二极管，所述漂移区由所述N型柱204以及所述第一N型外延层201一起组成。
所述第一N型外延层201的厚度为5微米～20微米，通过所述第一N型外延层201的厚度调节器件的体二极管特性，所述第一N型外延层201的厚度越厚器件的体二极管特性越佳。
所述沟槽203的侧面呈倾斜结构，所述N型柱204的顶部宽度大于底部宽度，所述P型柱202的顶部宽度小于底部宽度。
所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂。
本发明第一实施例中，组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层204b形成于所述第一N型外延子层204a的表面上并将所述第一N型外延子层204a在所述沟槽203内围成的凹槽完全填充，所述第二N型外延子层204b的掺杂浓度低于所述P型柱202的掺杂浓度。
所述超结单元中位于所述P型体区1底部表面以下的所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配。
在所述超结单元的底部表面处所述P型柱202的P型杂质量多于所述N型柱204的N型杂质量。
在所述P型体区1的底部表面处所述P型柱202的P型杂质量少于所述N型柱204的N型杂质量。
所述第一N型外延层201同时形成从底部对所述P型柱202的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量对击穿电压降低的影响。
所述P型体区1同时形成从顶部对所述N型柱204的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量对击穿电压降低的影响。
本发明第一实施例能取得如下有益技术效果：
1、本发明第一实施例从超结器件的整体结构出发对超结结构进行了特别设置，本发明第一实施例根据N型器件的需要在超结单元的步进即P型柱202和N型柱204的宽度和保持不变的条件下增加N型柱204的体积从而降低超结器件的比导通电阻；在此基础上，本发明第一实施例选定宽度较大的N型柱204的顶部宽度作为沟槽203的顶部开口宽度，并将N型柱204设置为由填充于沟槽203中的N型外延层即第二N型外延层组成，而沟槽203所形成的外延层为P型外延层即第一P型外延层，由于沟槽203的顶部开口宽度增加，这使得沟槽203的高宽比得到降低，从能降低工艺控制难度，包括降低沟槽203的刻蚀、清洗和填充工艺的控制难度。
2、本发明第一实施例在保证超结单元中P型柱202的P型杂质总量和N型柱204的N型杂质总量相匹配的条件下，将第二N型外延层设置为由至少两层N型外延子层叠加而成的结构，且将位置最底部的第一N型外延子层204a的掺杂浓度设置为高于P型柱202的掺杂浓度，这种结构能带来如下有益效果：
21、本发明第一实施例的N型柱204的N型杂质总量保持一样，即会和P型柱202的P型杂质总量相匹配，这样能时器件的比导通电阻(Rsp)保持一样。
22、整体上，本发明第一实施例的第二N型外延层的结构设置能使P-N杂质即超结单元的P型柱202和N型柱204的P型杂质和N型杂质的差异在多个位置上低于现有器件的相应值，从而能改善超结结构的电荷平衡，能提高器件的击穿电压。
23、本发明第一实施例中的第一N型外延子层204a的N型掺杂浓度提高，能对P型少数载流子注入起到抑制作用，从而能减少体二极管的反向恢复电流；其中，体二极管为体区和漂移区之间组成的寄生二极管，漂移区由所述N型柱204以及第一N型外延层201一起组成。
而且，通过二层以上的N型外延子层叠加结构形成第二N型外延层时，能进一步改善器件的开关和体二极管的特性，例如通过三层N型外延子层叠加结构形成第二N型外延层时，能将第二N型外延子层204b设置为低掺杂浓度以及将第三N型外延子层设置为高掺杂浓度，由于第三N型外延子层为高掺杂浓度，能进一步对P型少数载流子注入进行抑制，并进一步改善器件的开关和体二极管特性。
24、由于本发明第一实施例中的第一N型外延子层204a的N杂质浓度明显提高，对于高温下器件的NJFET相应有所抑制，从而能改善器件的高温特性；其中NJFET是指N型超结器件中，由相邻超结器件单元的P型体区1之间的N型柱204的表面区域由于JFET效应形成的JFET寄生器件。JFET效应会使器件的导通电阻增加，抑制JFET效应后会降低器件的导通电阻。通常在实际使用中由于开关损耗和导通损耗的存在，器件的实际工作温度不是室温，而是一般会达到50℃～120℃，本发明第一实施例降低器件在高温时的导通电阻后，能减少器件损耗，降低器件的结温，延长器件的寿命。
3、本发明第一实施例在沟槽203倾斜时，由于在N型柱204和P型柱202的顶部宽度保持不变的条件下，相对于现有通过沟槽203填充形成P型柱202的超结结构，本发明第一实施例的N型柱204的体积会变小且宽度从顶部到底部会逐渐变小、而P型柱202的体积则会增加且宽度从顶部到底部会逐渐增加，在超结单元的N型柱204的总掺杂量也即P型柱202的总掺杂量保持不变的条件下，相对于现有结构本发明第一实施例能增加N型柱204的掺杂浓度并同时减少P型柱202的掺杂浓度，结合N型柱204和P型柱202的宽度变化，相对于现有结构本发明第一实施例能进一步同时减少超结单元顶部和底部位置处的P型柱202和N型柱204之间的杂质量的差值；且结合本发明第一实施例N型柱204中的第二N型外延层的结构设置，进一步减少时减少超结单元顶部和底部位置处的P型柱202和N型柱204之间的杂质量的差值且通过调节第一N型外延子层204a的浓度能调节超结单元各位置处的P-N杂质的差异；所以本发明第一实施例能进一步提高超结单元在顶部和底部位置处的P型柱202和N型柱204之间的电荷匹配。
4、本发明第一实施例能实现超结单元的底部位置处的P型柱202的P型杂质量大于N型柱204的N型杂质量，由于第一N型外延层201设置在超结结构的底部，故能通过第一N型外延层201从底部对P型柱202的多于P型杂质进行耗尽，从而能补偿超结单元底部的P型柱202的P型杂质量大于N型柱204的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的底部位置处P型柱202的P型杂质量小于N型柱204的N型杂质量，故无法通过底部设置的N型外延层进行本发明第一实施例类似补偿，当然也无法提高器件的击穿电压。
5、本发明第一实施例能实现超结单元的底部位置处的P型柱202的P型杂质量小于N型柱204的N型杂质量，由于在超结结构的顶部通常形成有P型体区1，故能通过P型体区1从N型柱204的顶部的多于N型杂质进行耗尽，从而能补偿超结单元顶部的P型柱202的P型杂质量小于N型柱204的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的顶部位置处P型柱202的P型杂质量大于N型柱204的N型杂质量，故无法通过P型体区1进行本发明类似补偿，当然也无法提高器件的击穿电压。
本发明第一实施例超结器件的两层N型外延子层的结构中，能通过对两层N型外延子层的掺杂浓度进行调节来调节超结单元的电荷平衡，以实现更好的电荷平衡。例如，通过调节第一N型外延子层204a的掺杂浓度能实现更好的电荷平衡。下面结合现有超结器件和本发明第一实施例超结器件的两个不同较佳实施例的具体参数来说明本发明第一实施例超结器件和现有超结器件之间的区别：
图1所示的现有超结器件和图2所示的本发明第一实施例超结器件之间仅是超结结构部分不同，其他结构相同，其他结构都采用相同的标记表示。
本发明第一实施例超结器件中以一个600V高压NMOSFET为例，具有如下参数：
所述半导体衬底10的掺杂浓度高于1E19cm-3，对应的电阻率例如为0.001欧姆·厘米～0.003欧姆·厘米，厚度约为725微米。
所述第一N型外延层201的厚度约5微米～20微米，厚度大的缓冲层可以改善器件的体二极管性能，提高器件的抗电流冲击能力(EAS)能力，厚度薄的缓冲层可以降低器件的比导通电阻(Rsp)。
在器件设计中，所述P型体区1通常采用P型阱组成，所述P型体区1的深度2微米，所述第一P型外延层即P型柱202厚度为40微米，沟槽203深度等于40微米，或者比40微米深，设计中保持N型区域即所述N型柱204的杂质总量保持一致，以保持同样的Rsp。所述沟槽203的侧面倾角为88.6度～89度，这里假设所述沟槽203的倾斜角为88.6度，所述沟槽203的顶部宽度设置5微米，所述P型柱202的顶部宽度为4微米，所述超结单元的步进为9微米。
图2中线A1A2到线C1C2的厚度为40微米；所述P型体区1深度对应于线B1B2到线C1C2之间的距离，为2微米；所述P型柱202承受电压的厚度为线A1A2到线B1B2之间的厚度，大小为38微米。
所述P型柱202的浓度都是单一的，所述N型柱204的浓度包括两个不同的浓度。本发明第一实施例中，使线A1A2到线B1B2的中心线处的由所述P型柱202的浓度乘以宽度得到的P型杂质和由所述N型柱204的浓度乘以宽度得到的N型杂质相等或相近，并保证P型杂质和N型杂质的总量保持平衡；因为沟槽203的上宽下窄的特征，不能保证所有的平行线上的P-N平衡，保持了中心线上的电荷平衡，也就保持了总量上P型杂质和N型杂质平衡。P-N平衡表示P型柱和N型柱的掺杂量相等。
本发明第一实施例器件的第一较佳实施例中：所述N型柱204对应的沟槽203为倾斜沟槽，沟槽203的顶部宽度设置5微米，线A1A2到，线B1B2的中位线上，N型柱204的宽度为3.97微米,底部沟槽的宽度为3.05微米。
P型柱202的顶部宽度为4微米，线A1A2到线B1B2的中位线上的P型柱202的宽度5.03微米，P型柱202的底宽度为5.95微米。
N型柱204中，第一N型外延子层204a为均匀掺杂且掺杂浓度为4.92E15cm-3，第二N型外延子层204b为均匀掺杂且掺杂浓度为2.0E15cm-3，那么线A1A2到线B1B2的N型柱204的N型杂质总量为6.04E9cm-1。
最佳平衡时P型柱202的P型杂质总量也是6.04E9cm-1。P型柱202的P型杂质也是均匀的，那么P型柱202的P型杂质的最佳浓度是3.23E15cm-3。
其中，所述第一N型外延子层204a将所述沟槽203的底部5微米填充即位于所述沟槽203的底部表面的所述第一N型外延子层204a的厚度为5微米；在线B1B2处位于所述沟槽203的各侧面的所述第一N型外延子层204a的厚度分别为1微米，总和为2微米。图2中线D1D2表示所述第一N型外延子层204a位于所述沟槽203底部表面上的顶部表面。根据本发明第一较佳实施例的上述数据，可以计算出本发明第一较佳实施例的超结单元各位置处的杂质量，具体请见表一所示。
表一
Figure BDA0002257420850000151
图1所示的现有超结器件中：所述超结结构之外的所述超结器件单元结构都会本发明第一实施例超结器件相同，现有超结器件的超结结构中有：所述P型柱103的顶部宽度为4微米，对应的沟槽102设定为倾斜沟槽，沟槽102的顶部宽度设置4微米，线A1A2到线B1B2的中位线上，P型柱103的宽度为2.97微米,底部沟槽102的宽度为2.05微米。
N型柱101的顶部宽度为5微米，线A1A2到线B1B2的中位线上的N型柱101的宽度为6.03微米，N型柱101的底部宽度为6.95微米。
设定N型柱101的杂质浓度为2.64E15cm-3，那么线A1A2到线B1B2的N型柱101的N型杂质总量为6.04E9cm-1，最佳平衡时所述P型柱103的P型杂质总量也是6.04E9cm-1。
所述P型柱103的P型杂质也是均匀的，那么所述P型柱103的P型杂质的最佳浓度是5.35E15cm-3。也就是在线A1A2到线B1B2的中位线的水平线上，P-N电荷达到平衡，在该中位线向上的部分，同一水平线上P型杂质多于N型杂质，在中位线以下的部分，P型杂质少于N型杂质，在沟槽102的底部即线A1A2对应的水平线上，P型杂质即浓度*沟槽底部宽度之积比N型杂质少7.37E11cm-2；在沟槽102的顶部与P型体区1相接的区域即线B1B2的水平线上，这里不考虑P型体区1的例离子注入和JFET注入区6的离子注入的影响，P型杂质多于N型杂质，在B1B2线上，P型杂质比N型杂质多7.43E11/cm2。根据现有超结器件的上述数据，可以计算出现有超结器件的超结单元各位置处的杂质量，具体请见表二所示。
表二
Figure BDA0002257420850000161
通过对上面表一和表二的数据进行超结单元的各位置处的杂质量的分析，可以得到如下表三：
表三
Figure BDA0002257420850000171
从表三可以看出：
1、由于本发明第一实施例超结器件的第一较佳实施例和现有超结器件保持了同样的步进(pitch)即9微米的步进和一个步进中同样的N型杂质总量为6.04E9cm-1，保持了他们的Rsp在常温下可以一致。
2、本发明第一较佳实施例超结器件在纵向上的几个位置的P-N杂质量的差异也即表三中P-N平衡关系，明显小于现有技术的P-N的杂质量，只是将P-N完全平衡位置往沟槽底部方向进行了移动。特别是，本发明第一较佳实施例超结器件的底部P型杂质多于N型杂质的量小于现有技术P型杂质少于N型杂质的量，特别是本发明第一较佳实施例超结器件的条件下，底部P型杂质多的部分，可以被P型柱202之下的N型缓冲层即第一N型外延层201的杂质所平衡，这样提高了器件的击穿电压；而在顶部即线B1B2的水平线上，只考虑外延淀积和沟槽的外延填充的情况下，本发明第一较佳实施例超结器件的顶部P型杂质少于N型杂质的量小于现有超结器件的P型杂质多于N型杂质的量，特别是本发明第一较佳实施例超结器件的条件下，顶部P型杂质少的部分，可以被P型阱即P型体区1的杂质补充，这样提高了器件的击穿电压。这一关系在图5中所示，图5是本发明第一较佳实施例超结器件和现有超结器件的超结单元中纵向上的电场强度分布曲线，曲线303对应于现有超结器件的超结单元中纵向上的电场强度分布曲线，曲线304对应于本发明第一较佳实施例超结器件的超结单元中纵向上的电场强度分布曲线，可以看出，在线A1A2和线B1B2处，曲线304的电场强度都得到提升，故能提高击穿电压。标记303a对应的位置处为现有超结器件的P-N电荷平衡即P型杂质和N型杂质相等的位置，标记304a对应的位置处为本发明第一较佳实施例超结器件的P-N电荷平衡位置。
3、由于本发明第一较佳实施例超结器件的第一N型外延子层204a的杂质浓度4.92E15/cm3明显高于现有超结器件的2.64E15/cm2，抑制了高温过程中的JFET效应，使得本方案的Rsp随温度升高时增加的幅度低于现有超结器件，使得本发明第一较佳实施例超结器件的高温导通电阻低于现有超结器件，改善了器件的高温适用特性。如图4所示，是本发明第一较佳实施例超结器件和现有超结器件的导通电阻随温度变化的曲线，曲线301是现有超结器件的导通电阻随温度变化的曲线，曲线302是本发明第一较佳实施例超结器件的导通电阻随温度变化的曲线，可以看出，本发明第一较佳实施例超结器件在高温时的导通电阻更低。
4、本发明第一较佳实施例超结器件的第一N型外延子层204a的4.92E15/cm3明显高于现有超结器件的2.64E15/cm2，可以抑制通过P+注入到N区域的少子的数量，使得器件的反向恢复电流小于现有超结器件。如图6所示，是本发明第一较佳实施例超结器件和现有超结器件的超结单元的体二极管反向恢复曲线，曲线305为现有超结器件的超结单元的体二极管反向恢复曲线，曲线306为本发明第一较佳实施例超结器件的超结单元的体二极管反向恢复曲线，可以看出，曲线306的反型恢复电流得到减小。
本发明第一实施例器件的第二较佳实施例中：
本发明第二较佳实施例和本发明第一较佳实施例的区别之处为，本发明第二较佳实施例中：
N型柱204中，第一N型外延子层204a为均匀掺杂且掺杂浓度为5.6E15cm-3，第二N型外延子层204b为均匀掺杂且掺杂浓度为7.6E14cm-3，那么线A1A2到线B1B2的N型柱204的N型杂质总量为6.04E9cm-1。
最佳平衡时P型柱202的P型杂质总量也是6.04E9cm-1。P型柱202的P型杂质也是均匀的，那么P型柱202的P型杂质的最佳浓度是3.23E15cm-3。
其中，所述第一N型外延子层204a将所述沟槽203的底部5微米填充即位于所述沟槽203的底部表面的所述第一N型外延子层204a的厚度为5微米；在线B1B2处位于所述沟槽203的各侧面的所述第一N型外延子层204a的厚度分别为1微米，总和为2微米。根据本发明第二较佳实施例的上述数据，可以计算出本发明第二较佳实施例的超结单元各位置处的杂质量，具体请见表四所示。
表四
Figure BDA0002257420850000191
从表四可以看出：
和本发明第一较佳实施例超结器件相比，本发明第二较佳实施例超结器件的在纵向上的P-N杂质量的差异更小，表示本发明第二较佳实施例超结器件能实现更好的电荷平衡，这能进一步提高超结结构的耐压能力。
本发明第二实施例超结器件：
和本发明第一实施例超结器件的区别之处为，本发明第二实施例超结器件中，组成所述第二N型外延层的所述N型外延子层为三层以上，例如三层，四层或更多层。第二N型外延子层204b和所述第二N型外延子层204b以上的各N型外延子层依次叠加在所述第一N型外延子层204a的表面上并将所述第一N型外延子层204a在所述沟槽203内围成的凹槽完全填充；所述第二N型外延子层204b的掺杂浓度低于所述P型柱202的掺杂浓度。更多的所述N型外延子层的设置，能更易于设定每个外延子层的浓度，用以对沟槽的不同位置的电荷平衡达到最佳状态，例如可以设定第一N型外延子层204a为高浓度掺杂，第二N型外延子层204b为低浓度掺杂，第三N型外延子层为高浓度掺杂，除得到最佳的电荷平衡外，还能进一步改善器件的开关和体二极管的特性。
本发明第一实施例超结器件的制造方法：
如图3A至图3B所示，是本发明第一实施例超结器件的制造方法的形成超结结构的各步骤中的器件结构示意图；本发明第一实施例超结器件的制造方法中超结器件为N型器件并形成在超结结构上；超结结构由P型柱202和N型柱204交替排列形成，一个所述P型柱202和相邻的一个所述N型柱204组成一个超结单元；所述超结单元的顶部位置上的所述P型柱202的宽度小于所述N型柱204的宽度且所述P型柱202和所述N型柱204的宽度和不变，以增加所述N型柱204的体积从而降低所述超结器件的比导通电阻；采用如下步骤制造所述超结结构：
步骤一、如图3A所示，提供N型高浓度掺杂的半导体衬底10，在所述半导体衬底10上形成第一N型外延层201；所述第一N型外延层201作为所述超结结构底部的缓冲层。
步骤二、如图3A所示，在所述第一N型外延层201的表面形成第一P型外延层。
步骤三、如图3A所示，采用光刻定义加刻蚀工艺在所述第一P型外延层中形成沟槽203，所述沟槽203穿过所述第一P型外延层且底部和所述第一N型外延层201接触。
按所述超结单元的顶部宽度较大的所述N型柱204的顶部宽度设置所述沟槽203的顶部开口，能降低所述沟槽203的高宽比。
步骤三中，在进行光刻定义之前还包括在所述第一P型外延层表面形成硬质掩模层205的步骤，在刻蚀工艺中先刻蚀所述硬质掩模层205，之后再刻蚀所述第一P型外延层，步骤三刻蚀完成后去除部分厚度的所述硬质掩模层205。
较佳选择为，所述硬质掩模层205由第一氧化膜、第二氮化膜和第三氧化膜叠加而成。
在所述沟槽203刻蚀工艺完成之后，采用干法或湿法刻蚀工艺去除所述第三氧化膜和所述第二氮化膜。
步骤四、如图3B所示，在所述沟槽203中填充第二N型外延层，所述N型柱204由填充于沟槽203中的第二N型外延层组成，所述P型柱202由所述沟槽203之间的第一P型外延层组成。
步骤四中，先进行所述第二N型外延层的外延生长工艺，生长完成后的所述第二N型外延层还延伸到所述沟槽203的外部表面上；之后采用化学机械研磨工艺将所述沟槽203的外部表面上的所述第二N型外延层都去除，之后在去除剩余的所述硬质掩模层205即所述第一氧化膜。
所述超结单元中所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配；所述第二N型外延层由两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层204a形成于所述沟槽203的底部表面和侧面以及所述第一N型外延子层204a的掺杂浓度高于所述P型柱202的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
如图2所示，所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上；所述超结结构形成之后，还包括如下步骤：
形成P型体区1，所述P型体区1形成于所述P型柱202的顶部并延伸到所述N型柱204中；
形成栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。
对所述半导体衬底10进行背面减薄，在所述半导体衬底10背面形成漏区，在所述漏区背面形成背面金属层11。
所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。在其他实施例方法中也能为：所述栅极结构为沟槽栅。
漏区由背面减薄后的所述半导体衬底10组成。在其他实施例中，也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。
通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5，所述接触区5通过在所述接触孔8的开口打开之后以及金属填充之前通过离子注入形成。
被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱204的顶部区域的导通电阻，通常还形成有JFET注入区6。
所述第一N型外延层201的厚度为5微米～20微米，通过所述第一N型外延层201的厚度调节器件的体二极管特性，所述第一N型外延层201的厚度越厚器件的体二极管特性越佳。
所述沟槽203的侧面呈倾斜结构，所述N型柱204的顶部宽度大于底部宽度，所述P型柱202的顶部宽度小于底部宽度。
所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂。
组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层204b形成于所述第一N型外延子层204a的表面上并将所述第一N型外延子层204a在所述沟槽203内围成的凹槽完全填充，所述第二N型外延子层204b的掺杂浓度低于所述P型柱202的掺杂浓度。
所述超结单元中位于所述P型体区1底部表面以下的所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配。
在所述超结单元的底部表面处所述P型柱202的P型杂质量多于所述N型柱204的N型杂质量。
在所述P型体区1的底部表面处所述P型柱202的P型杂质量少于所述N型柱204的N型杂质量。
所述第一N型外延层201同时形成从底部对所述P型柱202的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量对击穿电压降低的影响。
所述P型体区1同时形成从顶部对所述N型柱204的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量对击穿电压降低的影响。
本发明第二实施例超结器件的制造方法：
和本发明第一实施例超结器件的制造方法的区别之处为，本发明第二实施例超结器件的制造方法中，组成所述第二N型外延层的所述N型外延子层为三层以上，例如三层，四层或更多层。第二N型外延子层204b和所述第二N型外延子层204b以上的各N型外延子层依次叠加在所述第一N型外延子层204a的表面上并将所述第一N型外延子层204a在所述沟槽203内围成的凹槽完全填充；所述第二N型外延子层204b的掺杂浓度低于所述P型柱202的掺杂浓度。更多的所述N型外延子层的设置，能更易于设定每个外延子层的浓度，用以对沟槽的不同位置的电荷平衡达到最佳状态，例如可以设定第一N型外延子层204a为高浓度掺杂，第二N型外延子层204b为低浓度掺杂，第三N型外延子层为高浓度掺杂，除得到最佳的电荷平衡外，还能进一步改善器件的开关和体二极管的特性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，其特征在于，包括由P型柱和N型柱交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱和相邻的一个所述N型柱组成一个超结单元；
所述超结结构形成于第一N型外延层表面上方，所述第一N型外延层形成于N型高浓度掺杂的半导体衬底上，所述第一N型外延层作为所述超结结构底部的缓冲层；
所述超结单元的顶部位置上的所述P型柱的宽度小于所述N型柱的宽度且所述P型柱和所述N型柱的宽度和不变，以增加所述N型柱的体积从而降低所述超结器件的比导通电阻；
所述超结单元的顶部宽度较大的所述N型柱由填充于沟槽中的第二N型外延层组成，所述超结单元的顶部宽度较小的所述P型柱由所述沟槽之间的第一P型外延层组成，所述第一P型外延层形成于所述第一N型外延层上；所述沟槽穿过所述第一P型外延层且底部和所述第一N型外延层接触；所述沟槽的顶部开口按所述超结单元的顶部宽度较大的所述N型柱的顶部宽度设置且通过光刻定义，以降低所述沟槽的高宽比；
所述超结单元中所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；所述第二N型外延层由至少两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层形成于所述沟槽的底部表面和侧面以及所述第一N型外延子层的掺杂浓度高于所述P型柱的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
2.如权利要求1所述的超结器件，其特征在于：所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上；
所述超结器件单元包括P型体区，所述P型体区形成于所述P型柱的顶部并延伸到所述N型柱中。
3.如权利要求2所述的超结器件，其特征在于：所述第一N型外延层的厚度为5微米～20微米，通过所述第一N型外延层的厚度调节器件的体二极管特性，所述第一N型外延层的厚度越厚器件的体二极管特性越佳。
4.如权利要求2所述的超结器件，其特征在于：所述沟槽的侧面呈倾斜结构，所述N型柱的顶部宽度大于底部宽度，所述P型柱的顶部宽度小于底部宽度。
5.如权利要求4所述的超结器件，其特征在于：所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂；
组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层形成于所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充，所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度；
或者，组成所述第二N型外延层的所述N型外延子层为三层以上，第二N型外延子层和所述第二N型外延子层以上的各N型外延子层依次叠加在所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充；所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
6.如权利要求5所述的超结器件，其特征在于：所述超结单元中位于所述P型体区底部表面以下的所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；
在所述超结单元的底部表面处所述P型柱的P型杂质量多于所述N型柱的N型杂质量；
在所述P型体区的底部表面处所述P型柱的P型杂质量少于所述N型柱的N型杂质量。
7.如权利要求6所述的超结器件，其特征在于：所述第一N型外延层同时形成从底部对所述P型柱的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱的P型杂质量大于所述N型柱的N型杂质量对击穿电压降低的影响；
所述P型体区同时形成从顶部对所述N型柱的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱的P型杂质量小于所述N型柱的N型杂质量对击穿电压降低的影响。
8.一种超结器件的制造方法，其特征在于，超结器件为N型器件并形成在超结结构上；超结结构由P型柱和N型柱交替排列形成，一个所述P型柱和相邻的一个所述N型柱组成一个超结单元；所述超结单元的顶部位置上的所述P型柱的宽度小于所述N型柱的宽度且所述P型柱和所述N型柱的宽度和不变，以增加所述N型柱的体积从而降低所述超结器件的比导通电阻；采用如下步骤制造所述超结结构：
步骤一、提供N型高浓度掺杂的半导体衬底，在所述半导体衬底上形成第一N型外延层；所述第一N型外延层作为所述超结结构底部的缓冲层；
步骤二、在所述第一N型外延层的表面形成第一P型外延层；
步骤三、采用光刻定义加刻蚀工艺在所述第一P型外延层中形成沟槽，所述沟槽穿过所述第一P型外延层且底部和所述第一N型外延层接触；
按所述超结单元的顶部宽度较大的所述N型柱的顶部宽度设置所述沟槽的顶部开口，能降低所述沟槽的高宽比；
步骤四、在所述沟槽中填充第二N型外延层，所述N型柱由填充于沟槽中的第二N型外延层组成，所述P型柱由所述沟槽之间的第一P型外延层组成；
所述超结单元中所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；所述第二N型外延层由至少两层N型外延子层叠加而成，所述第二N型外延层的第一N型外延子层形成于所述沟槽的底部表面和侧面以及所述第一N型外延子层的掺杂浓度高于所述P型柱的掺杂浓度，以同时改善超结单元的电荷平衡、减少体二极管反向恢复电流和改善器件的高温特性。
9.如权利要求8所述的超结器件的制造方法的制造方法，其特征在于：步骤三中，在进行光刻定义之前还包括在所述第一P型外延层表面形成硬质掩模层的步骤，在刻蚀工艺中先刻蚀所述硬质掩模层，之后再刻蚀所述第一P型外延层，步骤三刻蚀完成后去除部分厚度的所述硬质掩模层；步骤四中，先进行所述第二N型外延层的外延生长工艺，生长完成后的所述第二N型外延层还延伸到所述沟槽的外部表面上；之后采用化学机械研磨工艺将所述沟槽的外部表面上的所述第二N型外延层都去除，之后在去除剩余的所述硬质掩模层。
10.如权利要求8所述的超结器件的制造方法的制造方法，其特征在于：所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上；所述超结结构形成之后，还包括如下步骤：
形成P型体区，所述P型体区形成于所述P型柱的顶部并延伸到所述N型柱中。
11.如权利要求10所述的超结器件的制造方法，其特征在于：所述第一N型外延层的厚度为5微米～20微米，通过所述第一N型外延层的厚度调节器件的体二极管特性，所述第一N型外延层的厚度越厚器件的体二极管特性越佳。
12.如权利要求10所述的超结器件的制造方法，其特征在于：所述沟槽的侧面呈倾斜结构，所述N型柱的顶部宽度大于底部宽度，所述P型柱的顶部宽度小于底部宽度。
13.如权利要求12所述的超结器件的制造方法，其特征在于：所述第一P型外延层均匀掺杂，组成所述第二N型外延层的各所述N型外延子层为均匀掺杂；
组成所述第二N型外延层的所述N型外延子层为2层，第二N型外延子层形成于所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充，所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度；
或者，组成所述第二N型外延层的所述N型外延子层为三层以上，第二N型外延子层和所述第二N型外延子层以上的各N型外延子层依次叠加在所述第一N型外延子层的表面上并将所述第一N型外延子层在所述沟槽内围成的凹槽完全填充；所述第二N型外延子层的掺杂浓度低于所述P型柱的掺杂浓度。
14.如权利要求13所述的超结器件的制造方法，其特征在于：所述超结单元中位于所述P型体区底部表面以下的所述P型柱的P型杂质总量和所述N型柱的N型杂质总量相匹配；
在所述超结单元的底部表面处所述P型柱的P型杂质量多于所述N型柱的N型杂质量；
在所述P型体区的底部表面处所述P型柱的P型杂质量少于所述N型柱的N型杂质量。
15.如权利要求14所述的超结器件的制造方法，其特征在于：所述第一N型外延层同时形成从底部对所述P型柱的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱的P型杂质量大于所述N型柱的N型杂质量对击穿电压降低的影响；
所述P型体区同时形成从顶部对所述N型柱的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱的P型杂质量小于所述N型柱的N型杂质量对击穿电压降低的影响。
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