CN105590844A - 超结结构深沟槽的制造方法 - Google Patents
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Abstract
本发明公开了一种超结结构深沟槽的制造方法，该方法为：在两个硅片上分别刻蚀沟槽，之后通过键合工艺将所述两个硅片键合起来形成总的沟槽。本发明在两个硅片分别制造的沟槽较浅，所以制造难度较低，沟槽的倾斜度也比传统方法制造的沟槽倾斜度小，所以沟槽制造与预期设计的工艺偏差会更小，形成的沟槽总的深度大于传统方法形成的沟槽深度，所以在不改变掺杂浓度的情况下能够实现深沟槽高耐压。
Description
技术领域
本发明属于超结的制造方法，具体涉及一种超结结构深沟槽的制造方法。
背景技术
目前超结的制造方法大致分为两种:外延法和沟槽法。
外延法，先在重掺杂的N+(P+)衬底上生长第一层外延N(P)，在该外延层的预定位置注入预定剂量的P(N)型杂质，使得该外延层中的N(P)型杂质的量与P(N)型杂质的量匹配。由于需要在这一层外延中用注入的方法形成P(N)区，所以每层外延的厚度不能太厚，对于一个600v的晶体管，大致需要几层N(P)型外延，并在每次外延之后要做P(N)型离子注入，P(N)型离子注入层经过扩散后形成了上下形状较一致气泡状相连且浓度扩散均匀的P(N)型柱状结，由此，形成了相间排列的P区与N区，将此相间排列的P区与N区称为复合缓冲层。然后再做特征层，器件特征层由P阱区、P+区；栅氧层及多晶栅有离子注入形成的N+源区等组成。外延法制造的超级结中的P(N)型形柱状结是经过多次反复外延、氧化、光刻和棚离子注入而形成的；工艺过程中，前次注入的棚离子会随着后次外延而扩散漂移，需要经过大量实验来校准。所以此过程需要精确控制棚离子注入剂量、窗口及推进时间，来形成上下形状较一致气泡状相连且浓度扩散均匀的柱状结，以实现超级结的电荷补偿，并且多次外延生长、离子注入和扩散会产生大量的晶格缺陷，也会影响器件的可靠性。
挖槽法是目前超结结构的主流制造方法之一，其过程是先在重掺杂的N+（P+）衬底土生长一层N（P）型外延，此处以650v晶体管为例大约需要40um，在该N(P)型掺杂类型的外延层的预定区域挖沟槽，沟槽的深度大约为40um；然后在沟槽中分别形成具有P(N)型掺杂类型的外延层，此P(N)型外延中的P(N)型杂质的含量是根据电荷平衡要求预先设定的，外延层中的N(P)型杂质的量与P(N)型杂质的量相等。由此，形成了相间排列的P区与N区，将此相间排列的P区与N区称为复合缓冲层，在不改变外延层掺杂浓度的情况下想要提高器件的耐压就需要更深的沟槽深度，以形成更厚的复合缓冲层，即拥有了更厚的耐压层，器件的耐压也会提高，然而沟槽深度越深θ角度越大，即沟槽越深沟槽的倾斜度越严重，使得实际的沟槽刻蚀及填充与预期设计出现较大的工艺偏差，深沟槽工艺难度增加。
发明内容
有鉴于此，本发明的主要目的在于提供一种超结结构深沟槽的制造方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供一种超结结构深沟槽的制造方法，该方法为：在两个硅片上分别刻蚀沟槽，之后通过键合工艺将所述两个硅片键合起来形成总的沟槽。
上述方案中，该方法通过以下步骤实现：
步骤一:在第一N型掺杂硅片的第一表面形成器件特征层；
步骤二：在所述第一N型掺杂硅片的第二表面,通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第一N型掺杂硅片的第二表面形成的沟槽深度为Y；
步骤三：在所述第一N型掺杂硅片上生长预定P型掺杂的外延层填充沟槽；
步骤四：将所述第一N型掺杂硅片的第二表面上多余的P型外延去除掉，形成相间排列的P区和N区，即形成复合缓冲层；
步骤五：在第二N+重掺杂硅片上生长N型掺杂的外延；
步骤六：在所述第二N+重掺杂硅片的N型外延的第一表面通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第二N+重掺杂硅片的第一表面形成的沟槽深度为Z；
步骤七：在所述第二N+重掺杂硅片的第一表面生长预定P型掺杂的外延层填充沟槽；
步骤八：将所述第二N+重掺杂硅片的第一表面上多余的P型外延去除掉，形成相间排列的P区和N区，即形成复合缓冲层；
步骤九：使用键合工艺，将所述第一N型掺杂硅片的第二表面与所述第二N+重掺杂硅片的第一表面键合起来，沟槽的总深度为Y+Z。
与现有技术相比，本发明的有益效果：
本发明在两个硅片分别制造的沟槽较浅，所以制造难度较低，沟槽的倾斜度也比传统方法制造的沟槽倾斜度小，所以沟槽制造与预期设计的工艺偏差会更小，形成的沟槽总的深度大于传统方法形成的沟槽深度，所以在不改变掺杂浓度的情况下能够实现深沟槽高耐压。
附图说明
图1为本发明的第一N型掺杂硅片的示意图；
图2为本发明的步骤一的示意图；
图3为本发明的步骤二的示意图；
图4为本发明的步骤三的示意图；
图5为本发明的步骤四的示意图；
图6为本发明的第二N+重掺杂硅片的示意图；
图7为本发明的步骤五的示意图；
图8为本发明的步骤六的示意图；
图9为本发明的步骤七的示意图；
图10为本发明的步骤八的示意图；
图11为本发明的步骤九的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例一种超结结构深沟槽的制造方法，该方法为：在两个硅片上分别刻蚀沟槽，之后通过键合工艺将所述两个硅片键合起来形成总的沟槽。
本发明实施例提供一种超结结构深沟槽的制造方法，如图1所示，该方法通过以下步骤实现：
步骤一:在第一N型掺杂硅片的第一表面形成器件特征层；
具体的，提供的所述N型掺杂硅片如图1所示；
以mosfet为例，如图2示，该特征层包括：源区n+、栅氧化层（gateoxide）、栅电极（poly）、漏极（drain）、bpsg层、源极（source）；具体步骤如下：
1)在半导体硅片土生长氧化层；
2)通过光刻，界走出有源区，对场氧化层进行刻蚀；
3)生长栅氧化层，于栅氧化层表面淀积导电多晶硅；
4)通过光刻，界走出多晶硅区域，进行多晶硅刻蚀
5)与整个半导体硅片表面进行P型杂质离子注入，前面工艺形成的场氧化层和多晶
硅区域能够界定形成的P阱的区域，高温返火形成阵列的P阱；
6)通过光刻界走出源极区域，N型杂质离子注入，并进行推阱形成N+型源区；
7)与整个半导体硅片表面淀积介质层；
8)通过光刻，界走出接触孔区域，并进行氧化层刻蚀；
9)淀积金属层，通过光刻，定义出刻蚀区域，进行金属刻蚀。
步骤二：在所述第一N型掺杂硅片的第二表面,通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第一N型掺杂硅片的第二表面形成的沟槽深度为Y；
具体的，假设传统沟槽制造的沟槽深度为X，所述第一N型掺杂硅片的第二表面形成的沟槽深度为Y,且满足：X/2<Y<X，如图3所示。
步骤三：在所述第一N型掺杂硅片上生长预定P型掺杂的外延层填充沟槽，如图4所示；
步骤四：将所述第一N型掺杂硅片的第二表面上多余的P型外延去除掉，形成相间排列的P区和N区，即形成复合缓冲层，如图5所示；
步骤五：在第二N+重掺杂硅片上生长N型掺杂的外延，如图7所示；
具体的，提供的所述第二N+重掺杂硅片如图6所示。
步骤六：在所述第二N+重掺杂硅片的N型外延的第一表面通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第二N+重掺杂硅片的第一表面形成的沟槽深度为Z；
具体的，假设传统沟槽制造的沟槽深度为X，所述第二N+重掺杂硅片的第一表面形成的沟槽深度为Z,且满足：X/2<Z<X，如图8所示。
步骤七：在所述第二N+重掺杂硅片的第一表面生长预定P型掺杂的外延层填充沟槽，如图9所示；
步骤八：将所述第二N+重掺杂硅片的第一表面上多余的P型外延去除掉，形成相间排列的P区和N区，即形成复合缓冲层，如图10所示；
步骤九：使用键合工艺，将所述第一N型掺杂硅片的第二表面与所述第二N+重掺杂硅片的第一表面键合起来，沟槽的总深度为Y+Z。
具体的，沟槽的总深度即为Y+Z（Y+Z>X）,如图11所示。
通过上述步骤制造的器件含有：一个第一导电类型材料的衬底层，它能够是n型半导体也能够是p型半导体，但在本发明中用n型半导体来加以说明，我们称其为n+衬底。在衬底上生长第一导电类型材料的外延层，它能够是n型半导体也能够是p型半导体，但在本发明中用n型半导体来加以说明，我们称其为n外延层。在n外延层上有许多个元胞，每一个元胞具有一个含器件特征区域的器件特征层，器件特征层起第二种导电类型材料的作用，它能够起n型半导体的作用，也能够起p型半导体的作用，但在本发明中用p型半导体来加以说明，我们将其称为p阱。在p阱与n外延层之间有一个复合缓冲层(CompositeBufferLayer)，简称CB层。CB层中含有第一种导电类型材料构成的第一半导体区，此第一种导电类型的材料能够是n型半导体也能够是p型半导体，但在本发明中用n型导电材料来说明。CB层中还含有第二种导电类型材料构成的第二半导体区，此第二种导电类型的材料能够是p型半导体也能够是n型半导体，但在本发明中用p型导电材料来说明。CB层中的第一种半导体区和第二种半导体区是交替排列的，在本发明中我们将CB层中的第一种半导体区称为Ncolumn，我们将CB层中的第二种半导体区成为Pcolumn。若以MOSFET为例，如图5所示，除了包含Pcolumn、Ncolumn、p阱外，在有源区硅片的表面还需要形成：源区n+、栅氧化层（gateoxide）、栅电极（poly）、漏极（drain）、bpsg层、源极（source）。
传统的沟槽区域（p-column区域）的光刻、刻蚀及填充是在同一硅片的一个表面上进行的，本发明的沟槽区域（p-column区域）的光刻、刻蚀及填充是在两个硅片上分别进行的。
本发明在两个硅片上分别制造的沟槽区域（p-column区域）的深度均比传统方法制造的沟槽深度浅，假设传统沟槽制造的沟槽深度为X，此处形成的沟槽深度为Y,Z,且满足：X/2<Y<X,X/2<Z<X。
本发明在两个硅片分别制造的沟槽较浅，所以制造难度较低，沟槽的倾斜度也比传统方法制造的沟槽倾斜度小，所以沟槽制造与预期设计的工艺偏差会更小。
本发明形成的沟槽总的深度大于传统方法形成的沟槽深度。所以在不改变掺杂浓度的情况下能够实现深沟槽高耐压，形成的沟槽总深度为Y+Z,且满足X<Y+Z<2X。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (2)
1.一种超结结构深沟槽的制造方法，其特征在于，该方法为：在两个硅片上分别刻蚀沟槽，之后通过键合工艺将所述两个硅片键合起来形成总的沟槽。
2.根据权利要求1所述的超结结构深沟槽的制造方法，其特征在于，该方法通过以下步骤实现：
步骤一:在第一N型掺杂硅片的第一表面形成器件特征层；
步骤二：在所述第一N型掺杂硅片的第二表面,通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第一N型掺杂硅片的第二表面形成的沟槽深度为Y；
步骤三：在所述第一N型掺杂硅片上生长预定P型掺杂的外延层填充沟槽；
步骤四：将所述第一N型掺杂硅片的第二表面上多余的P型外延去除掉，形成相间排列的P区和N区，即形成复合缓冲层；
步骤五：在第二N+重掺杂硅片上生长N型掺杂的外延；
步骤六：在所述第二N+重掺杂硅片的N型外延的第一表面通过光刻界定出沟槽的区域，并通过刻蚀工艺形成沟槽，所述第二N+重掺杂硅片的第一表面形成的沟槽深度为Z；
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|---|---|
| CN (1) | CN105590844B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111200010A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN112786677A (zh) * | 2019-11-01 | 2021-05-11 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN112864246A (zh) * | 2019-11-12 | 2021-05-28 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN115662952A (zh) * | 2022-11-02 | 2023-01-31 | 瑶芯微电子科技(上海)有限公司 | 沟槽型超结场效应晶体管及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090023983A (ko) * | 2007-09-03 | 2009-03-06 | 삼성전자주식회사 | 접합 웨이퍼의 제조 방법 |
| CN104064241A (zh) * | 2014-06-29 | 2014-09-24 | 西安电子科技大学 | 串联式PIN结构β辐照电池及其制备方法 |
| CN104900749A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 光耦合器件及其形成方法 |
-
2015
- 2015-12-23 CN CN201510976339.XA patent/CN105590844B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090023983A (ko) * | 2007-09-03 | 2009-03-06 | 삼성전자주식회사 | 접합 웨이퍼의 제조 방법 |
| CN104900749A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 光耦合器件及其形成方法 |
| CN104064241A (zh) * | 2014-06-29 | 2014-09-24 | 西安电子科技大学 | 串联式PIN结构β辐照电池及其制备方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111200010A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN111200010B (zh) * | 2018-11-20 | 2023-09-29 | 深圳尚阳通科技股份有限公司 | 超结器件及其制造方法 |
| CN112786677A (zh) * | 2019-11-01 | 2021-05-11 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN112786677B (zh) * | 2019-11-01 | 2024-04-02 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN112864246A (zh) * | 2019-11-12 | 2021-05-28 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN112864246B (zh) * | 2019-11-12 | 2024-04-02 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
| CN115662952A (zh) * | 2022-11-02 | 2023-01-31 | 瑶芯微电子科技(上海)有限公司 | 沟槽型超结场效应晶体管及其制备方法 |
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