KR101315699B1 - 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 - Google Patents
초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 Download PDFInfo
- Publication number
- KR101315699B1 KR101315699B1 KR1020110100616A KR20110100616A KR101315699B1 KR 101315699 B1 KR101315699 B1 KR 101315699B1 KR 1020110100616 A KR1020110100616 A KR 1020110100616A KR 20110100616 A KR20110100616 A KR 20110100616A KR 101315699 B1 KR101315699 B1 KR 101315699B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- trench
- layer
- forming
- pillar
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 45
- 239000012535 impurity Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000000227 grinding Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
Abstract
본 발명은 파워 모스펫(Power MOSFET)에 관한 것으로, 딥 트렌치에 P형으로 도핑된 반도체 물질과 같은 도전성 물질을 채워 P형 기둥층을 형성함으로써, 공정이 간단하고, 고 내압(BV)뿐만 아니라 온저항(Ron)을 줄이며, 나아가 칩의 크기를 줄일 수 있는 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법을 제공한다.
Description
본 발명은 전력 반도체 소자에 관한 것으로, 더욱 상세하게는 파워 모스펫(Power MOSFET)의 구조 및 그 제조방법에 관한 것이다.
파워 모스펫은 모스펫을 이용한 파워스위칭 소자로, 낮은 온저항(Ron)과 고 내압(Breakdown Voltage: BV)이 요구된다.
일반적인 평면형(Planar type) 모스펫 구조에서, 온저항을 낮추기 위해서는 전류 경로인 에피층의 농도를 높이거나 그 두께를 낮추어야 하는데, 이럴 경우 내압(BV)이 내려가게 되어, 양자 간 상반되는 관계(trade off 관계)로 두 가지를 모두를 좋게 하기 어려운 문제점이 있어 왔다.
이러한 문제점을 해결하고자, 도 1과 같은 초접합(Superjunction) 구조를 갖는 파워 모스펫(Cool MOS)이 제안되었다(특허문헌 1 참조). 이에 의하면, 전류 경로로 되는 N+ 기둥층(171)과 소스, 드레인 간 역방향 내압을 유지하기 위한 P+ 기둥층(172)이 각각 깊이 방향(세로방향)으로 형성되어 있어, 온저항은 N+ 기둥층(171)의 농도로, 내압은 가로방향으로 공핍층을 신장시키므로 N+ 기둥층(171)과 P+ 기둥층(172)의 농도와 폭에 의해서 결정되어, 소스, 드레인 간 역방향 내압(예컨대, 600V)과 온저항을 동시에 향상시킬 수 있는 장점이 있다(예컨대, 온저항은 약 1/3 ~ 1/4로 저감).
그런데, 상기 쿨모스는, 도 1에 나타낸 바와 같이, 반도체 기판(173)에 N+ 에피층을 성장시키고 P+ 기둥을 형성하기 위한 사진공정과 P+ 이온주입을 반복적으로 진행하고(도 1에선 6번), 고온으로 장시간 확산시켜 초접합인 P+ 기둥층(172)을 형성하게 되어, 공정이 복잡하고 긴 프로세스에 따라 진행해야 하므로 제조비용과 시간이 증가하여 제조단가가 급격히 증가하는 문제점이 있다.
도 1에서 미설명된 부호 174는 N++ 소스영역, 175는 게이트 전극, 176은 절연막이다.
상기 쿨모스의 제조상 문제점을 해결하고자, 도 2와 같은 소스전극 부분에 딥 트렌치(deep trench)를 형성하고 트렌치 측벽에 N+ 이온주입과 P+ 이온주입으로 형성한 NPN 기둥구조를 갖는 파워 모스펫이 제안되었다(특허문헌 1 참조).
이에 의하면, N- 에피텍셜 성장, 딥 트렌치 형성, B이온과 As이온의 동시주입 및 열확산에 의한 NPN 기둥(183, 184) 형성, 트렌치 매립에 의한 소자분리영역(185) 형성으로 진행하게 되어, 공정이 상대적으로 짧게 끝나기 때문에 상기 쿨모스 보다는 제조단가가를 낮출 수 있는 장점이 있다.
그러나, 특허문헌 1에 개시된 NPN 기둥구조는 B이온의 확산 속도가 As이온보다 크다는 점을 이용하여, 딥 트렌치 형성 후 B이온과 As이온을 동시에 주입하고 고온으로 열확산시켜 NPN 기둥(183, 184)을 동시에 형성하겠다는 것이어서, N+ 기둥층(184)과 P+ 기둥층(183)의 농도를 정확히 제어할 수 없다는 문제점과, 특허문헌 1에 개시된 바와 같이, 1150℃의 고온에서 2000분 이상 장시간 열확산시키는 공정이 필수적으로 요구되는 문제점이 있다.
도 2에서 미설명된 부호 180은 N++ 기판, 183a는 P+ 베이스 영역, 186은 N+ 소스영역, 187은 게이트 산화막, 188은 게이트 전극, 190은 소스 금속배선이다.
그리고, 도 3과 같이, N형 반도체 기판(119)에 일정 깊이의 트렌치(116)를 형성하여 이온주입에 의한 P- 기둥층(104) 및 P+ 컨택층(107)을 형성한 초접합 파워 모스펫이 특허문헌 2에 의하여 개시되었다.
이는 도 1 및 도 2의 구조에 비하여 각각 에피텍셜 공정 및 딥 트렌치 공정이 요구되지 않는 장점이 있으나, P- 기둥층(104)을 만들기 위해서는 이온주입과 열확산 공정을 수행하게 되므로, 이 경우 횡 확산에 의해 도 3과 같이 아래로 수직한 P- 기둥층(104)을 형성하기 용이하지 않을 뿐만 아니라 N+ 드레인 영역(102)까지 형성하기 어려워, 소스전극(110), 트렌치 컨택(117), P+ 컨택층(107) 및 P- 기둥층(104)을 통하여 전류 경로인 N- 기둥층(103)에서 발생된 홀(hole)을 제대로 빼어내기 어려운 문제점이 있다. 즉, 온저항(Ron)을 줄이는데 일정한 한계가 있다.
도 3에서 미설명된 부호 101은 드레인 전극, 105는 P- 베이스층, 106은 N- 소스층, 108은 게이트 절연막, 109는 게이트 전극이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 딥 트렌치에 P형으로 도핑된 반도체 물질과 같은 도전성 물질을 채워 P형 기둥층을 형성함으로써, 공정이 간단하고, 고 내압(BV)뿐만 아니라 온저항(Ron)을 줄이며, 나아가 칩의 크기를 줄일 수 있는 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 초접합 트렌치 구조를 갖는 파워 모스펫은 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역; 상기 드레인 영역 상에 수평으로 일정거리 이격되며 수직하게 형성된 트렌치 속에 도전성 물질로 채워진 두 개의 제2도전형 제1기둥층들; 상기 각 제1기둥층 상부 주위로 일정 깊이 형성된 제2도전형 베이스 영역; 상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 베이스 영역보다 접합깊이가 작게 형성된 제1도전형 소스 영역; 상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 소스 영역보다 폭이 작고 접합깊이는 크고, 상기 베이스 영역보다 접합깊이가 작게 형성된 제2도전형 컨택 영역; 상기 베이스 영역의 하부에서 상기 제1기둥층 주위로 감싸며 형성된 제2도전형 확산 영역; 상기 드레인 영역 상에 상기 제1기둥층들 사이로 상기 제2도전형 확산 영역과 상기 베이스 영역 사이에 형성된 제1도전형 제2기둥층; 상기 제2기둥층, 상기 제2기둥층의 양측에 형성된 2개의 상기 베이스 영역 및 2개의 상기 소스 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및 상기 게이트 전극 상에 절연막을 사이에 두고, 상기 게이트 전극 양측으로 드러난 상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층의 각 상부면에 접하도록 형성된 소스 전극을 포함하여 구성되되, 상기 제2기둥층 상부는 상기 소스 영역 및 상기 베이스 영역을 측면으로 접하도록 일정 깊이 제2의 트렌치가 형성되고, 상기 제2의 트렌치 내벽에는 제2의 게이트 절연막이 형성되고, 상기 제2의 게이트 절연막 상에는 상기 게이트 전극이 형성되고, 상기 제2의 트렌치 깊이는 상기 제1기둥층을 형성하기 위한 트렌치의 깊이보다 작고 상기 베이스 영역의 접합깊이보다는 큰 것을 특징으로 한다.
삭제
한편, 본 발명에 의한 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법은 제1도전형을 갖는 반도체 기판 상에 제1도전형의 에피층을 일정 두께로 성장시키는 제1단계; 상기 에피층 상에 수평으로 일정 간격 식각 마스크를 형성하고 상기 에피층을 식각하여 수직으로 일정 깊이의 트렌치를 형성하는 제2단계; 상기 트렌치에 도전성 물질을 채우고 상기 에피층이 드러나도록 평탄화시켜 제2도전형의 제1기둥층을 형성하는 제3단계; 상기 제1기둥층 사이로 드러난 상기 에피층 상에 게이트 절연막 및 게이트 전극을 순차 형성하는 제4단계; 이온주입 및 열확산 공정으로 상기 에피층에 상기 제1기둥층 주위로 제2도전형의 베이스 영역, 제1도전형의 소스 영역 및 제2도전형의 컨택 영역을 형성하는 제5단계; 상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층과 접하도록 소스 전극을 형성하는 제6단계; 및 상기 반도체 기판 후면을 일정 두께 갈아내고 후면에 이온주입 하여 제1도전형의 드레인 영역을 형성하고, 상기 드레인 영역 하부에 드레인 전극을 형성하는 제7단계를 포함하여 구성되되, 상기 제2단계와 상기 제3단계 사이에 상기 트렌치의 바닥에 제2도전형 불순물을 주입하여 상기 컨택 영역의 농도와 같은 고농도의 싱커부를 형성하는 단계 또는 상기 트렌치 측벽에 측벽 절연막을 형성하는 단계를 더 추가하는 것을 특징으로 하거나,
제1도전형을 갖는 반도체 기판 상에 수평으로 일정 간격 식각 마스크를 형성하고 상기 반도체 기판을 식각하여 수직으로 일정 깊이의 트렌치를 형성하는 제1단계; 상기 트렌치에 도전성 물질을 채우고 상기 반도체 기판의 바닥을 갈아 상기 트렌치가 드러나도록 한 다음, 제1도전형을 갖는 제2의 반도체 기판을 접합시키는 제2단계; 상기 도전성 물질을 식각하고 상기 식각 마스크를 제거하여 제2도전형의 제1기둥층을 형성하는 제3단계; 상기 제1기둥층 사이로 드러난 상기 반도체 기판의 액티브 영역 상에 게이트 절연막 및 게이트 전극을 순차 형성하는 제4단계; 이온주입 및 열확산 공정으로 상기 액티브 영역에 상기 제1기둥층 주위로 제2도전형의 베이스 영역, 제1도전형의 소스 영역 및 제2도전형의 컨택 영역을 형성하는 제5단계; 상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층과 접하도록 소스 전극을 형성하는 제6단계; 및 상기 제2의 반도체 기판 후면을 일정 두께 갈아내고 후면에 이온주입 하여 제1도전형의 드레인 영역을 형성하고, 상기 드레인 영역 하부에 드레인 전극을 형성하는 제7단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 제1도전형 에피층이나 반도체 기판에 트렌치를 형성하고 제2도전형으로 도핑된 반도체 물질과 같은 도전성 물질을 채우고, 간단한 확산공정에 의하여 제1기둥층(예컨대, P형 기둥층)을 형성함으로써, 종래 쿨모스 구조의 파워 모스펫에 비하여 공정이 매우 간단하고, 제1기둥층(예컨대, P형 기둥층) 형성을 제어 가능하게 되어 전류 경로인 제2기둥층(예컨대, N형 기둥층)에서 발생된 소수 캐리어(예컨대, 홀)를 효과적으로 배출하여 온저항(Ron)을 줄이며, 공핍층이 제1기둥층(예컨대, P형 기둥층) 측면으로 형성하게 하여 고 내압(BV)이 가능하게 됨은 물론, 칩의 크기도 줄일 수 있는 효과가 있다.
도 1은 종래 쿨모스 구조를 보여주는 단면도이다.
도 2는 종래 딥 트렌치에 절연물질로 채워진 소자분리영역으로 분리된 NPN 기둥구조를 갖는 파워 모스펫의 구조를 보여주는 단면도이다.
도 3은 종래 P- 기둥층 및 P+ 컨택층을 갖는 파워 모스펫의 구조를 보여주는 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 의한 파워 모스펫의 구조를 보여주는 단면도이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
도 2는 종래 딥 트렌치에 절연물질로 채워진 소자분리영역으로 분리된 NPN 기둥구조를 갖는 파워 모스펫의 구조를 보여주는 단면도이다.
도 3은 종래 P- 기둥층 및 P+ 컨택층을 갖는 파워 모스펫의 구조를 보여주는 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 의한 파워 모스펫의 구조를 보여주는 단면도이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[구조에 관한
실시예
]
본 발명의 의한 파워 모스펫은 기본적으로, 도 8 내지 도 12 및 도 16에 공통적으로 표현된 바와 같이, 하부에서 드레인 전극(90)과 접하며 수평으로 형성된 제1도전형(예컨대, N형) 드레인 영역(10a); 상기 드레인 영역 상에 수평으로 일정거리 이격되며 수직하게 형성된 트렌치(40a) 속에 제2도전형(예컨대, P형) 불순물로 도핑된 반도체 물질(예컨대, 폴리실리콘)과 같이 도전성 물질로 채워진 두 개의 제2도전형 제1기둥층들(40); 상기 각 제1기둥층 상부 주위로 일정 깊이 형성된 제2도전형 베이스 영역(44; 44a); 상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 베이스 영역보다 접합깊이가 작게 형성된 제1도전형 소스 영역(50); 상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 소스 영역보다 폭이 작고 접합깊이는 크고, 상기 베이스 영역보다 접합깊이가 작게 형성된 제2도전형 컨택 영역(46); 상기 베이스 영역의 하부에서 상기 제1기둥층 주위로 감싸며 형성된 제2도전형 확산 영역(42; 42a); 상기 드레인 영역 상에 상기 제1기둥층들 사이로 상기 제2도전형 확산 영역(42; 42a)과 상기 베이스 영역(44; 44a) 사이에 형성된 제1도전형 제2기둥층(22; 12, 22a); 상기 제2기둥층, 상기 제2기둥층의 양측에 형성된 2개의 상기 베이스 영역 및 2개의 상기 소스 영역에 게이트 절연막(60, 61)을 사이에 두고 형성된 게이트 전극(70, 72); 및 상기 게이트 전극 상에 절연막(62)을 사이에 두고, 상기 게이트 전극 양측으로 드러난 상기 소스 영역(50), 상기 컨택 영역(46) 및 상기 제1기둥층(40)의 각 상부면에 접하도록 형성된 소스 전극(80)을 포함하여 구성된 것을 특징으로 한다.
상기와 같이 구성됨으로써, 게이트 전극(70, 72)에 턴온(turn on) 전압이 인가될 때, 게이트 절연막(60, 61)에 접하는 양측 베이스 영역(44; 44a)에 반전층(inversion layer)에 의한 채널이 형성되어 양측 소스 전극(80)->제2기둥층(22; 12, 22a)->드레인 전극(90)으로 전류 경로가 생기게 되는데, 제2기둥층(22; 12, 22a)의 도핑농도 조절 및 제1기둥층(40)으로 제2기둥층(22; 12, 22a)에서 발생된 소수 캐리어(예컨대, 홀)를 효과적으로 제거할 수 있게 되어 온저항(Ron)을 최대한 낮출 수 있다.
또한, 턴온(turn on)시 소스 전극(80)과 드레인 전극(90)에 인가된 전압은 제2도전형 컨택 영역(46)과 제1도전형 드레인 영역(10a) 사이에는 역 바이어스로 인가되어, 이때 발생되는 공핍층은 제1기둥층(40)을 둘러싸는 제2도전형 확산 영역(42; 42a)과 제1도전형 제2기둥층(22; 12, 22a) 사이에 형성되어 고 내압(BV)도 가능하게 되는 장점이 있다.
상기에서 제1도전형이 N형이라면, 제2도전형은 P형이고, 서로 반대일 수 있다. 본 명세서 및 첨부된 도면에는 편의상 제1도전형을 N형으로, 제2도전형을 P형으로 설명하거나 표시하였으나, 서로 반대로 설명되거나 표시될 수 있다.
그리고, 본 명세서 및 첨부된 도면에서 P-, P+는 모두 P형 불순물 도핑층을 말하고, N-, N+, N++는 모두 N형 불순물 도핑층을 말하며, -보다 +가 , +보다 ++가 더 높은 농도로 도핑되어 있음을 나타낸다.
상기 본 발명의 의한 파워 모스펫은 첨부된 도 8 내지 도 12 및 도 16과 같이 구체적으로 구현될 수 있다.
도 8에 도시된 실시예에 의하면, P- 확산 영역(42)은 P형 제1기둥층(40)을 둘러싸며 N++ 드레인 영역(10a)까지 확산되어 형성된다.
제2기둥층(22)은 N-로 도시되어 있으나, 도핑농도를 더 높여(예컨대, N0 : N0 > N-) 온저항(Ron)을 더 낮출 수 있다.
또한, 모스펫 턴온시 양측 소스 전극(80)->제2기둥층(22)->드레인 전극(90)으로 전자 전류가 흐르게 되고, 이때 N- 제2기둥층(22)에서 전자 흐름을 방해하는 홀들은 역 바이어스로 N- 제2기둥층(22)과 P- 확산 영역(42) 사이에 형성된 공핍층을 통과하며 P형 제1기둥층(40)->P+ 컨택 영역(46)->소스 전극(80)으로 빠져나가게 되어, 온저항(Ron)을 더욱 낮출 수 있게 된다.
도 9에 도시된 실시예에 의하면, P형 제1기둥층(40)의 하부에는 P+ 싱커부(sinker part, 48)가 더 형성되어, P- 확산 영역(42)에 들어오는 홀들을 P형 제1기둥층(40)으로 더 효과적으로 빼어낼 수 있게 된다.
도 9의 실시예에서는 P+ 싱커부(sinker part)가 N++ 드레인 영역(10a)까지 형성되어 있으나, N++ 드레인 영역(10a)과 떨어져 형성될 수 있다. 그리고, P- 확산 영역(42)은 P- 베이스 영역(44)과 P+ 싱커부(48) 사이에 P형 제1기둥층(40)을 감싸며 형성된다.
도 10에 도시된 실시예에 의하면, 도 9에 따른 실시예에서 트렌치 측벽(40a)에 측벽 절연막(51)이 더 형성되고, 도전성 물질로 채워 P형 제1기둥층(40)을 형성한다. 이때, 상기 도전성 물질은 P형 불순물이 도핑된 폴리실리콘과 같은 실리콘계 물질뿐만 아니라 금속실리사이드와 같은 금속성 물질도 가능하다.
도 11에 도시된 실시예에 의하면, 상기 각 실시예에서 N- 제2기둥층(22) 상부로부터 일정 깊이 제2의 트렌치가 형성되고, 제2의 트렌치 내벽에는 제2의 게이트 절연막(61)이 형성되어 N+ 소스 영역(50) 및 P- 베이스 영역(44)과 측면으로 접하고, 제2의 게이트 절연막 상에는 트렌치를 메운 게이트 전극(72)이 형성된 구조를 갖는다.
이때, 상기 제2의 트렌치 깊이는 P형 제1기둥층(40)을 형성하기 위한 트렌치(40a)의 깊이보다 작고 P- 베이스 영역(44)의 접합깊이보다는 큰 것이 바람직하다.
도 11과 같은 구성을 함으로써, 게이트 절연막(61)에 접한 측면 베이스 영역(44)에 수직 채널이 형성되어, N- 제2기둥층(22)에 형성되는 전류 경로가 짧아져 온저항(Ron)을 더욱 낮출 수 있으며, 수평채널이 차지하던 면적을 줄일 수 있게 되어 칩(소자)의 크기를 획기적으로 줄일 수 있는 장점이 있다.
도 12에 도시된 실시예에 의하면, 도 11에 따른 실시예에서 제2의 게이트 절연막(61)은 제2의 트렌치 바닥에 임의 절연막(63)이 더 형성되어, 제2의 트렌치 바닥에서 측벽보다 두껍게 형성한다, 이렇게 함으로써, 게이트 전극(72)의 끝단에 생기는 전계의 영향을 줄일 수 있게 된다.
도 8 내지 도 12에 도시된 실시예는 후술하는 바와 같이, N형 반도체 기판에 소정의 두께로 N- 에피층을 성장시켜 이를 식각하여 형성한 것이나, N형 반도체 기판 자체를 식각하여 형성할 수 있음은 물론이다.
도 16에 도시된 실시예에 의하면, 도 8에 따른 실시예와 유사한 구성을 가지나, N형 반도체 기판 자체를 식각하여 대부분을 형성하고, 제2의 N형 반도체 기판을 붙여 N++ 드레인 영역(10a)을 형성한 것을 보여준다.
도 16에 도시된 바와 같이, 도 8 내지 도 12에 따른 각 실시예에서, P- 베이스 영역(44)과 P- 확산 영역(42)은 하나의 P- 영역(42a)으로 P형 제1기둥층(40)을 둘러싸며 형성될 수 있다.
도 16에서 미설명된 도면부호 11은 기판 접합층, 12는 제2의 N형 반도체 기판 또는 그 기판의 에피층을 각각 나타낸다.
[제조방법에 관한
제1실시예
]
다음은, 도 4 내지 도 8을 참조하며, 본 발명의 일 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.
우선, 도 4와 같이, 제1도전형(예컨대, N형)을 갖는 N+ 반도체 기판(10) 상에 N- 에피층(20)을 일정 두께로 성장시킨다(제1단계).
이어, 도 5와 같이, 상기 에피층(20) 상에 수평으로 일정 간격 식각 마스크(30)를 형성하고 상기 에피층(20)을 식각하여 수직으로 일정 깊이의 트렌치(40a)를 형성한다(제2단계).
이때, 상기 트렌치(40a) 내벽에 P형 불순물을 주입하는 단계를 더 추가할 수 있다.
특히, 도 9와 같이, 차후 P형 제1기둥층(40) 하부에 P+ 싱커부(48)를 형성하기 위해서는 상기 트렌치(40a)의 바닥에 P형 불순물을 고농도(예컨대, 트렌치 내벽에 주입하는 불순물 농도나 차후 P형 제1기둥층의 도핑농도보다 높은 농도)로 주입하는 단계를 더 추가할 수 있다.
그리고, 도 10과 같이, 상기 트렌치(40a) 측벽에 측벽 절연막(51)을 형성하는 단계를 더 추가할 수도 있다.
이후, 도 6과 같이, 상기 트렌치(40a)에 도전성 물질을 채우고 상기 에피층이 드러나도록 평탄화시켜 제2도전형(예컨대, P형)의 제1기둥층(40)을 형성한다(제3단계).
여기서, 상기 도전성 물질은 불순물이 도핑된 반도체 물질 또는 금속실리사이드와 같은 금속성 물질일 수 있으나, P형 제1기둥층(40)을 형성하고 차후 P형 불순물을 확산시켜 P- 확산 영역(41)을 형성하기 위해서는 P형 불순물이 도핑된 폴리실리콘과 같은 실리콘계 물질이 바람직하다.
따라서, 도 6에 도시된 P- 확산 영역(41)은 제2단계에서 트렌치(40a) 내벽에 P형 불순물을 주입하여 형성할 수도 있고, 제3단계에서 P형 제1기둥층(40)을 형성한 후 열확산 공정을 진행하여 형성할 수도 있다. 그리고, 후자의 열확산 공정은 차후 베이스 영역(44), 소스 영역(50) 및 컨택 영역(46) 형성시 열확산 공정으로 갈음할 수도 있다.
다음, 도 7과 같이, 상기 P형 제1기둥층(40) 사이로 드러난 상기 에피층(20) 상에 게이트 절연막(60) 및 게이트 전극(70)을 순차 형성한다(제4단계).
이때, 도 11 및 도 12와 같이, 트렌치 게이트 전극(72)을 형성할 경우에는, 상기 제1기둥층(40) 사이로 드러난 상기 에피층(20) 상에 상기 제2단계의 트렌치 깊이보다 작게 차후 형성될 P- 베이스 영역(44)의 접합깊이보다는 크게 제2의 트렌치를 형성하고(제4-1단계), 상기 제2의 트렌치 내벽 및 상기 에피층 상에 게이트 절연막(61)을 형성한 다음(제4-2단계), 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극(72)을 형성하는 단계(제4-3단계)로 진행될 수 있다.
그리고, 상기 제4-2단계와 상기 제4-3단계 사이에는, 도 12와 같이, 상기 제2의 트렌치 바닥에 절연막(63)을 더 형성하여 측벽과 게이트 절연막 두께에 차이가 나게 하는 단계를 더 진행할 수 있다.
이후, 상기 게이트 전극(70, 72)을 이용하고 필요한 경우 이온주입마스크(미도시)를 형성하여, 도 7, 도 11 및 도 12와 같이, 이온주입 및 열확산 공정으로 상기 에피층(20)에 상기 P형 제1기둥층(40) 주위로 P- 베이스 영역(44), N+ 소스 영역(50) 및 P+ 컨택 영역(46)을 형성한다(제5단계).
다음, 상기 N+ 소스 영역, 상기 P+ 컨택 영역 및 상기 P형 제1기둥층(40)과 접하도록 도전성 물질로 소스 전극(80)을 형성한다(제6단계).
마지막으로, 도 8과 같이, 상기 반도체 기판(10) 후면을 일정 두께 갈아내고, 후면에 N형 불순물로 이온주입 하여 N++ 드레인 영역(10a)을 형성하고, 상기 드레인 영역(10a) 하부에 드레인 전극(90)을 형성한다(제7단계).
상기 실시예에서 제1도전형은 N형으로, 제2도전형은 P형으로 각각 설명되었으나, 서로 반대로 설명될 수 있음은 물론이다.
[제조방법에 관한
제2실시예
]
도 13 내지 도 16을 참조하며, 본 발명의 다른 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.
우선, 도 13과 같이, 제1도전형(예컨대, N형)을 갖는 N- 반도체 기판(20a) 상에 수평으로 일정 간격 식각 마스크(30)를 형성하고, 상기 반도체 기판을 식각하여 수직으로 일정 깊이의 트렌치(40a)를 형성한다(제1단계).
이때, 상기 트렌치(40a) 내벽에 P형 불순물을 주입하는 단계를 더 추가할 수 있다.
특히, 차후 P형 제1기둥층(40) 하부에 P+ 싱커부(48)를 형성하기 위해서는 상기 트렌치(40a)의 바닥에 P형 불순물을 고농도(예컨대, 트렌치 내벽에 주입하는 불순물 농도나 차후 P형 제1기둥층의 도핑농도보다 높은 농도)로 주입하는 단계를 더 추가할 수 있다.
그리고, 상기 트렌치(40a) 측벽에 측벽 절연막(51)을 형성하는 단계를 더 추가할 수도 있다.
이후, 도 14와 같이, 상기 트렌치(40a)에 도전성 물질(40b)을 채우고, 상기 반도체 기판(20a)의 바닥을 갈아 상기 트렌치(40a)가 드러나도록 한 다음, 도 15와 같이, 제2의 N형 반도체 기판(10, 12)을 접합시킨다(제2단계).
여기서, 상기 도전성 물질(40b)은 불순물이 도핑된 반도체 물질 또는 금속실리사이드와 같은 금속성 물질일 수 있으나, 차후 P형 제1기둥층(40)을 형성하고 P형 불순물을 확산시켜 P- 확산 영역을 형성하기 위해서는 P형 불순물이 도핑된 폴리실리콘과 같은 실리콘계 물질이 바람직하다.
따라서, 차후 형성되는 P- 확산 영역은 제1단계에서 트렌치(40a) 내벽에 P형 불순물을 주입하여 형성할 수도 있고, 제2단계에서 P형 제1기둥층(40)을 형성한 후 열확산 공정을 진행하여 형성할 수도 있으며, 게이트 전극(70) 형성 이후 이온주입 및 열확산 공정으로 형성될 수도 있다.
그리고, 상기 반도체 기판(20a)의 바닥을 갈아 상기 트렌치(40a)가 드러나도록 함으로써, 균일한 트렌치(40a)를 형성할 수 있고, 공지의 기판 접합기술을 이용하여, 도 15와 같이, 제2의 N형 반도체 기판(10, 12)을 접합시켜 차후 드레인 영역을 형성시킨다.
상기 제2의 N형 반도체 기판(10, 12)은 N+ 기판(10)에 N- 에피층(12)을 키운 것일 수도 있고, N- 기판(12)에 N형 불순물을 주입하여 N+ 층(10)이 형성된 것일 수도 있다.
다음, 도 15와 같이, 상기 도전성 물질(40b)을 식각하고 상기 식각 마스크(30)를 제거하여 P형 제1기둥층(40)을 형성한다(제3단계).
이어, 도 15와 같이, 상기 제1기둥층(40) 사이로 드러난 상기 반도체 기판의 액티브 영역 상에 게이트 절연막(60a) 및 게이트 전극(70)을 순차 형성한다(제4단계).
이때에도 제조방법에 관한 제1실시예와 같이, 도 11에 도시된 트렌치 게이트 전극(72)을 형성할 경우에는, 상기 제1기둥층(40) 사이로 드러난 상기 액티브 영역(20b) 상에 상기 제1단계의 트렌치(40a) 깊이보다 작게 차후 형성될 P- 베이스 영역(44a)의 접합깊이보다는 크게 제2의 트렌치를 형성하고(제4-1단계), 상기 제2의 트렌치 내벽 및 상기 액티브 영역 상에 게이트 절연막(61)을 형성한 다음(제4-2단계), 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극(72)을 형성하는 단계(제4-3단계)로 진행될 수 있다.
그리고, 상기 제4-2단계와 상기 제4-3단계 사이에는, 도 12와 같이, 상기 제2의 트렌치 바닥에 절연막(63)을 더 형성하여 측벽과 게이트 절연막 두께에 차이가 나게 하는 단계를 더 진행할 수 있다.
이후, 상기 게이트 전극(70, 72)을 이용하고 필요한 경우 이온주입마스크(미도시)를 형성하여, 도 15와 같이, 이온주입 및 열확산 공정으로 상기 액티브 영역(20b)에 상기 P형 제1기둥층(40) 주위로 P- 베이스 영역(44a), N+ 소스 영역(50) 및 P+ 컨택 영역(46)을 형성한다(제5단계).
이때, P- 베이스 영역(44a)은 제1기둥층(40)을 둘러싸는 P- 확산 영역(42a)이 함께 동시에 형성될 수도 있다. 즉, P- 베이스 영역(44a) 형성시 이온주입 에너지를 크게 하여 제1기둥층(40)의 아랫부분까지 이온 주입되게 할 수도 있고, 제1기둥층(40) 형성시 주입된 P형 불순물을 확산시켜 제1기둥층(40)을 둘러싸는 P- 확산 영역(42a)도 함께 형성할 수도 있다.
다음, 상기 N+ 소스 영역, 상기 P+ 컨택 영역 및 상기 P형 제1기둥층(40)과 접하도록 도전성 물질로 소스 전극(80)을 형성한다(제6단계).
마지막으로, 도 16과 같이, 상기 제2의 반도체 기판(10) 후면을 일정 두께 갈아내고, 후면에 N형 불순물로 이온주입 하여 N++ 드레인 영역(10a)을 형성하고, 상기 드레인 영역(10a) 하부에 드레인 전극(90)을 형성한다(제7단계).
상기 실시예에서 제1도전형은 N형으로, 제2도전형은 P형으로 각각 설명되었으나, 서로 반대로 설명될 수 있음은 물론이다.
10, 20a: N형 반도체 기판
11: 접합층
10a: N++ 드레인 영역
12, 22, 22a: N- 제2기둥층
20: N- 에피층
20b: N- 액티브 영역
30: 식각 마스크
40: P형 제2기둥층
42: P- 확산층
44: P- 베이스 영역
46: P+ 컨택 영역
48: P+ 싱커부
50: N+ 소스 영역
60, 61: 게이트 절연막
70: 게이트 전극
80: 소스 전극
90: 드레인 전극
11: 접합층
10a: N++ 드레인 영역
12, 22, 22a: N- 제2기둥층
20: N- 에피층
20b: N- 액티브 영역
30: 식각 마스크
40: P형 제2기둥층
42: P- 확산층
44: P- 베이스 영역
46: P+ 컨택 영역
48: P+ 싱커부
50: N+ 소스 영역
60, 61: 게이트 절연막
70: 게이트 전극
80: 소스 전극
90: 드레인 전극
Claims (21)
- 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역;
상기 드레인 영역 상에 수평으로 일정거리 이격되며 수직하게 형성된 트렌치 속에 도전성 물질로 채워진 두 개의 제2도전형 제1기둥층들;
상기 각 제1기둥층 상부 주위로 일정 깊이 형성된 제2도전형 베이스 영역;
상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 베이스 영역보다 접합깊이가 작게 형성된 제1도전형 소스 영역;
상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 소스 영역보다 폭이 작고 접합깊이는 크고, 상기 베이스 영역보다 접합깊이가 작게 형성된 제2도전형 컨택 영역;
상기 베이스 영역의 하부에서 상기 제1기둥층 주위로 감싸며 형성된 제2도전형 확산 영역;
상기 드레인 영역 상에 상기 제1기둥층들 사이로 상기 제2도전형 확산 영역과 상기 베이스 영역 사이에 형성된 제1도전형 제2기둥층;
상기 제2기둥층, 상기 제2기둥층의 양측에 형성된 2개의 상기 베이스 영역 및 2개의 상기 소스 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및
상기 게이트 전극 상에 절연막을 사이에 두고, 상기 게이트 전극 양측으로 드러난 상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층의 각 상부면에 접하도록 형성된 소스 전극을 포함하여 구성되되,
상기 제2기둥층 상부는 상기 소스 영역 및 상기 베이스 영역을 측면으로 접하도록 일정 깊이 제2의 트렌치가 형성되고,
상기 제2의 트렌치 내벽에는 제2의 게이트 절연막이 형성되고,
상기 제2의 게이트 절연막 상에는 상기 게이트 전극이 형성되고,
상기 제2의 트렌치 깊이는 상기 제1기둥층을 형성하기 위한 트렌치의 깊이보다 작고 상기 베이스 영역의 접합깊이보다는 큰 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 1 항에 있어서,
상기 확산 영역은 상기 드레인 영역까지 확산되어 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역;
상기 드레인 영역 상에 수평으로 일정거리 이격되며 수직하게 형성된 트렌치 속에 도전성 물질로 채워진 두 개의 제2도전형 제1기둥층들;
상기 각 제1기둥층 상부 주위로 일정 깊이 형성된 제2도전형 베이스 영역;
상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 베이스 영역보다 접합깊이가 작게 형성된 제1도전형 소스 영역;
상기 베이스 영역 내에서 상기 제1기둥층 상부 주위로 상기 소스 영역보다 폭이 작고 접합깊이는 크고, 상기 베이스 영역보다 접합깊이가 작게 형성된 제2도전형 컨택 영역;
상기 베이스 영역의 하부에서 상기 제1기둥층 주위로 감싸며 형성된 제2도전형 확산 영역;
상기 드레인 영역 상에 상기 제1기둥층들 사이로 상기 제2도전형 확산 영역과 상기 베이스 영역 사이에 형성된 제1도전형 제2기둥층;
상기 제2기둥층, 상기 제2기둥층의 양측에 형성된 2개의 상기 베이스 영역 및 2개의 상기 소스 영역에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및
상기 게이트 전극 상에 절연막을 사이에 두고, 상기 게이트 전극 양측으로 드러난 상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층의 각 상부면에 접하도록 형성된 소스 전극을 포함하여 구성되되,
상기 각 제1기둥층의 하부에는 제2도전형 싱커부(sinker part)가 더 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 3 항에 있어서,
상기 제1기둥층들은 제2도전형으로 도핑된 폴리실리콘 또는 금속실리사이드로 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 4 항에 있어서,
상기 제1기둥층들은 상기 트렌치 측벽에 측벽 절연막을 더 형성하고 상기 도전성 물질로 채워진 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 4 항에 있어서,
상기 싱커부는 상기 드레인 영역까지 형성되고,
상기 확산 영역은 상기 베이스 영역과 상기 싱커부 사이에서 확산되어 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제2기둥층 상부는 상기 소스 영역 및 상기 베이스 영역을 측면으로 접하도록 일정 깊이 제2의 트렌치가 형성되고,
상기 제2의 트렌치 내벽에는 제2의 게이트 절연막이 형성되고,
상기 제2의 게이트 절연막 상에는 상기 게이트 전극이 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 7 항에 있어서,
상기 제2의 트렌치 깊이는 상기 제1기둥층을 형성하기 위한 트렌치의 깊이보다 작고 상기 베이스 영역의 접합깊이보다는 큰 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 제 8 항에 있어서,
상기 제2의 게이트 절연막은 상기 제2의 트렌치 바닥에서 측벽보다 두껍게 형성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫.
- 삭제
- 삭제
- 제1도전형을 갖는 반도체 기판 상에 제1도전형의 에피층을 일정 두께로 성장시키는 제1단계;
상기 에피층 상에 수평으로 일정 간격 식각 마스크를 형성하고 상기 에피층을 식각하여 수직으로 일정 깊이의 트렌치를 형성하는 제2단계;
상기 트렌치에 도전성 물질을 채우고 상기 에피층이 드러나도록 평탄화시켜 제2도전형의 제1기둥층을 형성하는 제3단계;
상기 제1기둥층 사이로 드러난 상기 에피층 상에 게이트 절연막 및 게이트 전극을 순차 형성하는 제4단계;
이온주입 및 열확산 공정으로 상기 에피층에 상기 제1기둥층 주위로 제2도전형의 베이스 영역, 제1도전형의 소스 영역 및 제2도전형의 컨택 영역을 형성하는 제5단계;
상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층과 접하도록 소스 전극을 형성하는 제6단계; 및
상기 반도체 기판 후면을 일정 두께 갈아내고 후면에 이온주입 하여 제1도전형의 드레인 영역을 형성하고, 상기 드레인 영역 하부에 드레인 전극을 형성하는 제7단계를 포함하여 구성되되,
상기 제2단계와 상기 제3단계 사이에 상기 트렌치의 바닥에 제2도전형 불순물을 주입하여 상기 컨택 영역의 농도와 같은 고농도의 싱커부를 형성하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제1도전형을 갖는 반도체 기판 상에 제1도전형의 에피층을 일정 두께로 성장시키는 제1단계;
상기 에피층 상에 수평으로 일정 간격 식각 마스크를 형성하고 상기 에피층을 식각하여 수직으로 일정 깊이의 트렌치를 형성하는 제2단계;
상기 트렌치에 도전성 물질을 채우고 상기 에피층이 드러나도록 평탄화시켜 제2도전형의 제1기둥층을 형성하는 제3단계;
상기 제1기둥층 사이로 드러난 상기 에피층 상에 게이트 절연막 및 게이트 전극을 순차 형성하는 제4단계;
이온주입 및 열확산 공정으로 상기 에피층에 상기 제1기둥층 주위로 제2도전형의 베이스 영역, 제1도전형의 소스 영역 및 제2도전형의 컨택 영역을 형성하는 제5단계;
상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층과 접하도록 소스 전극을 형성하는 제6단계; 및
상기 반도체 기판 후면을 일정 두께 갈아내고 후면에 이온주입 하여 제1도전형의 드레인 영역을 형성하고, 상기 드레인 영역 하부에 드레인 전극을 형성하는 제7단계를 포함하여 구성되되,
상기 제2단계와 상기 제3단계 사이에 상기 트렌치 측벽에 측벽 절연막을 형성하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 12 항 또는 제 13 항에 있어서,
상기 제4단계는 상기 제1기둥층 사이로 드러난 상기 에피층 상에 상기 제2단계의 트렌치 깊이보다 작게 상기 제5단계의 베이스 영역의 접합깊이보다는 크게 제2의 트렌치를 형성하는 제4-1단계;
상기 제2의 트렌치 내벽 및 상기 에피층 상에 게이트 절연막을 형성하는 제4-2단계; 및
상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제4-3단계로 구성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 14 항에 있어서,
상기 제4-2단계와 상기 제4-3단계 사이에는 상기 제2의 트렌치 바닥에 절연막을 더 형성하여 측벽과 게이트 절연막 두께에 차이가 나게 하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제1도전형을 갖는 반도체 기판 상에 수평으로 일정 간격 식각 마스크를 형성하고 상기 반도체 기판을 식각하여 수직으로 일정 깊이의 트렌치를 형성하는 제1단계;
상기 트렌치에 도전성 물질을 채우고 상기 반도체 기판의 바닥을 갈아 상기 트렌치가 드러나도록 한 다음, 제1도전형을 갖는 제2의 반도체 기판을 접합시키는 제2단계;
상기 도전성 물질을 식각하고 상기 식각 마스크를 제거하여 제2도전형의 제1기둥층을 형성하는 제3단계;
상기 제1기둥층 사이로 드러난 상기 반도체 기판의 액티브 영역 상에 게이트 절연막 및 게이트 전극을 순차 형성하는 제4단계;
이온주입 및 열확산 공정으로 상기 액티브 영역에 상기 제1기둥층 주위로 제2도전형의 베이스 영역, 제1도전형의 소스 영역 및 제2도전형의 컨택 영역을 형성하는 제5단계;
상기 소스 영역, 상기 컨택 영역 및 상기 제1기둥층과 접하도록 소스 전극을 형성하는 제6단계; 및
상기 제2의 반도체 기판 후면을 일정 두께 갈아내고 후면에 이온주입 하여 제1도전형의 드레인 영역을 형성하고, 상기 드레인 영역 하부에 드레인 전극을 형성하는 제7단계를 포함하여 구성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 16 항에 있어서,
상기 제1단계와 상기 제2단계 사이에 상기 트렌치 내벽에 이온주입하는 단계를 더 추가하거나, 상기 제3단계에서 상기 제1기둥층을 형성한 다음 상기 제4단계 전에 확산 공정을 더 진행하여 상기 제1기둥층에 주입된 불순물이 확산되어 상기 트렌치 주변으로 제2도전형의 확산 영역을 형성시켜 주는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 16 항에 있어서,
상기 제1단계와 상기 제2단계 사이에 상기 트렌치의 바닥에 제2도전형 불순물을 주입하여 상기 컨택 영역의 농도와 같은 고농도의 싱커부를 형성하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 16 항에 있어서,
상기 제1단계와 상기 제2단계 사이에 상기 트렌치 측벽에 측벽 절연막을 형성하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 16 내지 제 19 항 중 어느 한 항에 있어서,
상기 제4단계는 상기 제1기둥층 사이로 드러난 상기 액티브 영역 상에 상기 제1단계의 트렌치 깊이보다 작게 상기 제5단계의 베이스 영역의 접합깊이보다는 크게 제2의 트렌치를 형성하는 제4-1단계;
상기 제2의 트렌치 내벽 및 상기 액티브 영역 상에 게이트 절연막을 형성하는 제4-2단계; 및
상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제4-3단계로 구성된 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
- 제 20 항에 있어서,
상기 제4-2단계와 상기 제4-3단계 사이에는 상기 제2의 트렌치 바닥에 절연막을 더 형성하여 측벽과 게이트 절연막 두께에 차이가 나게 하는 단계를 더 추가하는 것을 특징으로 하는 초접합 트렌치 구조를 갖는 파워 모스펫의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110100616A KR101315699B1 (ko) | 2011-10-04 | 2011-10-04 | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110100616A KR101315699B1 (ko) | 2011-10-04 | 2011-10-04 | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130036501A KR20130036501A (ko) | 2013-04-12 |
| KR101315699B1 true KR101315699B1 (ko) | 2013-10-08 |
Family
ID=48437793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110100616A KR101315699B1 (ko) | 2011-10-04 | 2011-10-04 | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101315699B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015199949A1 (en) * | 2014-06-23 | 2015-12-30 | Vishay-Siliconix | Modulated super junction power mosfet devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101448772B1 (ko) | 2013-04-03 | 2014-10-08 | 현대자동차 주식회사 | 스폿 용접장치 |
| CN110416309B (zh) * | 2019-08-29 | 2024-04-09 | 无锡新洁能股份有限公司 | 一种超结功率半导体器件及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| US20090206924A1 (en) * | 2008-02-14 | 2009-08-20 | Maxpower Semiconductor Inc. | Semiconductor Device Structures and Related Processes |
-
2011
- 2011-10-04 KR KR1020110100616A patent/KR101315699B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
| US20090206924A1 (en) * | 2008-02-14 | 2009-08-20 | Maxpower Semiconductor Inc. | Semiconductor Device Structures and Related Processes |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015199949A1 (en) * | 2014-06-23 | 2015-12-30 | Vishay-Siliconix | Modulated super junction power mosfet devices |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10283587B2 (en) | 2014-06-23 | 2019-05-07 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130036501A (ko) | 2013-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5089284B2 (ja) | 省スペース型のエッジ構造を有する半導体素子 | |
| KR101745776B1 (ko) | 전력용 반도체 소자 | |
| US7598143B2 (en) | Method for producing an integrated circuit with a trench transistor structure | |
| CN102299180B (zh) | 包含单元区和具有高击穿电压结构的外围区的半导体器件 | |
| US10446649B2 (en) | Silicon carbide semiconductor device | |
| US9960250B2 (en) | Power device and method of manufacturing the same | |
| CN104637821B (zh) | 超级结器件的制造方法 | |
| CN101872724A (zh) | 超级结mosfet的制作方法 | |
| JP2004342660A (ja) | 半導体装置及びその製造方法 | |
| CN102931090B (zh) | 一种超结mosfet的制造方法 | |
| CN102479805A (zh) | 一种超级结半导体元件及其制造方法 | |
| CN103178093B (zh) | 高压结型场效应晶体管的结构及制备方法 | |
| WO2018121132A1 (zh) | Ldmos器件及其制作方法 | |
| CN111180522A (zh) | 具有超结和嵌氧硅层的半导体器件 | |
| CN100463122C (zh) | 具有低导通电阻的高电压功率mosfet | |
| CN109564932A (zh) | 半导体装置 | |
| JP6770177B2 (ja) | デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 | |
| KR101315699B1 (ko) | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 | |
| US9224806B2 (en) | Edge termination structure with trench isolation regions | |
| CN105826360A (zh) | 沟槽型半超结功率器件及其制作方法 | |
| CN107644903B (zh) | 具有高抗短路能力的沟槽栅igbt器件及其制备方法 | |
| CN102157377B (zh) | 超结vdmos器件及其制造方法 | |
| CN105590844A (zh) | 超结结构深沟槽的制造方法 | |
| CN114023821B (zh) | 超级结器件及其制造方法 | |
| CN113488389B (zh) | 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180928 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190930 Year of fee payment: 7 |