CN107644903B - 具有高抗短路能力的沟槽栅igbt器件及其制备方法 - Google Patents

Abstract

本发明涉及一种具有高抗短路能力的沟槽栅IGBT器件及其制备方法，其元胞区内的元胞包括两个相邻的元胞沟槽，所述两相邻元胞沟槽相邻外侧壁上方设置第二导电类型第一体区，所述第二导电类型第一体区与相应元胞沟槽的侧壁接触，所述两相邻元胞沟槽间相互远离的外侧壁上方设置第一导电类型源区，第一导电类型源区与相应的元胞沟槽侧壁接触，在制作第二导电类型第一体区时，只需要对第一导电类型源区注入的光刻版进行调整即可，在不影响IGBT器件的耐压和寄生电容情况下，降低沟槽栅IGBT的沟道密度，降低饱和电流，有效提高沟槽栅IGBT器件的抗短路能力，结构紧凑，与现有工艺兼容，安全可靠。

Description

具有高抗短路能力的沟槽栅IGBT器件及其制备方法

技术领域

本发明涉及一种沟槽栅IGBT器件及其制备方法，尤其是一种具有高抗短路能力的沟槽栅IGBT器件及其制备方法，属于微电子的技术领域。

背景技术

平面栅IGBT具有JFET结构，以及发射极区软弱的电导调制效应，对于平面栅极的IGBT，载流子的浓度从集电极到发射极之间逐步降低。新一代IGBT的设计目标是保持载流子浓度均匀分布，最好是逐步增加，这样可以进一步降低通态损耗，而不会影响拖尾电流和关断损耗，从而导致沟槽栅极结构的出现。相比于平面栅IGBT，沟槽栅IGBT垂直结构的导电沟道更有利于设计紧凑的元胞，即在同等芯片面积上可以制作更多的IGBT元胞，从而增加导电沟道的宽度，进而使得电导率上升，降低导通压降。

但是沟槽栅IGBT也有它的缺点：较宽的导电沟道会增加IGBT短路时的电流，降低器件的抗短路能力。因此需要通过降低沟道密度来减小饱和电流密度，以提高其抗短路能力。目前，增加沟槽栅IGBT抗短路能力的方法主要有：增加沟槽间距，降低沟道密度，降低饱和电流，但是伴随着耐压能力的削弱；采用dummy trench结构，通常的方法为将dummy区的栅极与真正的沟槽栅极断开，与发射极连接或者浮空，这些方法总会涉及到器件的寄生电容的变化，进而导致其开关过程中产生各种震荡，进而影响到器件的正常应用。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有高抗短路能力的沟槽栅IGBT器件及其制备方法，其结构紧凑，与现有工艺兼容，在不影响IGBT器件的耐压和寄生电容情况下，降低沟槽栅IGBT的沟道密度，降低饱和电流，有效提高沟槽栅IGBT器件的抗短路能力，安全可靠。

按照本发明提供的技术方案，所述具有高抗短路能力的沟槽栅IGBT器件，包括半导体基本以及位于所述半导体基板中心区的元胞区，半导体基板包括第一导电类型基区以及位于所述第一导电类型基区正上方的第二导电类型基区；

所述元胞区内的元胞包括两相邻的元胞沟槽，元胞沟槽位于第二导电类型基区，元胞沟槽的深度伸入第二导电类型基区下方的第一导电类型基区内；所述两相邻元胞沟槽相邻外侧壁上方设置第二导电类型第一体区，所述第二导电类型第一体区与相应元胞沟槽的侧壁接触，所述两相邻元胞沟槽间相互远离的外侧壁上方设置第一导电类型源区，第一导电类型源区与相应的元胞沟槽侧壁接触，元胞沟槽内设置沟槽栅结构；

在第二导电类型基区上方设置源极金属，所述源极金属与第一导电类型源区、第二导电类型第一体区以及位于第二导电类型基区内的第二导电类型第二体区均欧姆接触；第二导电类型第二体区分布于元胞沟槽的两侧，位于元胞沟槽间的第二导电类型第二体区与第二导电类型第一体区接触；

两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区位于相应第一导电类型源区的下方，且两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区与相应的第一导电类型源区交叠。

所述沟槽栅结构包括设置于元胞沟槽侧壁以及底壁的绝缘栅氧化层以及填充于元胞沟槽内的导电多晶硅，导电多晶硅通过绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，在元胞沟槽的槽口覆盖绝缘介质层，导电多晶硅通过绝缘介质层与源极金属绝缘隔离。

第二导电类型第一体区、第二导电类型第二体区相应的掺杂浓度大于第二导电类型基区的掺杂浓度，第二导电类型第一体区在第二导电类型基区内的深度大于第一导电类型源区在第二导电类型基区内的深度。

一种具有高抗短路能力的沟槽栅IGBT器件的制造方法，所述沟槽栅IGBT器件的制造方法包括如下步骤：

步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型基区，在所述第一导电类型基区内制作元胞所需的元胞沟槽，元胞内包括两相邻的元胞沟槽，并在元胞沟槽内制造沟槽栅结构；

步骤2、在所述第一主面上进行第二导电类型杂质离子的注入，以在第一导电类型基区内形成第二导电类型基区，元胞沟槽的槽底位于第二导电类型基区下方；

步骤3、在上述半导体基板第一主面的上方进行第一导电类型杂质离子注入，以得到第一导电类型源区，第一导电类型源区位于元胞内两相邻元胞沟槽相互远离的侧壁外上方，且第一导电类型源区与相应的元胞沟槽侧壁接触；

步骤4、在上述半导体基板第一主面上方进行第二导电类型杂质离子注入，以在第二导电类型基区内形成第二导电类型第一体区，第二导电类型第一体区位于元胞内两相邻元胞沟槽相邻外侧壁上方，第二导电类型第一体区与相应的元胞沟槽侧壁接触；

步骤5、在上述半导体基板的第一主面淀积绝缘介质层，所述绝缘介质层覆盖半导体基板的第一主面；

步骤6、对上述半导体基板的第一主面进行所需的接触孔刻蚀，以得到贯通绝缘介质层的接触孔；

步骤7、在上述半导体基板的第一主面上进行第二导电类型杂质离子注入，以在相应接触孔下方形成第二导电类型第二体区，第二导电类型第二体区分布于元胞沟槽的两侧，位于元胞沟槽间的第二导电类型第二体区与第二导电类型第一体区接触；

两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区位于相应第一导电类型源区的下方，且两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区与相应的第一导电类型源区交叠；

步骤8、在上述半导体基板的第一主面上进行金属淀积，以得到填充于接触孔内的源极金属，所述源极金属与第一导电类型源区、第二导电类型第一体区以及位于第二导电类型基区内的第二导电类型第二体区均欧姆接触；源极金属通过绝缘介质层与元胞沟槽内的沟槽栅绝缘隔离。

半导体基板的材料包括硅，所述沟槽栅结构包括设置于元胞沟槽侧壁以及底壁的绝缘栅氧化层以及填充于元胞沟槽内的导电多晶硅，导电多晶硅通过绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，在元胞沟槽的槽口覆盖绝缘介质层，导电多晶硅通过绝缘介质层与源极金属绝缘隔离。

第二导电类型第一体区、第二导电类型第二体区相应的掺杂浓度大于第二导电类型基区的掺杂浓度，第二导电类型第一体区在第二导电类型基区内的深度大于第一导电类型源区在第二导电类型基区内的深度；接触孔在第二导电类型基区内的深度大于第一导电类型源区的深度且小于第二导电类型第一体区的深度。

所述元胞沟槽的深度为5μm～8μm，元胞沟槽的宽度为1μm～2μm。

所述“第一导电类型”和“第二导电类型”两者中，对于N型IGBT器件，第一导电类型指N型，第二导电类型为P型；对于P型IGBT器件，第一导电类型与第二导电类型所指的类型与N型IGBT器件正好相反。

本发明的优点：元胞区内的元胞包括两个相邻的元胞沟槽，所述两相邻元胞沟槽相邻外侧壁上方设置第二导电类型第一体区，所述第二导电类型第一体区与相应元胞沟槽的侧壁接触，所述两相邻元胞沟槽间相互远离的外侧壁上方设置第一导电类型源区，第一导电类型源区与相应的元胞沟槽侧壁接触，在制作第二导电类型第一体区时，只需要对第一导电类型源区注入的光刻版进行调整即可，在不影响IGBT器件的耐压和寄生电容情况下，降低沟槽栅IGBT的沟道密度，降低饱和电流，有效提高沟槽栅IGBT器件的抗短路能力，结构紧凑，与现有工艺兼容，安全可靠。

附图说明

图1为本发明的结构示意图。

图2～图10为本发明具体实施工艺步骤剖视图，其中

图2为本发明得到绝缘栅氧化层后的剖视图。

图3为本发明得到沟槽栅结构后的剖视图。

图4为本发明得到P型基区后的剖视图。

图5为本发明得到N+源区后的剖视图。

图6为本发明得到P+第一体区后的剖视图。

图7为本发明得到绝缘介质层后的剖视图。

图8为本发明得到接触孔后的剖视图。

图9为本发明得到P+第二体区后的剖视图。

图10为本发明得到源极金属后的剖视图。

附图标记说明：1-N型基区、2-绝缘栅氧化层、3-P型基区、4-N+源区、5-P+第一体区、6-接触孔、7-P+第二体区、8-绝缘介质层、9-源极金属、10-导电多晶硅、11-元胞沟槽、12-多晶硅填充孔以及13-掩膜层。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1和图10所示：为了在不影响IGBT器件的耐压和寄生电容情况下，降低沟槽栅IGBT的沟道密度，降低饱和电流，有效提高沟槽栅IGBT器件的抗短路能力，以N型IGBT器件为例，本发明包括半导体基本以及位于所述半导体基板中心区的元胞区，半导体基板包括N型基区1以及位于所述N型基区1正上方的P型基区3；

所述元胞区内的元胞包括两相邻的元胞沟槽11，元胞沟槽11位于P型基区3内，元胞沟槽11的深度伸入P型基区3下方的N型基区1内；所述两相邻元胞沟槽11相邻外侧壁上方设置P+第一体区5，所述P+第一体区5与相应元胞沟槽11的侧壁接触，所述两相邻元胞沟槽11间相互远离的外侧壁上方设置N+源区4，N+源区4与相应的元胞沟槽11侧壁接触，元胞沟槽11内设置沟槽栅结构；

在P型基区3上方设置源极金属9，所述源极金属9与N+源区4、P+第一体区5以及位于P型基区3内的P+第二体区7均欧姆接触；P+第二体区7分布于元胞沟槽11的两侧，位于元胞沟槽11间的P+第二体区7与P+第一体区5接触；

两相邻元胞沟槽11间相互远离一侧的P+第二体区7位于相应N+源区4的下方，且两相邻元胞沟槽11间相互远离一侧的P+第二体区7与相应的N+源区4交叠。

具体地，元胞区位于半导体基板的中心区，在元胞区的外圈还设置终端保护区，元胞区以及终端保护区的具体作用以及配合关系为本技术领域人员所熟知，此处不再赘述。元胞区内包括若干并列的元胞，元胞区内的元胞通过源极金属9相互连接成一体。

本发明实施例中，元胞包括两相邻的元胞沟槽11，元胞沟槽11位于P型基区3内且伸入N型基区1内，即元胞沟槽11的深度大于P型基区3的厚度。P+第一体区5位于元胞内两相邻元胞沟槽11相邻外侧壁上方，每个P+第一体区5与相邻的元胞沟槽11侧壁接触；元胞内两相邻元胞沟槽11间相对远离外侧壁上方设置N+源区4，N+源区4与相应的元胞沟槽11侧壁接触，即元胞内包括两个元胞沟槽11，且每个元胞沟槽11的侧壁外上方设置N+源区4以及P+第一体区5。

此外，在每个元胞沟槽11的两侧均设置P+第二体区7，位于两元胞沟槽11间的P+第二体区7与P+第一体区5接触，位于N+源区4下方的P+第二体区7与N+源区4交叠，所述交叠具体是指N+源区4位于P+第二体区7上方且P+源区4向下的投影位于P+第二体区7上，但N+源区4与P+第二体区7互不接触。源极金属9与N+源区4、P+第一体区5以及P+第二体区7均欧姆接触。

本发明实施例中，利用元胞沟槽11、N+源区4、P型基区3以及源极金属9能形成IGBT正面元胞，即能形成沟槽栅IGBT器件的导电沟道，在相邻元胞沟槽11的侧壁外上方设置P+第一体区5后，可以在不影响IGBT器件的耐压和寄生电容情况下，降低沟槽栅IGBT的沟道密度，降低饱和电流，有效提高沟槽栅IGBT器件的抗短路能力。

进一步地，所述沟槽栅结构包括设置于元胞沟槽11侧壁以及底壁的绝缘栅氧化层2以及填充于元胞沟槽11内的导电多晶硅10，导电多晶硅10通过绝缘栅氧化层2与元胞沟槽11的侧壁以及底壁绝缘隔离，在元胞沟槽11的槽口覆盖绝缘介质层8，导电多晶10硅通过绝缘介质层8与源极金属9绝缘隔离。

本发明实施例中，绝缘栅氧化层2可以为二氧化硅层，在元胞沟槽11内生长绝缘栅氧化层2后，填充导电多晶硅10，导电多晶硅10通过绝缘介质层8与源极金属9绝缘隔离。将元胞沟槽11内的导电多晶硅10引出后，能形成IGBT器件的栅极端，具体将导电多晶硅10引出的形式以及对应的结构等均为本技术领域人员所熟知，此处不再赘述。

P+第一体区5、P+第二体区7相应的掺杂浓度大于P型基区3的掺杂浓度，P+第一体区5在P型基区3内的深度大于N+源区4在P型基区3内的深度。

本发明实施例中，由于P+第一体区5、P+第二体区7均形成P型基区3内，P+第一体区5以及P+第二体区7的掺杂浓度均大于P型基区3的掺杂浓度，由于P+第一体区5与P+第二体区7接触，P+第一体区5的深度大于N+源区4的深度。P+第一体区5与P+第二体区7间的掺杂浓度可以相同，也可以不同，具体可以根据需要进行选择，此处不再赘述。

如图2～10所述，上述具有高抗短路能力的沟槽栅IGBT器件，可以通过下述工艺步骤制备得到，具体地，所述沟槽栅IGBT器件的制造方法包括如下步骤：

步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括N型基区1，在所述第一导电类型基区内制作元胞所需的元胞沟槽11，元胞内包括两相邻的元胞沟槽11，并在元胞沟槽11内制造沟槽栅结构；

具体地，半导体基板的材料包括硅，当然也可以采用常用的其他材料，具体可以根据需要进行选择，半导体基板的导电类型为N型。一般地，N型基区1的上表面形成第一主面，N型基区1的下表面形成第二主面；具体制备元胞所需的元胞沟槽11时，包括如下步骤：

步骤1.1、在第一主面上淀积掩膜层13，选择性地掩蔽和刻蚀所述掩膜层13，以得到贯通掩膜层3的沟槽刻蚀窗口，利用所述沟槽刻蚀窗口对N型基区3进行刻蚀，以得到两个元胞沟槽11，元胞沟槽11的深度小于N型基区3的厚度。在刻蚀得到元胞沟槽11后，在第一主面上进行氧化层生长，以得到覆盖元胞沟槽11侧壁以及底壁的氧化层，如图2所示。将第一主面上的氧化层刻蚀后，得到元胞沟槽11内的绝缘栅氧化层2，元胞沟槽11的深度为5μm～8μm，深度为1μm～2μm。得到绝缘栅氧化层2后，在元胞沟槽11内形成多晶硅填充孔12。

步骤1.2、向多晶硅填充孔12内进行多晶硅填充并回刻，以得到填充于元胞沟槽11内的导电多晶硅10，如图3所示。具体制备绝缘栅氧化层2以及导电多晶硅10的工艺参数等为本技术领域人员所熟知，此处不再赘述。

步骤2、在所述第一主面上进行P型杂质离子的注入，以在N型基区1内形成P型基区3，元胞沟槽11的槽底位于P型基区3下方；

具体地，P型杂质离子可以采用常用的材料，注入能量60～150KeV，注入剂量为1e12cm-3～1e14cm-3，退火温度为1000℃～1175℃，退火时间为30min～300min；P型基区3形成于N型基区1内，如图4所示。当然，具体制备得到P型基区3还可以采用其他常用的工艺条件与方式，此处不再赘述。

步骤3、在上述半导体基板第一主面的上方进行N型杂质离子注入，以得到N+源区4，N+源区4位于元胞内两相邻元胞沟槽11相互远离的侧壁外上方，且N+源区4与相应的元胞沟槽11侧壁接触；

具体地，可以采用常用的N型杂质离子，注入能量为60～150keV，注入剂量为1e14～1e16cm-3，如图5所示。

步骤4、在上述半导体基板第一主面上方进行P型杂质离子注入，以在P型基区3内形成P+第一体区5，P+第一体区5位于元胞内两相邻元胞沟槽11相邻外侧壁上方，P+第一体区5与相应的元胞沟槽11侧壁接触；

如图6所示，注入能量为50～100keV，注入剂量为1e14～1e16cm-3，激活退火温度为900℃～1175℃，退火时间为20min～300min，在激活退火时，N+源区4也被同步激活。

与现有的工艺相比，在形成P+第一体区5时，只需要对现有N+源区4注入的光刻版进行调整，就看在不影响耐压和寄生电容的情况下，降低沟槽栅IGBT器件的沟道密度。

步骤5、在上述半导体基板的第一主面淀积绝缘介质层8，所述绝缘介质层8覆盖半导体基板的第一主面；

如图7所示，绝缘介质层8可以采用二氧化硅层，绝缘介质层8覆盖在第一主面。

步骤6、对上述半导体基板的第一主面进行所需的接触孔刻蚀，以得到贯通绝缘介质层8的接触孔6；

如图8所示，接触孔6贯通绝缘介质层8且进入P型基区3内，得到的接触孔6位于相邻元胞沟槽11之间以及位于元胞沟槽11外侧。位于相邻元胞沟槽11之间的接触孔6位于P+第一体区5的两侧，且所述接触孔6的底部位于P+第一体区5的上方。元胞沟槽11外侧的接触孔6位于N+源区4外；

P+第一体区5在P型基区3内的深度大于N+源区4在P型基区3内的深度；接触孔6在P型基区3内的深度大于N+源区4的深度且小于P+第一体区5的深度。

步骤7、在上述半导体基板的第一主面上进行P型杂质离子注入，以在相应接触孔6下方形成P+第二体区7，P+第二体区7分布于元胞沟槽11的两侧，位于元胞沟槽11间的P+第二体区7与P+第一体区5接触；

两相邻元胞沟槽11间相互远离一侧的P+第二体区7位于相应N+源区4的下方，且两相邻元胞沟槽11间相互远离一侧的P+第二体区7与相应的N+源区4交叠；

如图9所示，利用绝缘介质层8以及接触孔6进行P型杂质离子注入后，能得到P+第二体区7，注入能量为50～100keV，注入剂量为1e14～1e16cm-3。具体实施时，利用绝缘介质层8的回流以及接触孔6注入退火的热过程来激活P+第二体区7，不需要引入额外的热过程，节省成本。

步骤8、在上述半导体基板的第一主面上进行金属淀积，以得到填充于接触孔6内的源极金属9，所述源极金属9与N+型源区4、P+第一体区5以及位于P型基区3内的P+第二体区7均欧姆接触；源极金属9通过绝缘介质层8与元胞沟槽11内的沟槽栅绝缘隔离。

如图10所示，源极金属10支撑在绝缘介质层8上并填充在接触孔6内，填充在接触孔6内后，源极金属9与N+型源区4、P+第一体区5以及位于P型基区3内的P+第二体区7均欧姆接触。

在具体实施时，在N型基区1的背面制作所需的集电极结构，具体制备集电极结构的过程以及集电极结构的具体形式均可以根据需要进行选择，此处不再赘述。

Claims (7)

1.一种具有高抗短路能力的沟槽栅IGBT器件，包括半导体基板以及位于所述半导体基板中心区的元胞区，半导体基板包括第一导电类型基区以及位于所述第一导电类型基区正上方的第二导电类型基区；其特征是：

所述元胞区内的元胞包括两相邻的元胞沟槽，元胞沟槽位于第二导电类型基区，元胞沟槽的深度伸入第二导电类型基区下方的第一导电类型基区内；所述两相邻元胞沟槽相邻外侧壁上方设置第二导电类型第一体区，所述第二导电类型第一体区与相应元胞沟槽的侧壁接触，所述两相邻元胞沟槽间相互远离的外侧壁上方设置第一导电类型源区，第一导电类型源区与相应的元胞沟槽侧壁接触，元胞沟槽内设置沟槽栅结构；

在第二导电类型基区上方设置源极金属，所述源极金属与第一导电类型源区、第二导电类型第一体区以及位于第二导电类型基区内的第二导电类型第二体区均欧姆接触；第二导电类型第二体区分布于元胞沟槽的两侧，位于元胞沟槽间的第二导电类型第二体区与第二导电类型第一体区接触；

两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区位于相应第一导电类型源区的下方，且两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区与相应的第一导电类型源区交叠。

2.根据权利要求1所述的具有高抗短路能力的沟槽栅IGBT器件，其特征是：所述沟槽栅结构包括设置于元胞沟槽侧壁以及底壁的绝缘栅氧化层以及填充于元胞沟槽内的导电多晶硅，导电多晶硅通过绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，在元胞沟槽的槽口覆盖绝缘介质层，导电多晶硅通过绝缘介质层与源极金属绝缘隔离。

3.根据权利要求1所述的具有高抗短路能力的沟槽栅IGBT器件，其特征是：第二导电类型第一体区、第二导电类型第二体区相应的掺杂浓度大于第二导电类型基区的掺杂浓度，第二导电类型第一体区在第二导电类型基区内的深度大于第一导电类型源区在第二导电类型基区内的深度。

4.一种具有高抗短路能力的沟槽栅IGBT器件的制造方法，其特征是，所述沟槽栅IGBT器件的制造方法包括如下步骤：

步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型基区，在所述第一导电类型基区内制作元胞所需的元胞沟槽，元胞内包括两相邻的元胞沟槽，并在元胞沟槽内制造沟槽栅结构；

步骤2、在所述第一主面上进行第二导电类型杂质离子的注入，以在第一导电类型基区内形成第二导电类型基区，元胞沟槽的槽底位于第二导电类型基区下方；

步骤3、在上述半导体基板第一主面的上方进行第一导电类型杂质离子注入，以得到第一导电类型源区，第一导电类型源区位于元胞内两相邻元胞沟槽相互远离的侧壁外上方，且第一导电类型源区与相应的元胞沟槽侧壁接触；

步骤4、在上述半导体基板第一主面上方进行第二导电类型杂质离子注入，以在第二导电类型基区内形成第二导电类型第一体区，第二导电类型第一体区位于元胞内两相邻元胞沟槽相邻外侧壁上方，第二导电类型第一体区与相应的元胞沟槽侧壁接触；

步骤5、在上述半导体基板的第一主面淀积绝缘介质层，所述绝缘介质层覆盖半导体基板的第一主面；

步骤6、对上述半导体基板的第一主面进行所需的接触孔刻蚀，以得到贯通绝缘介质层的接触孔；

步骤7、在上述半导体基板的第一主面上进行第二导电类型杂质离子注入，以在相应接触孔下方形成第二导电类型第二体区，第二导电类型第二体区分布于元胞沟槽的两侧，位于元胞沟槽间的第二导电类型第二体区与第二导电类型第一体区接触；

两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区位于相应第一导电类型源区的下方，且两相邻元胞沟槽间相互远离一侧的第二导电类型第二体区与相应的第一导电类型源区交叠；

步骤8、在上述半导体基板的第一主面上进行金属淀积，以得到填充于接触孔内的源极金属，所述源极金属与第一导电类型源区、第二导电类型第一体区以及位于第二导电类型基区内的第二导电类型第二体区均欧姆接触；源极金属通过绝缘介质层与元胞沟槽内的沟槽栅绝缘隔离。

5.根据权利要求4所述具有高抗短路能力的沟槽栅IGBT器件的制造方法，其特征是：半导体基板的材料包括硅，所述沟槽栅结构包括设置于元胞沟槽侧壁以及底壁的绝缘栅氧化层以及填充于元胞沟槽内的导电多晶硅，导电多晶硅通过绝缘栅氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，在元胞沟槽的槽口覆盖绝缘介质层，导电多晶硅通过绝缘介质层与源极金属绝缘隔离。

6.根据权利要求4所述具有高抗短路能力的沟槽栅IGBT器件的制造方法，其特征是：第二导电类型第一体区、第二导电类型第二体区相应的掺杂浓度大于第二导电类型基区的掺杂浓度，第二导电类型第一体区在第二导电类型基区内的深度大于第一导电类型源区在第二导电类型基区内的深度；接触孔在第二导电类型基区内的深度大于第一导电类型源区的深度且小于第二导电类型第一体区的深度。

7.根据权利要求4所述具有高抗短路能力的沟槽栅IGBT器件的制造方法，其特征是：所述元胞沟槽的深度为5μm～8μm，元胞沟槽的宽度为1μm～2μm。

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