JP2987040B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
バイポーラトランジスタ(Insulated Gate Bipolar Tra
nsistor 、以下IGBTと略記)などの絶縁ゲート型半
導体装置およびその製造方法に関する。
n型の半導体層が交互に直列に複数接合され、両端に位
置する半導体層には各々正および負の主電極が電気的に
接続され、他の半導体層の少なくとも1つには電場を印
加するゲート電極が絶縁体を介して接合された半導体装
置である。
のIGBT素子(以下IGBTセルと呼称)が並列接続
された構造をしている。図32はIGBTを構成するI
GBTセルの基本構造を示す断面図である。
れ、第1および第2の主面を有するp+ 半導体層1の第
1の主面上に、n+ バッファ層2が形成され、その上に
n- 半導体層3が形成されている。n- 半導体層3の表
面の一部領域には、p型不純物を選択的に拡散すること
によりp型ベース領域4が形成され、さらに、p型ベー
ス領域4の一部領域には高濃度のn型不純物を選択的に
拡散することによりn+エミッタ領域5が形成されてい
る。n- 半導体層3の表面とn+ エミッタ領域5の表面
により挟まれたp型ベース領域4の上部表面はチャネル
領域6となり、このチャネル領域6の上にゲート絶縁膜
7が形成され、その上には例えば多結晶シリコンで構成
されるゲート電極8が形成されている。
5の上部表面上には双方に渡って、例えばアルミニウム
で構成されたエミッタ電極9が形成されている。ゲート
電極8およびエミッタ電極9は互いに絶縁され、かつ、
全てのIGBTセルの間で各々同士が互いに電気的に接
続された構造を有している。また、p+ 半導体層1の第
2の主面上にはアルミニウム等で構成されたコレクタ電
極10が形成されている。コレクタ電極10は全てのI
GBTセルを通じて一体に形成される。
について説明する。まず、エミッタ電極9とコレクタ電
極10の間に所定のコレクタ電圧VCEを印加する。この
とき、エミッタ電極9とゲート電極8の間に閾値を超え
るゲート電圧VGEを印加すると、チャネル領域6がn型
に反転し、チャネル領域6にn型チャネルが形成され
る。このチャネルを通じて、エミッタ電極9からキャリ
アとしての電子がn- 半導体層3へ注入される。注入さ
れた電子により、p+ 半導体層1とn- 半導体層3(n
+ バッファ層2を含む)の間が順バイアスされ、p+ 半
導体層1からキャリアとしてのホールが注入される。そ
の結果、n- 半導体層3の抵抗が大幅に下がり、コレク
タ電極10からエミッタ電極9へ流れるコレクタ電流I
C は高い値に達する。すなわち、IGBTが導通状態に
なる(オンする)。このときのコレクタ電流IC に対す
る抵抗をIGBTのオン抵抗という。通常においてオン
抵抗は、コレクタ電流IC が定格電流値であるときの飽
和コレクタ電圧VCE(sat) で示される。このように、I
GBTはp+ 半導体層1からのホールの注入によりn-
半導体層3の抵抗を下げることで電流容量を上げること
ができる。
の動作について説明する。図32において、エミッタ電
極9とゲート電極8の間にオン状態で印加されたゲート
電圧VGEを0または逆バイアスにすることによりゲート
電極8をオフすると、n型に反転したチャネル領域6が
p型にもどり、エミッタ電極9よりの電子の注入が止ま
る。電子が注入されなくなることによりP+基板1より
のホールの注入も止まる。その後、n- 半導体層3(n
+ バッファ層2を含む)にたまっていた電子およびホー
ルは各々コレクタ電極10およびエミッタ電極9へ向か
って移動するか、または互いに再結合して消滅する。電
子よりホールの移動度が小さいので減少の速度が遅く、
エミッタ電極9へ移動するホール電流がテール電流とな
る。
Tの構造から明らかなように、IGBTには、n+ エミ
ッタ領域5およびp型ベース領域4およびn- 半導体層
3で構成される寄生バイポーラトランジスタが存在す
る。この寄生バイポーラトランジスタは、一般にp型ベ
ース領域4を流れるホール電流がある値を超えるとオン
する。この寄生バイポーラトランジスタがオンすること
によって、n+ エミッタ領域5およびp型ベース領域4
およびn- 半導体層3およびp+ 半導体層1で構成され
る寄生サイリスタもオンする(IGBTがラッチアップ
すると称する)。IGBTがラッチアップすると、もは
やゲート電圧VGEではIGBTを流れる電流(コレクタ
電流IC )を制御できなくなるためIGBTは破壊す
る。このラッチアップによる破壊は、IGBTの特定の
場所で起こりやすいとされている。
を示す。図33において、IGBTの中央下部に矩形の
ゲートパッドGPが設けられ、ゲートパッドGPの上部
および下部からゲート配線GLが延在し、上部からのゲ
ート配線GLはIGBTの中心線に沿って、中央よりや
や上まで形成され、下部のゲート配線GLはIGBT外
周を取り囲むように形成されている。中央および外周の
ゲート配線GLで囲まれた領域にエミッタ電極9が形成
され、その下の図中に破線で示す領域がIGBTセル領
域である。そして、IGBTセル領域を取り囲むように
p型半導体領域11が形成されている。
のエミッタ電極9の一部を取り去った状態の拡大図を図
34に示す。図34において、C−O−C’線で示され
る角部の内側には幅Wch1 のストライプ状のコンタクト
ホールを有するIGBTセルが一定の間隔Wcel で並列
に多数配置されている。C−O−C’線で示される角部
の外側には幅Wch1 のストライプ状のコンタクトホール
を有してp型半導体領域11が形成されている。図34
上におけるA−A’線での断面図を図35に、B−B’
線での断面図を図36に示す。
ルが並列に配置された状態が示され、各々のIGBTセ
ルのp型ベース領域4およびn+ エミッタ領域5の上部
表面上に、幅Wch1 のコンタクトホールを介してエミッ
タ電極9が接続された状態が示されている。図35に示
されるA側部分はC−O−C’線で示される角部のC−
O線より外側の領域を示し、隣合うIGBTセルのp型
ベース領域4に対応して、n- 半導体層3の表面にp型
半導体領域11が二重拡散で形成され、その上部表面上
には幅Wch1 のコンタクトホールを介してエミッタ電極
9が接続されている。p型半導体領域11はp型ベース
領域4よりもはるかに大きく形成されている。
クトホールの長手方向での断面図であり、p型ベース領
域4がコンタクトホールの長手方向に沿って形成され、
該領域に接続されるように長手方向に沿ってエミッタ電
極9が形成されている。図中のB側部分はC−O−C’
線で示される角部のO−C’線より外側の領域を示し、
p型ベース領域4に重なり合ってp型半導体領域11が
示されている。
の動作を説明する。p型半導体領域11の直下に対応す
るp+ 半導体層1より供給されたホールは、p型半導体
領域11の上部表面上に設けられたコンタクトホールC
Hp からエミッタ電極9へ抜けるが、p型半導体領域1
1は、p型ベース領域4よりもはるかに大きく形成され
ているので、コンタクトホールCHp で抜けきらないホ
ールの一部分はp型半導体領域11の近傍のIGBTセ
ルに流れ込む。このためp型半導体領域11の近傍のI
GBTセルには他のIGBTセルより多くのホール電流
が流れることになり、前述したように、n+ エミッタ領
域5およびp型ベース領域4およびn-半導体層3およ
びp+ 半導体層1で構成される寄生サイリスタがオンし
てIGBTがラッチアップし、IGBTを流れる電流
(コレクタ電流IC )を制御できなくなるためIGBT
は破壊する。
らオフ状態への移行中によく発生する。前述したよう
に、ゲート電極8をオフすることでエミッタ電極9より
の電子の供給が止まり、電子が供給されなくなることに
よりp+ 半導体層1よりのホールの供給も止まる。n-
半導体層3(n+ バッファ層2を含む)にたまっていた
電子およびホールは各々コレクタ電極10およびエミッ
タ電極9へ向かって移動する。この場合、電子の移動度
が大きいので、電子がコレクタ電極10に抜けた後にも
ホールは残留している。このため、電子がなくなってし
まうと、オン状態では電子と再結合して消滅していたホ
ールまでもがエミッタ電極9に向かって移動することに
なる。
定量的に解析した結果を図37に示す。図37は、IG
BTをオン状態からオフ状態にした場合にIGBTに流
れる電流の時間変化を、横軸を時間、縦軸を電流値とし
て表したグラフである。図37において、IGBTをオ
ン状態からオフ状態にすると、1.98μsecから
2.06μsecの間に電子電流が急激に減少し、ホー
ル電流は2.02μsec近傍から急激に増加し、その
増加量は1.5倍以上に達する。このホール電流がエミ
ッタ電極9に抜けきらずに、一部分がp型半導体領域1
1の近傍のIGBTセルに流れ込み、IGBTがラッチ
アップし、IGBTを流れる電流(コレクタ電流IC )
を制御できなくなるためIGBTが破壊する。
GBTセルの微細化が進んでおり、前述した原因により
p型半導体領域11近傍のIGBTセルの破壊が発生し
易くなっている。以下IGBTセルの微細化とIGBT
セルの破壊との関係について、図38を用いて説明す
る。図38は図35をさらに拡大した模式図である。
リア密度は図38に示されるように、IGBTセル内部
では均一であり、図38に示されるように、p型半導体
領域11下部ではセル端より約45度の角度でキャリア
が広がっているとする。このとき、n- 半導体層3の厚
みをt n- とし、IGBTセルのp型ベース領域4の深さ
をPxjとする。IGBTセルの幅をWcel とする。この
場合、ゲート電極8の中央を示す線Gと、IGBTセル
の中央を示す線Sで区切られた領域でのキャリア数C1
は、近似的には次式で示される。
と、キャリアの広がり状態を示す線L45で区切られた領
域でのキャリア数C2 は、近似的には次式で示される。
れる。
8の中央を示す線Gと、IGBTセルの中央を示す線S
で区切られた領域のキャリアによる電流が流れ込む、セ
ル上のコンタクトホールCHl の大きさを示し、Wch
(p) はキャリアの広がり状態を示す線L45で区切られた
領域のキャリアによる電流が流れ込む、p型半導体領域
11上のコンタクトホールCHp の大きさを示す。上式
を整理して、
ると、
細化してセル幅がn- 半導体層3の厚さよりも小さくな
ると、コンタクトホールCH1 よりコンタクトホールC
Hp を流れる電流が大きくなり、IGBTが破壊しやす
くなることを表している。
型半導体領域11に接続されるエミッタ電極9の面積も
より小さくなるので、p型半導体領域11の直下に対応
するp+ 半導体層1より供給されたホールが抜けにくく
なることもIGBTが破壊する一因となる。
めになされたもので、ラッチアップによる破壊を防止し
た、絶縁ゲート型トランジスタを得ることを目的とす
る。
型半導体装置の第1の態様は、比較的低濃度の第1導電
型の第1半導体層の表面内に並列に選択的に形成され
た、複数のストライプ状の第2導電型の第2半導体層
と、前記第2半導体層の各々の表面内に選択的に形成さ
れた、比較的高濃度の前記第1導電型の第3半導体層
と、前記第2半導体層における前記第3半導体層の端部
間の第1、第2半導体層の上部表面に形成された複数の
ストライプ状の絶縁膜と、前記絶縁膜上に形成された複
数のストライプ状の制御電極と、前記制御電極を覆って
形成された層間絶縁膜と、を有し、前記第1半導体層の
前記表面において凹部を呈する活性領域と、前記活性領
域の前記凹部に沿って前記活性領域に隣接して、前記第
1半導体層の表面内に形成された前記第2導電型の第4
半導体層と、前記層間絶縁膜に覆われない、前記第2お
よび前記第3半導体層の上部表面に接触したストライプ
状の第1の部分と、前記層間絶縁膜に覆われない、前記
第4半導体層の上部表面に接触し、前記第1の部分の延
在する方向の延長上に延在するストライプ状の第2の部
分とを有する主電極とを備え、前記活性領域の近傍の前
記第4半導体層の上部表面に形成された前記第2の部分
のストライプ幅が、前記活性領域内の前記第1の部分の
ストライプ幅より広いことを特徴とする。
2の態様は、比較的低濃度の第1導電型の第1半導体層
の表面内に並列に選択的に形成された、複数のストライ
プ状の第2導電型の第2半導体層と、前記第2半導体層
の各々の表面内に選択的に形成された、比較的高濃度の
前記第1導電型の第3半導体層と、前記第2半導体層に
おける前記第3半導体層の端部間の前記第1、第2半導
体層の上部表面に形成された複数のストライプ状の絶縁
膜と、前記絶縁膜上に形成された複数のストライプ状の
制御電極と、前記制御電極を覆って形成された層間絶縁
膜と、を有する活性領域と、前記活性領域に隣接して、
前記第1半導体層の表面内に形成された前記第2導電型
の第4半導体層と、前記第4半導体層の表面内に選択的
に形成され、前記第4半導体層よりも高濃度の第2導電
型の第5半導体層と、前記第4半導体層の表面内に選択
的に形成され、比較的高濃度の前記第1導電型の第6半
導体層と、前記層間絶縁膜に覆われない、前記第2およ
び前記第3半導体層の上部表面に接触したストライプ状
の第1の部分と、前記層間絶縁膜に覆われない、前記第
5及び前記第6半導体層の上部表面に共通して接触した
ストライプ状の第2の部分とを有する主電極とを備えて
いる。
3の態様は、比較的低濃度の第1導電型の第1半導体層
の表面内に並列に選択的に形成された、複数のストライ
プ状の第2導電型の第2半導体層と、前記第2半導体層
の各々の表面内に選択的に形成された、比較的高濃度の
前記第1導電型の第3半導体層と、前記第2半導体層に
おける前記第3半導体層の端部間の前記第1、第2半導
体層の上部表面に形成された複数のストライプ状の絶縁
膜と、前記絶縁膜上に形成された複数のストライプ状の
制御電極と、前記制御電極を覆って形成された層間絶縁
膜と、を有する活性領域と、前記活性領域に隣接して、
前記第1半導体層の表面内に形成され、比較的浅い領域
と比較的深い領域とを有する前記第2導電型の第4半導
体層と、前記層間絶縁膜に覆われない、前記第2および
前記第3半導体層の上部表面に接触したストライプ状の
第1の部分と、前記層間絶縁膜に覆われない、前記第4
半導体層の上部表面に接触し、前記第1の部分の延在す
る方向の延長上に延在するストライプ状の第2の部分と
を有する主電極とを備え、前記第2の部分において、前
記比較的浅い領域よりも、前記比較的深い領域を多く覆
うことを特徴とする。
4の態様は、比較的低濃度の第1導電型の第1半導体層
の表面内に並列に選択的に形成された、複数のストライ
プ状の第2導電型の第2半導体層と、前記第2半導体層
の各々の表面内に選択的に形成された、比較的高濃度の
前記第1導電型の第3半導体層と、前記第2半導体層に
おける前記第3半導体層の上部表面から、前記第2半導
体層を貫通して前記第1半導体層内におよぶ複数のスト
ライプ状の溝が形成され、該溝の内壁面および、前記第
3半導体層の上部表面に形成された絶縁膜と、前記絶縁
膜が形成された前記溝の内部に形成された複数のストラ
イプ状の制御電極と、前記制御電極及び前記絶縁膜を覆
って形成された層間絶縁膜と、を有し、前記第1半導体
層の前記表面において凹部を呈する活性領域と、前記活
性領域の前記凹部に沿って前記活性領域に隣接して、前
記第1半導体層の表面内に形成された前記第2導電型の
第4半導体層と、前記層間絶縁膜に覆われない、前記第
2および前記第3半導体層の上部表面に接触したストラ
イプ状の第1の部分と、前記層間絶縁膜に覆われない、
前記第4半導体層の上部表面に接触し、前記第1の部分
の延在する方向の延長上に延在するストライプ状の第2
の部分とを有する主電極とを備え、前記活性領域の近傍
の前記第4半導体層の上部表面に形成された前記第2の
部分のストライプ幅が、前記活性領域内の前記第1の部
分のストライプ幅より広いことを特徴とする。
5の態様は、較的低濃度の第1導電型の第1半導体層の
表面内に並列に選択的に形成された、複数のストライプ
状の第2導電型の第2半導体層と、前記第2半導体層の
各々の表面内に選択的に形成された、比較的高濃度の前
記第1導電型の第3半導体層と、前記第2半導体層にお
ける前記第3半導体層の上部表面から、前記第2半導体
層を貫通して前記第1半導体層内におよぶ複数のストラ
イプ状の溝が形成され、該溝の内壁面および、前記第3
半導体層の上部表面に形成された絶縁膜と、前記絶縁膜
が形成された前記溝の内部に形成された複数のストライ
プ状の制御電極と、前記制御電極及び前記絶縁膜を覆っ
て形成された層間絶縁膜と、を有し、前記第1半導体層
の前記表面において凹部を呈する活性領域と、前記活性
領域の前記凹部に沿って前記活性領域に隣接して、前記
第1半導体層の表面内に形成された前記第2導電型の第
4半導体層と、前記第4半導体層の表面内に選択的に形
成され、前記第4半導体層よりも高濃度の第2導電型の
第5半導体層と、前記第4半導体層の表面内に選択的に
形成され、比較的高濃度の前記第1導電型の第6半導体
層と、前記層間絶縁膜に覆われない、前記第2および前
記第3半導体層の上部表面に接触したストライプ状の第
1の部分と、前記層間絶縁膜に覆われない、前記第5及
び前記第6半導体層の上部表面に共通して接触したスト
ライプ状の第2の部分とを有する主電極とを備えたこと
を特徴とする。
6の態様は、比較的低濃度の第1導電型の第1半導体層
の表面内に並列に選択的に形成された、複数のストライ
プ状の第2導電型の第2半導体層と、前記第2半導体層
の各々の表面内に選択的に形成された、比較的高濃度の
前記第1導電型の第3半導体層と、前記第2半導体層に
おける前記第3半導体層の上部表面から、前記第2半導
体層を貫通して前記第1半導体層内におよぶ複数のスト
ライプ状の溝が形成され、該溝の内壁面および、前記第
3半導体層の上部表面に形成された絶縁膜と、前記絶縁
膜が形成された前記溝の内部に形成された複数のストラ
イプ状の制御電極と、前記制御電極及び前記絶縁膜を覆
って形成された層間絶縁膜と、を有する活性領域と、前
記活性領域に隣接して、前記第1半導体層の表面内に形
成され、比較的浅い領域と比較的深い領域とを有する前
記第2導電型の第4半導体層と、前記層間絶縁膜に覆わ
れない、前記第2および前記第3半導体層の上部表面に
接触したストライプ状の第1の部分と、前記層間絶縁膜
に覆われない、前記第4半導体層の上部表面に接触した
ストライプ状の第2の部分とを有する主電極とを備え、
前記第2の部分において、前記比較的浅い領域よりも、
前記比較的深い領域を多く覆うことを特徴とする。
7の態様は、第1または第4の態様において、前記第1
の部分と前記第2の部分とは前記第1の部分が延在する
方向において分離されていることを特徴とする。
8の態様は、第2または第5の態様において、前記第5
の半導体層は前記第6の半導体層と重なって形成され、
前記第5半導体の底は前記第6半導体層の底よりも深い
ことを特徴とする。
の態様によれば、キャリアを引き抜く必要性が高い活性
領域の凹部において、キャリアを引き抜くコンタクトホ
ールを大きくしてキャリアの引き抜きの効果を高める。
の態様によれば、主回路電流を大きく採りつつも、効率
的にキャリアを引き抜くことができる。
の態様によれば、キャリア電流は第4半導体層の比較的
深い領域においてより多く流入するので、主電極の第2
の部分が、比較的浅い領域よりも比較的深い領域に多く
接触することで、効率よくキャリアを引き抜くことがで
きる。
れば、第1の部分と第2の部分とを分離することによ
り、ゲート配線のマージンを確保できる。
れば、第5半導体層が第6半導体層と第4半導体層の間
に割って入るので、第5半導体層がキャリアを引き抜く
ことにより、第1半導体層、第4半導体層、第6半導体
層からなる寄生トランジスタの動作を抑制することがで
きる。
導体装置および製造方法の第1の実施例を以下に説明す
る。
に用いた図33中の、一点鎖線で囲まれた領域Xに対応
する部分の拡大図である。
角部の内側には、幅Wch1 のコンタクトホールCH1 を
有するストライプ状のIGBTセルが一定の間隔Wcel
で並列に配置されている。C−O−C’線で示される角
部の外側には幅Wch2 のストライプ状のコンタクトホー
ルCHp を有してp型半導体領域11が形成されてい
る。図1上におけるA−A’線での断面図を図2に示
す。
が並列に配置された状態が示され、各々のIGBTセル
のp型ベース領域4およびn+ エミッタ領域5の上部表
面上に、幅Wch1 のコンタクトホールCH1 を介してエ
ミッタ電極9が接続された状態が示されている。図2に
示されるA側部分はC−O−C’線で示される角部のC
−O線より外側の領域を示し、隣合うIGBTセルのp
型ベース領域4に対応して、n- 半導体層3の表面にp
型半導体領域11が二重拡散で形成され、その上部表面
上には幅Wch1 のコンタクトホールCH1 よりも広い幅
Wch2 のコンタクトホールCHp を介してエミッタ電極
9が接続されている。なお、図35と同一の部分に対し
ては同一符号が付してある。
2に示す構造のIGBTは、オン状態において、p型半
導体領域11直下のp+ 半導体層1から供給されたホー
ルは、p型半導体領域11に設けられた幅Wch2 のコン
タクトホールCHp からエミッタ電極9へ抜ける。この
場合、p型半導体領域11のコンタクトホールCHpの
幅Wch2 が、図38で示したキャリアの広がり状態を示
す線L45で区切られた領域のホール電流をすべて通過さ
せるほどに十分大きければ、余剰なホール電流がp型半
導体領域11近傍のIGBTセルにホール電流が集中す
ることがなくなり、p型半導体領域11に近接するIG
BTセルが他の部分のIGBTセルに比べて、ラッチア
ップにより破壊される可能性が高くなることを防ぐこと
ができる。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の全てがエミッタ
電極9に抜けきらずに、余剰なホール電流がp型半導体
領域11の近傍のIGBTセルに流れ込むといった状況
を改善することができ、p型半導体領域11近傍のIG
BTセルが他の部分のIGBTセルに比べて、ラッチア
ップにより破壊される可能性が高くなることを防ぐこと
ができる。この際、ホール電流はp型半導体領域11の
深い領域においてより多く流入するので、コンタクトホ
ールCHpにおいてエミッタ電極9が浅い領域よりも深
い領域により多く接触することで、効率よくホールを引
き抜くことができる。
微細化しても、p型半導体領域11上のコンタクトホー
ルCHp の幅Wch2 を広く形成することは問題がないの
で、IGBTセルが微細化してセル幅がn- 半導体層3
の厚さよりも小さくなり、コンタクトホールCH1 より
コンタクトホールCHp を流れる電流が大きくなった場
合にも、p型半導体領域11に近接するIGBTセルが
他の部分のIGBTセルに比べて、ラッチアップにより
破壊される可能性が高くなることを防ぐことができる。
IGBTセルのセル幅とn- 半導体層3の厚さの比で表
せば、その比が1対2以上となるような場合に本実施例
は有効に作用する。そのようにIGBTセルのセル幅を
微細化しても、Wch1 <Wch2 の関係から、数5に鑑み
てIGBTが破壊されやすくなることはない。
線で囲まれた領域Xについての説明であったが、以下
に、図33中の、一点鎖線で囲まれた領域Yに対応する
部分について説明する。
されるように、ゲートパッドGPの角部近傍において
は、IGBTセルに対し垂直にゲートパッドGPが形成
されるため、p型半導体領域11が突出してIGBTセ
ル領域が凹状に形成されている部分がある。本実施例は
このような突出したp型半導体領域11においても、I
GBTセルの配列を変えることなく、IGBTセルに平
行なp型半導体領域11に、コンタクトホールCH1 よ
りも広い幅のコンタクトホールCHp を形成し、該コン
タクトホールCHp を介してエミッタ電極9とp型半導
体領域11との接触を得ることができる。
角部の外側には、幅Wch1 のコンタクトホールCH1 を
有するストライプ状のIGBTセルが一定の間隔Wcel
で並列に配置されている。C−O−C’線で示される角
部の内側には幅Wch2 のストライプ状のコンタクトホー
ルCHp を有してp型半導体領域11が形成されてい
る。図3上におけるA−A’線での断面構造は図2と同
様である。
を適用した場合と同様に、IGBTがオン状態にある場
合、およびIGBTがオン状態からオフ状態へ移行中で
ある場合、およびIGBTセルを微細化した場合に効果
を発揮する。しかも、IGBTセル領域は凹状に形成さ
れており、その近傍においてホール電流を引き抜くこと
が重要である。従って、IGBTセル領域が凹状となる
箇所に沿った領域において広い幅Wch2 のコンタクトホ
ールでホールを引き抜くことにより、効果的にホールを
引き抜くことができる。更に、幅Wch1 のコンタクトホ
ールと、幅Wch2 のコンタクトホールとを連続させずに
分離することにより、ゲート配線とゲート電極とのコン
タクトについてのマージンを確保できる。
GBTの製造工程を順に示した断面図である。まず、図
4に示す工程において、基板となるp+ 半導体層1(例
えば単結晶Si基板)を準備し、その第1の主面上に、
エピタキシャル成長法によりn+ バッファ層2および、
n- 半導体層3を順に形成する。
層3の所定部分にp型不純物(ボロン等)を注入してア
ニールを行い、p型半導体領域11を形成する。
層3の表面に例えば熱酸化膜で絶縁膜を形成し、その上
に、例えばポリシリコン層をデポジションにより形成す
る。次に、ポリシリコン層上にレジスト14を塗布し、
所望のレジストパターンを形成し、ポリシリコン層およ
び絶縁膜をエッチングすることで、ゲート絶縁膜7の上
にゲート電極8を載置した構造が所望のパターンで形成
される。この場合に用いるレジストパターンは、p型半
導体領域11上ではパターン間隔が広くなるように形成
される。
8の上に残った前工程で用いたレジスト14の上から、
p型不純物を注入してアニールを行い、ゲート電極8間
のn- 半導体層3の表面内にp型ベース領域4を形成す
る。このとき、p型半導体領域11にはp型不純物が2
重拡散されることになる。この後、ゲート電極8上のレ
ジストを除去する。
タ領域5を形成するために、p型ベース領域4の上部表
面に所望のパターンを有するマスク15を形成し、n型
不純物(砒素等)を注入してアニールを行う。
8を囲むように層間絶縁膜13を、例えばPSG(リン
ガラス)で形成した後、層間絶縁膜13間のp型ベース
領域4およびn+ エミッタ領域5の双方の上部表面に渡
って、例えばアルミニウムでエミッタ電極9を形成す
る。エミッタ電極9は、全てのIGBTセルの間で各々
同士が互いに接続された構造を有している。最後に、p
+ 半導体層1の第2の主面上にアルミニウム等でコレク
タ電極10を、全てのIGBTセルを通じて一体に形成
して、図2に示すIGBTが得られる。
半導体装置および製造方法の第2の実施例を以下に説明
する。
は図1および図3に示す第1の実施例と同様であり、図
1および図3における、A−A’線での断面構造を図1
0に示す。
ルが並列に配置された状態が示され、各々のIGBTセ
ルのp型ベース領域4およびn+ エミッタ領域5の上部
表面上に、幅Wch1 のコンタクトホールCH1 を介して
エミッタ電極9が接続された状態が示されている。図1
0に示されるA側部分には、IGBTセルのp型ベース
領域4に対応して、n- 半導体層3の表面にp型半導体
領域11が二重拡散で形成され、さらにp型半導体領域
11の表面に部分的に、p型半導体領域11よりも高い
濃度のp+ 半導体層12が形成されている。そして、そ
の上部表面上には幅Wch1 のコンタクトホールCH1 よ
りも広い幅Wch2 のコンタクトホールCHp が形成さ
れ、該コンタクトホールCHp を介してエミッタ電極9
が接続されている。なお、図35と同一の部分に対して
は同一符号を付す。
おいて、p型半導体領域11のコンタクトホールCHp
の幅Wch2 を、図38で示したキャリアの広がり状態を
示す線L45で区切られた領域のホール電流を通過させる
ほどに十分大きくし、さらに、p型半導体領域11のコ
ンタクトホールCHp に対応した部分に、p型半導体領
域11よりも高い濃度のp+ 半導体層12を形成して、
エミッタ電極9とのコンタクト抵抗を低減し、ホール電
流を流れやすくすることにより、p型半導体領域11近
傍のIGBTセルに過大電流が集中することがなくな
り、p型半導体領域11に近接するIGBTセルが他の
部分のIGBTセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。な
お、p型半導体領域11においてもn + エミッタ領域5
を設け、これにもエミッタ電極9を接触させることによ
り、上記効果を保ちつつ主回路電流を大きく採ることが
できる。また、p+ 半導体層12がn + エミッタ領域5
とp型半導体領域11との間に割って入るので、p+ 半
導体層12がキャリアを引き抜くことにより、n + エミ
ッタ領域5、p型半導体領域11、n - 半導体層3から
なる寄生トランジスタの動作を抑制することができる。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成し、p型半導体領域11のコンタクトホールCH
p に対応した部分に、p型半導体領域11内に、部分的
に濃度の高いp+ 半導体領域12を形成して、エミッタ
電極9とのコンタクト抵抗を低減し、ホール電流を流れ
やすくすることによって、ホール電流の一部分がエミッ
タ電極9に抜けきらずに、p型半導体領域11の近傍の
IGBTセルに流れ込むといった状況を改善することが
でき、p型半導体領域11近傍のIGBTセルが他の部
分のIGBTセルに比べて、ラッチアップにより破壊さ
れる可能性が高くなることを防ぐことができる。
型半導体領域11の表面にp型半導体領域11よりも高
い濃度のp+ 半導体領域12を形成し、コンタクトホー
ルCHp の幅Wch2 を広く形成することは問題がないの
で、IGBTセルが微細化してセル幅がn- 半導体層3
の厚さよりも小さくなり、コンタクトホールCH1 より
コンタクトホールCHp を流れる電流が大きくなった場
合にも、p型半導体領域11近傍のIGBTセルが他の
部分のIGBTセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。
BTの製造方法は、図4〜図9を用いて説明した第1の
実施例のIGBTの製造方法とほぼ同じである。異なる
点は、図7に示す工程において、ゲート電極8の上に残
った前工程で用いたレジストの上から、p型不純物を注
入してアニールを行い、ゲート電極8間にp型ベース領
域4を形成した後に、次工程でn+ エミッタ領域5を形
成する前に、図11に示す工程において、p型半導体領
域11上のゲート電極8の間にp型不純物を注入してア
ニールを行い、p型半導体領域11内に、部分的に濃度
の高いp+ 半導体領域12を形成する工程を有すること
である。この場合、p型半導体領域11にはp型不純物
が3重拡散されることになる。
た工程を加えて図10に示すIGBTが得られる。
半導体装置および製造方法の第3実施例を以下に説明す
る。
は図1および図3に示す第1の実施例と同様であり、図
1および図3における、A−A’線での断面構造を図1
2に示す。
ルが並列に配置された状態が示され、各々のIGBTセ
ルのp型ベース領域4およびn+ エミッタ領域5の上部
表面上に、幅Wch1 のコンタクトホールCH1 を介して
エミッタ電極9が接続された状態が示されている。図1
2に示されるA側部分には、n- 半導体層3の表面にp
型半導体領域11が二重拡散で形成され、その上部表面
上には幅Wch1 のコンタクトホールCH1 よりも広い幅
Wch2 のコンタクトホールCHp が形成され、該コンタ
クトホールCHp を介してエミッタ電極9が接続されて
いる。図12において、p型半導体領域11近傍のIG
BTセルには、n+ エミッタ領域5は形成されていな
い。なお、図35と同一の部分に対しては同一符号を付
す。
おいて、p型半導体領域11のコンタクトホールCHp
の幅Wch2 を、図38で示したキャリアの広がり状態を
示す線L45で区切られた領域のホール電流を通過させる
ほどに十分大きくすることで、p型半導体領域11に近
接するIGBTセルに過大電流が集中することがなくな
り、さらに、p型半導体領域11近傍のIGBTセルに
はn+ エミッタ領域5が形成されていないので、n+ エ
ミッタ領域5およびp型ベース領域4およびn- 半導体
層3およびp+ 半導体層1で構成される寄生サイリスタ
が存在せず、たとえ、p型半導体領域11近傍のIGB
Tセルに過大電流が集中しても、寄生サイリスタがオン
してIGBTがラッチアップし、IGBTが破壊するこ
とを防止できる。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極9に抜けきらずに、p型半導体領域11の近傍の
IGBTセルに流れ込むといった状況を改善することが
でき、p型半導体領域11近傍のIGBTセルにはn+
エミッタ領域5が形成されていないので、n+ エミッタ
領域5およびp型ベース領域4およびn- 半導体層3お
よびp+ 半導体層1で構成される寄生サイリスタが存在
せず、たとえ、p型半導体領域11に近接するIGBT
セルに過大電流が集中しても、寄生サイリスタがオンし
てIGBTがラッチアップし、IGBTが破壊すること
を防止できる。
型半導体領域11のコンタクトホールCHp の幅Wch2
を広く形成することは問題がなく、また、n+ エミッタ
領域5を有さないIGBTセルを形成することも問題が
ないので、IGBTセルが微細化してセル幅がn- 半導
体層3の厚さよりも小さくなり、コンタクトホールCH
1 よりコンタクトホールCHp を流れる電流が大きくな
った場合にも、p型半導体領域11近傍のIGBTセル
が他の部分のIGBTセルに比べて、ラッチアップによ
り破壊される可能性を低減でき、たとえ、p型半導体領
域11に近接するIGBTセルに過大電流が集中して
も、寄生サイリスタがオンしてIGBTがラッチアップ
し、IGBTが破壊することを防止できる。
図9を用いて説明した第1の実施例のIGBTの製造方
法とほぼ同じである。異なる点は、n+ エミッタ領域5
の形成工程において、図13に示すように、p型半導体
領域11近傍にはn+ エミッタ領域5が形成されないよ
うなパターンの注入マスク16を用いて、n型不純物
(砒素等)の注入を行うことである。
の実施例のIGBTの製造方法において、図7で説明し
た工程を、以上説明した図13の工程に変えることで、
図12に示すIGBTが得られる。
よび第3の実施例の特徴部分を併せた構成、つまりp型
半導体領域11の表面に部分的に、p型半導体領域11
よりも高い濃度のp+ 半導体層12が形成され、かつ、
p型半導体領域11近傍のIGBTセルには、n+ エミ
ッタ領域5は形成されていない構成にすることによっ
て、第2および第3の実施例の利点を併せ持ったIGB
Tを得ることができる。
半導体装置および製造方法の第5の実施例を以下に説明
する。
に一点鎖線で示される領域Xに対応する部分の拡大図を
図14に示す。図14において、C−O−C’線で示さ
れる角部の内側には、幅Wch1 のコンタクトホールCH
1 を有するストライプ状のIGBTセルが一定の間隔W
cel で並列に配置されている。C−O−C’線で示され
る角部の外側には幅Wch2 のストライプ状のコンタクト
ホールCHp を有してp型半導体領域11が形成されて
いる。図14上におけるA−A’線での断面図を図15
に示す。
造は、図32で説明した従来例および、第1〜第3の実
施例とは異なっている。図16に本実施例を構成する、
IGBTセルの基本構造を示す。この型のIGBTは一
般的に広く知られ、U型IGBTと称される。
した従来のIGBTセルと同様に、p型半導体基板で構
成され、第1および第2の主面を有するp+ 半導体層1
の第1の主面上に、n+ バッファ層2が形成され、その
上にn- 半導体層3が形成されている。n- 半導体層3
の上面にp型不純物を拡散することによりp型ベース領
域4aが形成され、p型ベース領域4aの一部領域には
高濃度のn型不純物を選択的に拡散することによりn+
エミッタ領域5aが形成されている。また、n+ エミッ
タ領域5a、p型ベース領域4a、およびn- 半導体層
3に跨るように溝が形成され、該溝の内壁面に沿ってゲ
ート絶縁膜7aが形成され、該ゲート絶縁膜7aの内側
には、例えば多結晶シリコンで構成されるゲート電極8
aが埋め込まれている。従って、ゲート電極8aがp型
ベース領域4aの表面に対向する形で形成されている点
は、第1〜第4の実施例と同様である。
ッタ領域5aの上部表面上には双方に渡って、例えばア
ルミニウムで構成されたエミッタ電極9aが形成されて
いる。ゲート電極8aおよびエミッタ電極9aは互いに
絶縁され、かつ、全てのIGBTセルの間で各々同士が
互いに接続されている。
ニウム等で構成されたコレクタ電極10が形成されてい
る。コレクタ電極10は全てのIGBTセルを通じて一
体に形成される。
GBTセルと同様に、エミッタ電極9aとゲート電極8
aの間に閾値を超えるゲート電圧VGEを印加すると、n
- 半導体層3の表面とn+ エミッタ領域5aの表面によ
り挟まれたp型ベース領域4aの表面のチャネル領域6
aがn型に反転し、チャネル領域6aにn型チャネルが
形成される。このチャネルを通じて、エミッタ電極9a
からキャリアとしての電子がn- 半導体層3へ注入さ
れ、IGBTがオン状態になる。
のIGBTセルに比べてよりいっそうの微細化が可能で
あり、集積度を高めることが容易である。さらに、製造
工程においてp型ベース領域4aを、一旦n- 半導体層
3の上面全域に形成し、選択的に形成する必要がないの
で、製造行程が簡略化できるという特徴がある。
ルが並列に配置された状態が示され、各々のU型IGB
Tセルのp型ベース領域4aおよびn+ エミッタ領域5
aの上部表面上に、幅Wch1 のコンタクトホールCH1
を介してエミッタ電極9aが接続された状態が示されて
いる。
O−C’線で示される角部のC−O線より外側の領域を
示し、隣合うIGBTセルのp型ベース領域4aに対応
して、n- 半導体層3の表面にp型半導体領域11が二
重拡散で形成され、その上部表面上には幅Wch1 のコン
タクトホールCH1 よりも広い幅Wch2 のコンタクトホ
ールCHp を介してエミッタ電極9aが接続されてい
る。なお、図35と同一の部分に対しては同一符号が付
してある。
16に示す構造のU型IGBTは、オン状態において、
p型半導体領域11直下のp+ 半導体層1から供給され
たホールは、p型半導体領域11に設けられた幅Wch2
のコンタクトホールCHp からエミッタ電極9へ抜け
る。この場合、p型半導体領域11のコンタクトホール
CHp の幅Wch2 が十分大きければ、p型半導体領域1
1に近接するIGBTセルに過大電流が集中することが
なくなり、p型半導体領域11近傍のIGBTセルが他
の部分のIGBTセルに比べて、ラッチアップにより破
壊される可能性が高くなることを低減することができ
る。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極9aに抜けきらずに、p型半導体領域11の近傍
のIGBTセルに流れ込むといった状況を改善すること
ができ、p型半導体領域11近傍のIGBTセルが他の
部分のIGBTセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。この
際、ホール電流はp型半導体領域11の深い領域におい
てより多く流入するので、コンタクトホールCHpにお
いてエミッタ電極9が浅い領域よりも深い領域により多
く接触することで、効率よくホールを引き抜くことがで
きる。
微細化しても、p型半導体領域11のコンタクトホール
CHp の幅Wch2 を広く形成することは問題がないの
で、IGBTセルが微細化してセル幅がn- 半導体層3
の厚さよりも小さくなり、コンタクトホールCH1 より
コンタクトホールCHp を流れる電流が大きくなった場
合にも、p型半導体領域11近傍のIGBTセルが他の
部分のIGBTセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。第1
実施例において示したように、IGBTセルのセル幅と
n - 半導体層3の厚さの比で表せば、その比が1対2以
上となるような場合に本実施例は有効に作用する。
線で囲まれた領域Xについての説明であったが、以下
に、図33中の、一点鎖線で囲まれた領域Yについて説
明する。図17は、領域Yに対応する拡大図である。図
17に示されるように、ゲートパッドGPの角部近傍に
おいては、IGBTセルに対し垂直にゲートパッドGP
が形成されるため、p型半導体領域11が突出してIG
BTセル領域が凹状に形成されている部分がある。本実
施例はこのような突出したp型半導体領域11において
も、IGBTセルの配列を変えることなく、IGBTセ
ルに平行なp型半導体領域11に、コンタクトホールC
H1 よりも広い幅のコンタクトホールCHp を形成し、
該コンタクトホールを介してエミッタ電極9aとp型半
導体領域11との接触を得ることができる。
る角部の外側には、幅Wch1 のコンタクトホールCH1
を有するストライプ状のIGBTセルが一定の間隔Wce
l で並列に配置されている。C−O−C’線で示される
角部の内側には幅Wch2 のストライプ状のコンタクトホ
ールCHp を有してp型半導体領域11が形成されてい
る。図17上におけるA−A’線での断面構造は、図1
5と同様である。
を適用した場合と同様に、IGBTがオン状態にある場
合、およびIGBTがオン状態からオフ状態へ移行中で
ある場合、およびIGBTセルを微細化した場合に効果
を発揮する。しかも、IGBTセル領域は凹状に形成さ
れており、その近傍においてホール電流を引き抜くこと
が重要である。従って、IGBTセル領域が凹状となる
箇所に沿った領域において広い幅Wch2 のコンタクトホ
ールでホールを引き抜くことにより、効果的にホールを
引き抜くことができる。更に、幅Wch1 のコンタクトホ
ールと、幅Wch2 のコンタクトホールとを連続させずに
分離することにより、ゲート配線とゲート電極とのコン
タクトについてのマージンを確保できる。
示すIGBTの製造工程を順に示した断面図である。ま
ず、図18に示す工程において、基板となるp+ 半導体
層1(例えば単結晶Si基板)を準備し、その第1の主
面上に、エピタキシャル成長法によりn+バッファ層2
および、n- 半導体層3を順に形成する。
体層3の所定部分にp型不純物(ボロン等)を注入して
アニールを行い、p型半導体領域11を形成する。
体層3全面にp型不純物を注入してアニールを行い、p
型ベース領域4aを形成する。このとき、p型半導体領
域11にはp型不純物が2重拡散されることになる。
ース領域4aの所定部分に、所望のパターンを有する注
入マスク15aを用いて選択的にn型不純物(砒素等)
を注入してアニールを行い、n+ エミッタ領域5aを形
成する。
(Reactive Ion Etching)により、n+ エミッタ領域5
aおよびp型ベース領域4aおよびn- 半導体層3に渡
って、選択的にシリコンエッチングを行い、所望の位置
にストライプ状の溝を形成する。
導体領域11およびn+ エミッタ領域5aの上部表面お
よび、前工程で形成した溝の内面に例えば熱酸化膜でゲ
ート絶縁膜7aを形成し、前工程で形成した溝を埋め込
むようにゲート絶縁膜7aの上に、例えば不純物をドー
プしたドープトポリシリコンをデポジションして、ゲー
ト電極8aを形成する。
導体領域11上の所定部分および溝に埋め込まれた以外
の不要なドープトポリシリコンをRIEによりエッチバ
ックする。
絶縁膜7aを選択的にエッチングし、ゲート電極8aの
上部および、残ったゲート絶縁膜7aの上部に層間絶縁
膜13aを、例えばPSG(リンガラス)で形成した
後、層間絶縁膜13間のp型ベース領域4aおよびn+
エミッタ領域5aの双方の上部表面に渡って、例えばア
ルミニウムでエミッタ電極9を形成する。エミッタ電極
9は、全てのIGBTセルの間で各々同士が互いに接続
された構造を有している。最後に、p+ 半導体層1の第
2の主面上にアルミニウム等でコレクタ電極10を、全
てのIGBTセルを通じて一体に形成して、図15に示
すIGBTが得られる。
半導体装置および製造方法の第6実施例を以下に説明す
る。
す第5の実施例と同様であり、図14および図17にお
ける、A−A’線での断面構造を図26に示す。
Tセルが並列に配置された状態が示され、各々のIGB
Tセルのp型ベース領域4aおよびn+ エミッタ領域5
aの上部表面上に、幅Wch1 のコンタクトホールCH1
を介してエミッタ電極9aが接続された状態が示されて
いる。図26に示されるA側部分には、IGBTセルの
p型ベース領域4aに対応して、n- 半導体層3の表面
にp型半導体領域11が二重拡散で形成され、さらにp
型半導体領域11の表面に部分的に、p型半導体領域1
1よりも高い濃度のp+ 半導体層12aが形成されてい
る。そして、その上部表面上には幅Wch1 のコンタクト
ホールCH1 よりも広い、幅Wch2 のコンタクトホール
CHp が形成され、該コンタクトホールCHp を介して
エミッタ電極9aが接続されている。なお、図35と同
一の部分に対しては同一符号を付す。
おいて、p型半導体領域11のコンタクトホールCHp
の幅Wch2 を十分大きくし、p型半導体領域11のコン
タクトホールCHp に対応した部分に、p型半導体領域
11よりも高い濃度のp+ 半導体層12aを形成して、
エミッタ電極9aとのコンタクト抵抗を低減し、ホール
電流を流れやすくすることにより、p型半導体領域11
近傍のIGBTセルに過大電流が集中することがなくな
り、p型半導体領域11近傍のIGBTセルが他の部分
のIGBTセルに比べて、ラッチアップにより破壊され
る可能性が高くなることを防ぐことができる。なお、p
型半導体領域11においてもn + エミッタ領域5aを設
け、これにもエミッタ電極9aを接触させることによ
り、上記効果を保ちつつ主回路電流を大きく採ることが
できる。また、p+ 半導体層12aがn + エミッタ領域
5aとp型半導体領域11との間に割って入るので、p
+ 半導体層12aがキャリアを引き抜くことにより、n
+ エミッタ領域5a、p型半導体領域11、n - 半導体
層3からなる寄生トランジスタの動作を抑制することが
できる。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成し、p型半導体領域11のコンタクトホールCH
p に対応した部分に、p型半導体領域11よりも高い濃
度のp+ 半導体層12aを形成して、エミッタ電極9と
のコンタクト抵抗を低減し、ホール電流を流れやすくす
ることによって、ホール電流の一部分がエミッタ電極9
に抜けきらずに、p型半導体領域11の近傍のIGBT
セルに流れ込むといった状況を改善することができ、p
型半導体領域11近傍のIGBTセルが他の部分のIG
BTセルに比べて、ラッチアップにより破壊される可能
性が高くなることを防ぐことができる。
型半導体領域11の表面にp型半導体領域11よりも高
い濃度のp+ 半導体層12aを形成し、コンタクトホー
ルCHp の幅Wch2 を広く形成することは問題がないの
で、IGBTセルが微細化してセル幅がn- 半導体層3
の厚さよりも小さくなり、コンタクトホールCH1 より
コンタクトホールCHp を流れる電流が大きくなった場
合にも、p型半導体領域11に近接するIGBTセルが
他の部分のIGBTセルに比べて、ラッチアップによる
破壊の可能性が高くなることを防ぐことができる。
BTの製造方法は、図18〜図25を用いて説明した第
5の実施例のIGBTの製造方法とほぼ同じである。異
なる点は、図27に示す工程において、p型ベース領域
4aの所定部分にn型不純物(砒素等)を注入してアニ
ールを行い、n+ エミッタ領域5aを形成した後に、次
工程でストライプ状の溝を形成する前に、p型半導体領
域11上の所定位置にp型不純物を注入してアニールを
行い、p型半導体領域11内にマスク15aを用いて、
部分的に濃度の高いp+ 半導体領域12aを形成する工
程を有することである。この場合、p型半導体領域11
にはp型不純物が3重拡散されることになる。
明した工程を加えて図26に示すIGBTが得られる。
半導体装置および製造方法の第7の実施例を以下に説明
する。
す第5の実施例と同様であり、図14および図17にお
ける、A−A’線での断面構造を図28に示す。
ルが並列に配置された状態が示され、各々のIGBTセ
ルのp型ベース領域4aおよびn+ エミッタ領域5aの
上部表面上に、幅Wch1 のコンタクトホールCH1 を介
してエミッタ電極9aが接続された状態が示されてい
る。図28に示されるA側部分には、n- 半導体層3の
表面にp型半導体領域11が二重拡散で形成され、その
上部表面上には幅Wch1のコンタクトホールCH1 より
も広い幅Wch2 のコンタクトホールCHp が形成され、
該コンタクトホールCHp を介してエミッタ電極9aが
接続されている。図28において、p型半導体領域11
近傍のIGBTセルには、n+ エミッタ領域5aは形成
されていない。なお、図35と同一の部分に対しては同
一符号を付す。
おいて、p型半導体領域11のコンタクトホールCHp
の幅Wch2 を十分大きくすることで、p型半導体領域1
1に近接するIGBTセルに過大電流が集中することが
なくなり、さらに、p型半導体領域11近傍のIGBT
セルにはn+ エミッタ領域5aが形成されていないの
で、n+ エミッタ領域5aおよびp型ベース領域4aお
よびn- 半導体層3およびp+ 半導体層1で構成される
寄生サイリスタが存在せず、たとえ、p型半導体領域1
1に近接するIGBTセルに過大電流が集中しても、寄
生サイリスタがオンしてIGBTがラッチアップし、I
GBTが破壊することを防止できる。
の移行中についても、コンタクトホールCHp の幅Wch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極9aに抜けきらずに、p型半導体領域11の近傍
のIGBTセルに流れ込むといった状況を改善すること
ができ、p型半導体領域11に近接したIGBTセルお
よび、該セルに隣接したIGBTセルにはn+ エミッタ
領域5aが形成されていないので、n+ エミッタ領域5
aおよびp型ベース領域4aおよびn- 半導体層3およ
びp+ 半導体層1で構成される寄生サイリスタが存在せ
ず、たとえ、p型半導体領域11に近接するIGBTセ
ルに過大電流が集中しても、寄生サイリスタがオンして
IGBTがラッチアップし、IGBTが破壊することを
防止できる。
型半導体領域11のコンタクトホールCHp の幅Wch2
を広く形成することは問題がなく、また、n+ エミッタ
領域5を有さないIGBTセルを形成することも問題が
ないので、IGBTセルが微細化してセル幅がn- 半導
体層3の厚さよりも小さくなり、コンタクトホールCH
1 よりコンタクトホールCHp を流れる電流が大きくな
った場合にも、p型半導体領域11に近接するIGBT
セルが他の部分のIGBTセルに比べて、ラッチアップ
による破壊の可能性を低減でき、たとえ、p型半導体領
域11に近接するIGBTセルに過大電流が集中して
も、寄生サイリスタがオンしてIGBTがラッチアップ
し、IGBTが破壊することを防止できる。
BTの製造方法は、図18〜図25を用いて説明した第
5の実施例のIGBTの製造方法とほぼ同じである。異
なる点は、n+ エミッタ領域5aの形成工程において、
図29に示すように、p型半導体領域11近傍にはn+
エミッタ領域5aが形成されないようなパターンの注入
マスク16を用いて、n型不純物(砒素等)の注入を行
うことである。
第5の実施例のIGBTの製造方法において図21で説
明した工程を、以上説明した図29の工程に変えること
で、図28に示すIGBTが得られる。
び第7の実施例の特徴部分を併せた構成、つまりp型半
導体領域11の表面に部分的に、p型半導体領域11よ
りも高い濃度のp+ 半導体層12aが形成され、かつ、
p型半導体領域11近傍のIGBTセルには、n+ エミ
ッタ領域5aは形成されていない構成にすることによっ
て、第6および第7の実施例の利点を併せ持ったIGB
Tを得ることができる。
明に係る絶縁ゲート型半導体装置およびその製造方法の
第1〜第8の実施例は、IGBTに適用した例を示した
が、図30に示すような、EST(Emitter Switched T
hyristor)についても同様に適用することができる。
応する図であり、図2と同一の部分に対しては同一符号
が付してある。図2と異なるのは、ゲート電極8間のn
+ エミッタ領域5が、セル1つ飛びに共通化されている
点だけなので、第1〜第6の実施例と同様の構造にする
ことで、同様の効果を得ることができる。
ート型半導体装置およびその製造方法の第1〜第8の実
施例は、図31に示すような、MCT(MOS Controlled
Thyristor)についても同様に適用することができる。
応する図であり、図2と同一の部分に対しては同一符号
が付してある。図2と異なるのは、ゲート電極8の間に
渡ってp型ベース領域4bが形成され、その内部にゲー
ト電極8の間に渡るようにn型半導体領域14が形成さ
れ、さらにその内部にn+ エミッタ領域5の代わりにp
+ エミッタ領域5bが形成されて、縦型三重拡散構造と
なっている点だけなので、第1〜第6の実施例と同様の
構造にすることで、同様の効果を得ることができる。
ト型半導体装置によれば、キャリアを引き抜く必要性が
高い活性領域の凹部において、キャリアを引き抜くコン
タクトホールを大きくしてキャリアの引き抜きの効果を
高めるので、キャリア電流が集中する現象を低減でき、
寄生サイリスタの動作による装置の破壊を防止できる。
型半導体装置によれば、主回路電流を大きく採りつつ
も、効率的にキャリアを引き抜くことができる。
型半導体装置によれば、キャリア電流は第4半導体層の
比較的深い領域においてより多く流入するので、主電極
の第2の部分が、比較的浅い領域よりも比較的深い領域
に多く接触することで、効率よくキャリアを引き抜くこ
とができる。
よれば、第1の部分と第2の部分とを分離することによ
り、ゲート配線のマージンを確保できる。
よれば、第5半導体層が第6半導体層と第4半導体層の
間に割って入るので、第5半導体層がキャリアを引き抜
くことにより、第1半導体層、第4半導体層、第6半導
体層からなる寄生トランジスタの動作を抑制することが
できる。
実施例の部分平面図である。
実施例の部分断面図である。
実施例の部分平面図である。
法の第1の実施例の製造工程を示す断面図である。
法の第1の実施例の製造工程を示す断面図である。
法の第1の実施例の製造工程を示す断面図である。
法の第1の実施例の製造工程を示す断面図である。
法の第1の実施例の製造工程を示す断面図である。
法の第1の実施例の製造工程を示す断面図である。
の実施例の部分断面図である。
方法の第2の実施例の製造工程を示す断面図である。
の実施例の部分断面図である。
方法の第3の実施例の製造工程を示す断面図である。
の実施例の部分平面図である。
の実施例の部分断面図である。
面図である。
の実施例の部分平面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
方法の第5の実施例の製造工程を示す断面図である。
の実施例の部分断面図である。
方法の第6の実施例の製造工程を示す断面図である。
の実施例の部分断面図である。
方法の第7の実施例の製造工程を示す断面図である。
の変形例の部分断面図である。
の変形例の部分断面図である。
面図である。
体平面図である。
示す部分平面図である。
示す部分断面図である。
示す部分断面図である。
示す図である。
するための部分断面図である。
Claims (8)
- 【請求項1】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の端部間の
前記第1、第2半導体層の上部表面に形成された複数の
ストライプ状の絶縁膜と、 前記絶縁膜上に形成された複数のストライプ状の制御電
極と、 前記制御電極を覆って形成された層間絶縁膜と、を有
し、前記第1半導体層の前記表面において凹部を呈する
活性領域と、 前記活性領域の前記凹部に沿って前記活性領域に隣接し
て、前記第1半導体層の表面内に形成された前記第2導
電型の第4半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第4半導体層
の上部表面に接触し、前記第1の部分の延在する方向の
延長上に延在するストライプ状の第2の部分とを有する
主電極とを備え、 前記活性領域の近傍の前記第4半導体層の上部表面に形
成された前記第2の部分のストライプ幅が、前記活性領
域内の前記第1の部分のストライプ幅より広いことを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項2】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の端部間の
前記第1、第2半導体層の上部表面に形成された複数の
ストライプ状の絶縁膜と、 前記絶縁膜上に形成された複数のストライプ状の制御電
極と、 前記制御電極を覆って形成された層間絶縁膜と、を有す
る活性領域と、 前記活性領域に隣接して、前記第1半導体層の表面内に
形成された前記第2導電型の第4半導体層と、 前記第4半導体層の表面内に選択的に形成され、前記第
4半導体層よりも高濃度の第2導電型の第5半導体層
と、 前記第4半導体層の表面内に選択的に形成され、比較的
高濃度の前記第1導電型の第6半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第5及び前記
第6半導体層の上部表面に共通して接触したストライプ
状の第2の部分とを有する主電極とを備えた、絶縁ゲー
ト型半導体装置。 - 【請求項3】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の端部間の
前記第1、第2半導体層の上部表面に形成された複数の
ストライプ状の絶縁膜と、 前記絶縁膜上に形成された複数のストライプ状の制御電
極と、 前記制御電極を覆って形成された層間絶縁膜と、を有す
る活性領域と、 前記活性領域に隣接して、前記第1半導体層の表面内に
形成され、比較的浅い領域と比較的深い領域とを有する
前記第2導電型の第4半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第4半導体層
の上部表面に接触し、前記第1の部分の延在する方向の
延長上に延在するストライプ状の第2の部分とを有する
主電極とを備え、 前記第2の部分において、前記比較的浅い領域よりも、
前記比較的深い領域を多く覆うことを特徴とする、絶縁
ゲート型半導体装置。 - 【請求項4】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の上部表面
から、前記第2半導体層を貫通して前記第1半導体層内
におよぶ複数のストライプ状の溝が形成され、 該溝の内壁面および、前記第3半導体層の上部表面に形
成された絶縁膜と、 前記絶縁膜が形成された前記溝の内部に形成された複数
のストライプ状の制御電極と、 前記制御電極及び前記絶縁膜を覆って形成された層間絶
縁膜と、を有し、前記第1半導体層の前記表面において
凹部を呈する活性領域と、 前記活性領域の前記凹部に沿って前記活性領域に隣接し
て、前記第1半導体層の表面内に形成された前記第2導
電型の第4半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第4半導体層
の上部表面に接触し、前記第1の部分の延在する方向の
延長上に延在するストライプ状の第2の部分とを有する
主電極とを備え、 前記活性領域の近傍の前記第4半導体層の上部表面に形
成された前記第2の部分のストライプ幅が、前記活性領
域内の前記第1の部分のストライプ幅より広いことを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項5】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の上部表面
から、前記第2半導体層を貫通して前記第1半導体層内
におよぶ複数のストライプ状の溝が形成され、該溝の内
壁面および、前記第3半導体層の上部表面に形成された
絶縁膜と、 前記絶縁膜が形成された前記溝の内部に形成された複数
のストライプ状の制御電極と、 前記制御電極及び前記絶縁膜を覆って形成された層間絶
縁膜と、を有し、前記第1半導体層の前記表面において
凹部を呈する活性領域と、 前記活性領域の前記凹部に沿って前記活性領域に隣接し
て、前記第1半導体層の表面内に形成された前記第2導
電型の第4半導体層と、 前記第4半導体層の表面内に選択的に形成され、前記第
4半導体層よりも高濃度の第2導電型の第5半導体層
と、 前記第4半導体層の表面内に選択的に形成され、比較的
高濃度の前記第1導電型の第6半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第5及び前記
第6半導体層の上部表面に共通して接触したストライプ
状の第2の部分とを有する主電極とを備えた、絶縁ゲー
ト型半導体装置。 - 【請求項6】 比較的低濃度の第1導電型の第1半導体
層の表面内に並列に選択的に形成された、複数のストラ
イプ状の第2導電型の第2半導体層と、 前記第2半導体層の各々の表面内に選択的に形成され
た、比較的高濃度の前記第1導電型の第3半導体層と、 前記第2半導体層における前記第3半導体層の上部表面
から、前記第2半導体層を貫通して前記第1半導体層内
におよぶ複数のストライプ状の溝が形成され、該溝の内
壁面および、前記第3半導体層の上部表面に形成された
絶縁膜と、 前記絶縁膜が形成された前記溝の内部に形成された複数
のストライプ状の制御電極と、 前記制御電極及び前記絶縁膜を覆って形成された層間絶
縁膜と、を有する活性領域と、 前記活性領域に隣接して、前記第1半導体層の表面内に
形成され、比較的浅い領域と比較的深い領域とを有する
前記第2導電型の第4半導体層と、 前記層間絶縁膜に覆われない、前記第2および前記第3
半導体層の上部表面に接触したストライプ状の第1の部
分と、前記層間絶縁膜に覆われない、前記第4半導体層
の上部表面に接触したストライプ状の第2の部分とを有
する主電極とを備え、 前記第2の部分において、前記比較的浅い領域よりも、
前記比較的深い領域を多く覆うことを特徴とする、絶縁
ゲート型半導体装置。 - 【請求項7】 前記第1の部分と前記第2の部分とは前
記第1の部分が延在する方向において分離されている、
請求項1または4記載の絶縁ゲート型半導体装置。 - 【請求項8】 前記第5の半導体層は前記第6の半導体
層と重なって形成され、前記第5半導体の底は前記第6
半導体層の底よりも深い、請求項2または5記載の絶縁
ゲート型半導体装置。
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---|---|---|---|
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US08/327,368 US5525816A (en) | 1993-11-05 | 1994-10-21 | Insulated gate semiconductor device with stripe widths |
EP01126332A EP1376703A3 (en) | 1993-11-05 | 1994-10-24 | Insulated gate semiconductor device and method of fabricating the same |
EP94116733A EP0652597A1 (en) | 1993-11-05 | 1994-10-24 | Insulated gate semiconductor device and method of fabricating same |
US08/948,298 USRE36818E (en) | 1993-11-05 | 1997-10-10 | Insulated gate semiconductor device with stripe widths |
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---|---|---|---|
JP5276876A JP2987040B2 (ja) | 1993-11-05 | 1993-11-05 | 絶縁ゲート型半導体装置 |
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---|---|
JPH07131012A JPH07131012A (ja) | 1995-05-19 |
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DE102005053487B4 (de) * | 2005-11-09 | 2011-06-09 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
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US5119153A (en) * | 1989-09-05 | 1992-06-02 | General Electric Company | Small cell low contact resistance rugged power field effect devices and method of fabrication |
JPH0396282A (ja) * | 1989-09-08 | 1991-04-22 | Fuji Electric Co Ltd | 絶縁ゲート型半導体装置 |
US5076766A (en) * | 1989-12-12 | 1991-12-31 | Allied-Signal Inc. | Turbocharger bearing retention and lubrication system |
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JP2504862B2 (ja) * | 1990-10-08 | 1996-06-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5324966A (en) * | 1992-04-07 | 1994-06-28 | Toyo Denki Seizo Kabushiki Kaisha | MOS-controlled thyristor |
US5357120A (en) * | 1992-07-14 | 1994-10-18 | Hitachi Ltd. | Compound semiconductor device and electric power converting apparatus using such device |
-
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- 1993-11-05 JP JP5276876A patent/JP2987040B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-21 US US08/327,368 patent/US5525816A/en not_active Ceased
- 1994-10-24 EP EP01126332A patent/EP1376703A3/en not_active Withdrawn
- 1994-10-24 EP EP94116733A patent/EP0652597A1/en not_active Ceased
-
1997
- 1997-10-10 US US08/948,298 patent/USRE36818E/en not_active Expired - Lifetime
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Title |
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IEEE Elec.Dev.Lett.Vol.12,No.9(1991)p498−499 |
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