JPH0817233B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH0817233B2 JPH0817233B2 JP62285807A JP28580787A JPH0817233B2 JP H0817233 B2 JPH0817233 B2 JP H0817233B2 JP 62285807 A JP62285807 A JP 62285807A JP 28580787 A JP28580787 A JP 28580787A JP H0817233 B2 JPH0817233 B2 JP H0817233B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲート型バイポーラトランジスタ（In
sulated Gate Bipolar Transistor;以下IGBTという）に
関し、特に寄生サイリスタのラッチアップの防止に関す
る。
sulated Gate Bipolar Transistor;以下IGBTという）に
関し、特に寄生サイリスタのラッチアップの防止に関す
る。
一般にIGBT装置は多数のIGBT素子（以下IGBTセルとい
う）が並列接続された構造を有している。第５図は従来
のｎチャネル形のIGBTセルの構造を示す断面図であり、
第６図はその等価回路を示す回路図である。
う）が並列接続された構造を有している。第５図は従来
のｎチャネル形のIGBTセルの構造を示す断面図であり、
第６図はその等価回路を示す回路図である。
第５図において、１はP+半導体基板から成るP+コレク
タ層であり、その一方主面上にはN-エピタキシャル層２
が形成されている。このN-エピタキシャル層２の表面の
一部領域には、Ｐ形不純物を選択的に拡散することによ
りＰウェル領域３が形成され、さらにこのＰウェル領域
３の表面の一部領域には、高濃度のＮ形不純物を選択的
に拡散することによりN+エミッタ領域４が形成されてい
る。N-エピタキシャル層２の表面とN+エミッタ領域４の
表面とで挟まれたＰウェル領域３の表面上にはゲート絶
縁膜５が形成され、このゲート絶縁膜５は隣接するIGBT
セル間で一体となるようN-エピタキシャル層２の表面上
にも形成されている。ゲート絶縁膜５上には例えばポリ
シリコンから成るゲート電極６が形成され、またＰベー
ス領域３およびN+エミッタ領域４の両方に電気的に接続
するように例えばアルミなどの金属のエミッタ電極７が
形成されている。なおゲート電極６およびエミッタ電極
７は、絶縁膜８を介した多層構造とすることにより、全
IGBTセルに対してそれぞれ共通に電気的につながった構
造となっている。P+コレクタ層１の裏面には金属のコレ
クタ電極９が全IGBTセルに対し一体に形成されている。
タ層であり、その一方主面上にはN-エピタキシャル層２
が形成されている。このN-エピタキシャル層２の表面の
一部領域には、Ｐ形不純物を選択的に拡散することによ
りＰウェル領域３が形成され、さらにこのＰウェル領域
３の表面の一部領域には、高濃度のＮ形不純物を選択的
に拡散することによりN+エミッタ領域４が形成されてい
る。N-エピタキシャル層２の表面とN+エミッタ領域４の
表面とで挟まれたＰウェル領域３の表面上にはゲート絶
縁膜５が形成され、このゲート絶縁膜５は隣接するIGBT
セル間で一体となるようN-エピタキシャル層２の表面上
にも形成されている。ゲート絶縁膜５上には例えばポリ
シリコンから成るゲート電極６が形成され、またＰベー
ス領域３およびN+エミッタ領域４の両方に電気的に接続
するように例えばアルミなどの金属のエミッタ電極７が
形成されている。なおゲート電極６およびエミッタ電極
７は、絶縁膜８を介した多層構造とすることにより、全
IGBTセルに対してそれぞれ共通に電気的につながった構
造となっている。P+コレクタ層１の裏面には金属のコレ
クタ電極９が全IGBTセルに対し一体に形成されている。
N-エピタキシャル層２とN+エミッタ領域４とで挟まれ
たＰウェル領域３の近傍はｎチャネルのMOS構造となっ
ており、ゲート端子Ｇを通じてゲート電極６に正電圧を
印加することにより、ゲート電極６直下のＰウェル領域
３の表面近傍に形成されたチャネルを通じて、電子がN+
エミッタ領域４よりN-エピタキシャル層２へと流れる。
Ieはこの様にして流れる電子電流を示す。一方、P+コレ
クタ層１からは少数キャリアである正孔がN-エピタキシ
ャル層２に注入され、その一部は上記電子と再結合して
消滅し、残りは正孔電流IhとしてＰウェル領域３を流れ
る。この様にIGBTは、基本的にバイポーラ的な動作を
し、N-エピタキシャル層２では、電導度変調の効果によ
り電導度が増大することにより、従来のパワーMOSに比
べて低いオン電圧、大きい電流容量を実現できる利点が
ある。
たＰウェル領域３の近傍はｎチャネルのMOS構造となっ
ており、ゲート端子Ｇを通じてゲート電極６に正電圧を
印加することにより、ゲート電極６直下のＰウェル領域
３の表面近傍に形成されたチャネルを通じて、電子がN+
エミッタ領域４よりN-エピタキシャル層２へと流れる。
Ieはこの様にして流れる電子電流を示す。一方、P+コレ
クタ層１からは少数キャリアである正孔がN-エピタキシ
ャル層２に注入され、その一部は上記電子と再結合して
消滅し、残りは正孔電流IhとしてＰウェル領域３を流れ
る。この様にIGBTは、基本的にバイポーラ的な動作を
し、N-エピタキシャル層２では、電導度変調の効果によ
り電導度が増大することにより、従来のパワーMOSに比
べて低いオン電圧、大きい電流容量を実現できる利点が
ある。
一方、第６図の等価回路より明らかなように、IGBTセ
ルには寄生のPNPNサイリスタ構造が存在する。寄生サイ
リスタは、N-エピタキシャル層2,Pウェル領域３およびN
+エミッタ領域４より成るNPNトランジスタ10と、P+コレ
クタ層1,N-エピタキシャル層２およびＰウェル領域３よ
り成るPNPトランジスタ11とで構成され、両トランジス
タ10,11が動作状態となり、かつそれぞれの電流増幅率
α1，α2の和が１になったとき寄生サイリスタが導通し
て、ラッチアップが起こる。構造上、PNPトランジスタ1
1のベースとなるN-エピタキシャル層２の厚みはキャリ
ア拡散長に比べ非常に厚いので、α2は比較的小さな値
となる。また、NPNトランジスタ10はエミッタ・ベース
間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、IGBTセルはｎチャネルMOSFET12とPNPトラ
ンジスタ11の複合素子として動作する。この場合にはPN
Pトランジスタ11のベース電流がｎチャネルMOSFET12よ
って制御されることになるので、ゲート端子Ｇに加える
制御信号によってIGBTのコレクタ端子Ｃから流入する主
電流ICを制御することが可能となる。なお、エミッタ端
子Ｅに流れる電流をIEとすると、 IC＝IE＝Ie＋Ih …（１） の関係が成り立つ。
ルには寄生のPNPNサイリスタ構造が存在する。寄生サイ
リスタは、N-エピタキシャル層2,Pウェル領域３およびN
+エミッタ領域４より成るNPNトランジスタ10と、P+コレ
クタ層1,N-エピタキシャル層２およびＰウェル領域３よ
り成るPNPトランジスタ11とで構成され、両トランジス
タ10,11が動作状態となり、かつそれぞれの電流増幅率
α1，α2の和が１になったとき寄生サイリスタが導通し
て、ラッチアップが起こる。構造上、PNPトランジスタ1
1のベースとなるN-エピタキシャル層２の厚みはキャリ
ア拡散長に比べ非常に厚いので、α2は比較的小さな値
となる。また、NPNトランジスタ10はエミッタ・ベース
間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、IGBTセルはｎチャネルMOSFET12とPNPトラ
ンジスタ11の複合素子として動作する。この場合にはPN
Pトランジスタ11のベース電流がｎチャネルMOSFET12よ
って制御されることになるので、ゲート端子Ｇに加える
制御信号によってIGBTのコレクタ端子Ｃから流入する主
電流ICを制御することが可能となる。なお、エミッタ端
子Ｅに流れる電流をIEとすると、 IC＝IE＝Ie＋Ih …（１） の関係が成り立つ。
ところが、IGBTの主電流ICが例えばゲート端子Ｇに印
加されるノイズ等の何らかの外的原因により増加する
と、電子電流Ieおよび正孔電流Ihが増加する。このと
き、正孔電流Ihがある値を越えると、Ｐウェル領域３に
おける抵抗RBでの電圧降下によりNPNトランジスタ10が
導通し、その電流増幅率α2の増大によりα1＋α2＝１
が満たされて寄生サイリスタが導通する。こうしてIGBT
はラッチアップ状態となる。この状態では最早、ゲート
端子Ｇに印加する制御信号によってIGBTの主電流ICを制
御することができず、過大な主電流ICが無制限に流れる
ことになる。ラッチアップを防止するためには、Ｐウェ
ル領域３の不純物濃度を上げて抵抗を下げること、およ
び、N+エミッタ領域４の直下を流れてエミッッタ電極７
に至るホール電流Ihの比率を小さくすることが必要であ
る。
加されるノイズ等の何らかの外的原因により増加する
と、電子電流Ieおよび正孔電流Ihが増加する。このと
き、正孔電流Ihがある値を越えると、Ｐウェル領域３に
おける抵抗RBでの電圧降下によりNPNトランジスタ10が
導通し、その電流増幅率α2の増大によりα1＋α2＝１
が満たされて寄生サイリスタが導通する。こうしてIGBT
はラッチアップ状態となる。この状態では最早、ゲート
端子Ｇに印加する制御信号によってIGBTの主電流ICを制
御することができず、過大な主電流ICが無制限に流れる
ことになる。ラッチアップを防止するためには、Ｐウェ
ル領域３の不純物濃度を上げて抵抗を下げること、およ
び、N+エミッタ領域４の直下を流れてエミッッタ電極７
に至るホール電流Ihの比率を小さくすることが必要であ
る。
第７図はラッチアップ防止のために従来から採用され
ているIGBTセル構造の一例を示す断面図でる。この例で
は、平面形状が矩形であるIGBTセルのＰウェル領域３の
中央部に、これと同一導電形のＰ形不純物を高濃度に拡
散して形成したP+領域13を設けている。これにより、Ｐ
ウェル領域３の抵抗を下げるとともに、Ｐウェル領域３
の中央部を流れるホール電流Ihの比率をN+エミッタ領域
４直下を流れるホール電流Ihの比率に比べて相対的に大
きくし、NPNトランジスタ10の導通状態への移行を抑え
ようとするものである。
ているIGBTセル構造の一例を示す断面図でる。この例で
は、平面形状が矩形であるIGBTセルのＰウェル領域３の
中央部に、これと同一導電形のＰ形不純物を高濃度に拡
散して形成したP+領域13を設けている。これにより、Ｐ
ウェル領域３の抵抗を下げるとともに、Ｐウェル領域３
の中央部を流れるホール電流Ihの比率をN+エミッタ領域
４直下を流れるホール電流Ihの比率に比べて相対的に大
きくし、NPNトランジスタ10の導通状態への移行を抑え
ようとするものである。
第８図はラッチアップ防止のために従来から採用され
ているIGBTセル構造の別の一例を示す図解斜視断面図で
ある。この例では、Ｐウェル領域３をストライプ状に形
成し、かつN+エミッタ領域４を一部削除したパターンに
形成している。これにより、N+エミッタ領域４が削除さ
れたＰウェル領域３の部分をホール電流Ihのバイパス経
路とし、N+エミッタ領域４直下を流れるホール電流Ihの
比率を下げている。また第７図と同様のP+領域13も併せ
て設けられている。
ているIGBTセル構造の別の一例を示す図解斜視断面図で
ある。この例では、Ｐウェル領域３をストライプ状に形
成し、かつN+エミッタ領域４を一部削除したパターンに
形成している。これにより、N+エミッタ領域４が削除さ
れたＰウェル領域３の部分をホール電流Ihのバイパス経
路とし、N+エミッタ領域４直下を流れるホール電流Ihの
比率を下げている。また第７図と同様のP+領域13も併せ
て設けられている。
ところで上記第７図の構造を採用する場合、特に高耐
圧のIGBT装置ではＰウェル領域３の深さを深くしなけれ
ばならないため、高不純物濃度のP+領域13もこれに合せ
て深い位置まで形成する必要がある。しかしながら表面
からの拡散によりP+領域13を形成するものであるため、
不純物の濃度分布は深い所ほど低くなることは避けられ
ず、縦方向の抵抗RB1のうち深い所での抵抗値を十分に
低下させることができない。またP+領域13はN+エミッタ
領域４直下の全域に形成することが望ましいが、ゲート
電極６直下のチャネル領域に及ぶことはMOSFET12の閾値
電圧を変化させることになるので避けなければならな
い。したがって、形成時の種々の誤差を考慮するとチャ
ネル領域のかなり手前までしかP+領域13を形成すること
ができず、横方向の抵抗RB2のうちチャネルに近い所で
の抵抗値を十分に低下させることができない。以上のこ
とより、第７図の構造ではラッチアップ対策として不十
分となることが多いという問題点があった。
圧のIGBT装置ではＰウェル領域３の深さを深くしなけれ
ばならないため、高不純物濃度のP+領域13もこれに合せ
て深い位置まで形成する必要がある。しかしながら表面
からの拡散によりP+領域13を形成するものであるため、
不純物の濃度分布は深い所ほど低くなることは避けられ
ず、縦方向の抵抗RB1のうち深い所での抵抗値を十分に
低下させることができない。またP+領域13はN+エミッタ
領域４直下の全域に形成することが望ましいが、ゲート
電極６直下のチャネル領域に及ぶことはMOSFET12の閾値
電圧を変化させることになるので避けなければならな
い。したがって、形成時の種々の誤差を考慮するとチャ
ネル領域のかなり手前までしかP+領域13を形成すること
ができず、横方向の抵抗RB2のうちチャネルに近い所で
の抵抗値を十分に低下させることができない。以上のこ
とより、第７図の構造ではラッチアップ対策として不十
分となることが多いという問題点があった。
一方、第８図の構造によれば、N+エミッタ領域４の一
部削除に伴いチャネルが減少することは避けられない。
チャネルの減少は大電流容量化にとって不利である。ま
たIGBTセルの平面形状がストライプ形状となるため、多
数のIGBTセルを並列接続した大電流容量のIGBT装置を作
る場合、矩形のIGBTセルの場合と比べて、セル配列の高
密度化が阻害されるという問題点がある。
部削除に伴いチャネルが減少することは避けられない。
チャネルの減少は大電流容量化にとって不利である。ま
たIGBTセルの平面形状がストライプ形状となるため、多
数のIGBTセルを並列接続した大電流容量のIGBT装置を作
る場合、矩形のIGBTセルの場合と比べて、セル配列の高
密度化が阻害されるという問題点がある。
この発明は上記のような問題点を解消するためになさ
れたもので、ラッチアップの発生を有効に防止すること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
れたもので、ラッチアップの発生を有効に防止すること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
この発明に係る絶縁ゲート型バイポーラトランジスタ
は、第１の導電形の半導体基板と、前記半導体基板の一
方主面上に該半導体基板とPN接合される第２導電型の半
導体層と、前記半導体層の表面上にゲート絶縁膜を介し
て形成されるとともに、複数の開口部が形成された導電
体層からなるゲート電極と、前記ゲート電極の複数の開
口部をそれぞれに対応し、かつ周辺部が前記ゲート電極
の開口部周辺直下に位置して前記半導体層の表面に形成
された第１導電型の不純物領域からなる複数のウェル領
域とを備え、前記複数のウェル領域のそれぞれは、その
開口部露呈表面の周辺部を残す内方部において形成され
たトレンチを有し、前記複数のウェル領域それぞれの表
面に、前記トレンチを囲い、その周端と前記ウェル領域
の周端との間の前記ゲート電極直下のウェル領域にチャ
ネル領域を規定して形成された第２導電型の不純物領域
からなる複数のエミッタ領域と、前記複数のウェル領域
をそれぞれにおいて、前記エミッタ領域の底部直下でか
つ前記トレンチを囲い形成された、ウェル領域の不純物
濃度より高濃度の第１導電型の高濃度不純物領域と、前
記エミッタ領域の開口部露呈表面とトレンチ露呈表面、
ならびに前記ウェル領域のトレンチ露呈表面と直接に接
して電気的に接続されるとともに、前記ゲート電極上に
絶縁層を介して形成されてエミッタ電極と、前記半導体
基板の他方主面に接して電気的に接続されたコレクタ電
極 〔作用〕 この発明におけるウェル領域はトレンチを有し、エミ
ッタ電極はエミッタ領域の開口部露呈表面とトレンチ露
呈表面ならびにウェル領域のトレンチ露呈表面と直接に
接して電気的に接続されているので、ウェル領域の縦方
向の抵抗が極めて低くなるとともに、エミッタ電極とエ
ミッタ領域間で大きな接触面積を確保でき良好な電気的
接続を得ることができる。またエミッタ領域の底部直下
に高濃度不純物領域が設けられているので、エミッタ領
域の底部直下のウェル領域の横方向の抵抗も極めて低く
なる。
は、第１の導電形の半導体基板と、前記半導体基板の一
方主面上に該半導体基板とPN接合される第２導電型の半
導体層と、前記半導体層の表面上にゲート絶縁膜を介し
て形成されるとともに、複数の開口部が形成された導電
体層からなるゲート電極と、前記ゲート電極の複数の開
口部をそれぞれに対応し、かつ周辺部が前記ゲート電極
の開口部周辺直下に位置して前記半導体層の表面に形成
された第１導電型の不純物領域からなる複数のウェル領
域とを備え、前記複数のウェル領域のそれぞれは、その
開口部露呈表面の周辺部を残す内方部において形成され
たトレンチを有し、前記複数のウェル領域それぞれの表
面に、前記トレンチを囲い、その周端と前記ウェル領域
の周端との間の前記ゲート電極直下のウェル領域にチャ
ネル領域を規定して形成された第２導電型の不純物領域
からなる複数のエミッタ領域と、前記複数のウェル領域
をそれぞれにおいて、前記エミッタ領域の底部直下でか
つ前記トレンチを囲い形成された、ウェル領域の不純物
濃度より高濃度の第１導電型の高濃度不純物領域と、前
記エミッタ領域の開口部露呈表面とトレンチ露呈表面、
ならびに前記ウェル領域のトレンチ露呈表面と直接に接
して電気的に接続されるとともに、前記ゲート電極上に
絶縁層を介して形成されてエミッタ電極と、前記半導体
基板の他方主面に接して電気的に接続されたコレクタ電
極 〔作用〕 この発明におけるウェル領域はトレンチを有し、エミ
ッタ電極はエミッタ領域の開口部露呈表面とトレンチ露
呈表面ならびにウェル領域のトレンチ露呈表面と直接に
接して電気的に接続されているので、ウェル領域の縦方
向の抵抗が極めて低くなるとともに、エミッタ電極とエ
ミッタ領域間で大きな接触面積を確保でき良好な電気的
接続を得ることができる。またエミッタ領域の底部直下
に高濃度不純物領域が設けられているので、エミッタ領
域の底部直下のウェル領域の横方向の抵抗も極めて低く
なる。
第１図はこの発明の一実施例であるIGBTのセル構造を
示す断面図であり、第２図は多数のIGBTセルを並列接続
してパワーIGBT装置を作るときのIGBTセルの配列の一例
を示す平面図である。また第３図は第２図のIII−III線
に沿った断面図である。
示す断面図であり、第２図は多数のIGBTセルを並列接続
してパワーIGBT装置を作るときのIGBTセルの配列の一例
を示す平面図である。また第３図は第２図のIII−III線
に沿った断面図である。
この実施例によれば、Ｐウェル領域３の略中央部にト
レンチ14が形成される。トレンチ14の内面には、アルミ
などの金属から成るエミッタ電極７が延設され、トレン
チ14内面のＰウェル領域３とN+エミッタ領域４とを電気
的に接続している。この様にＰウェル領域３の深部にま
で金属配線を施すことにより、Ｐウェル領域３中央部の
縦方向の抵抗RB1を低くすることが可能になる。
レンチ14が形成される。トレンチ14の内面には、アルミ
などの金属から成るエミッタ電極７が延設され、トレン
チ14内面のＰウェル領域３とN+エミッタ領域４とを電気
的に接続している。この様にＰウェル領域３の深部にま
で金属配線を施すことにより、Ｐウェル領域３中央部の
縦方向の抵抗RB1を低くすることが可能になる。
第１図および第２図において、7aはN+エミッタ領域４
とエミッタ電極７とのコンタクトホールパターンの外郭
を示す。ゲート電極６直下のＰウェル領域３、すなわち
N+エミッタ領域４の端部4aとＰウェル領域３の外郭3aと
の間に挟まれたＰウェル領域３表面がチャネル領域15と
なる。ゲート電極６はドープドポリシリコン等により形
成され、全IGBTセル間に一体的に配置される。その上に
絶縁膜８が形成され、さらにその上にアルミ等の金属か
ら成るエミッタ電極７が全面に配線される。第２図の配
列によれば、各IGBTセルの全周にわたってチャネル領域
15を形成することができるので、大電流容量化に有利で
ある。またこの配列はセルの高密度化にも適している。
とエミッタ電極７とのコンタクトホールパターンの外郭
を示す。ゲート電極６直下のＰウェル領域３、すなわち
N+エミッタ領域４の端部4aとＰウェル領域３の外郭3aと
の間に挟まれたＰウェル領域３表面がチャネル領域15と
なる。ゲート電極６はドープドポリシリコン等により形
成され、全IGBTセル間に一体的に配置される。その上に
絶縁膜８が形成され、さらにその上にアルミ等の金属か
ら成るエミッタ電極７が全面に配線される。第２図の配
列によれば、各IGBTセルの全周にわたってチャネル領域
15を形成することができるので、大電流容量化に有利で
ある。またこの配列はセルの高密度化にも適している。
トレンチ14の底面周辺のＰウェル領域３内には、該底
面からの高濃度のＰ形不純物の拡散により形成された低
抵抗のP+領域16が設けられる。このP+領域16は、トレン
チ14の深さを適当に変化させることにより、Ｐウェル領
域３の所望の深さの所に形成され得る。従来のように表
面からの拡散によれば、Ｐウェル領域３の深い部分では
Ｐ形不純物の濃度が低下し、十分に抵抗を下げることが
できなかったが、本実施例のようにトレンチ14の底面か
ら拡散を行なうことにより、Ｐウェル領域３の所望深さ
の所での高濃度のP+領域16を形成することが可能にな
り、Ｐウェル領域３の深い部分での抵抗を容易に下げる
ことができる。このため、トレンチ14内の金属配線の効
果と相俟って、Ｐウェル領域３中央部の縦方向の抵抗R
B1は著しく低減される。
面からの高濃度のＰ形不純物の拡散により形成された低
抵抗のP+領域16が設けられる。このP+領域16は、トレン
チ14の深さを適当に変化させることにより、Ｐウェル領
域３の所望の深さの所に形成され得る。従来のように表
面からの拡散によれば、Ｐウェル領域３の深い部分では
Ｐ形不純物の濃度が低下し、十分に抵抗を下げることが
できなかったが、本実施例のようにトレンチ14の底面か
ら拡散を行なうことにより、Ｐウェル領域３の所望深さ
の所での高濃度のP+領域16を形成することが可能にな
り、Ｐウェル領域３の深い部分での抵抗を容易に下げる
ことができる。このため、トレンチ14内の金属配線の効
果と相俟って、Ｐウェル領域３中央部の縦方向の抵抗R
B1は著しく低減される。
縦方向の抵抗RB1の低下により、第１図に示す正孔電
流Ihの分布において、N+エミッタ領域４直下を流れる正
孔電流Ih2に対して、縦方向に流れる正孔電流Ih1の比率
が高められる。N+エミッタ領域４直下を流れる正孔電流
Ih2の減少は、Ｐウェル領域３とN+エミッタ領域４との
界面での電位差の発生いを抑制するので、N-エピタキシ
ャル層2,Pウェル領域３およびN+エミッタ領域４から成
るNPNトランジスタは導通しにくくなり、IGBTのラッチ
アップ状態への移行が有効に防止される。
流Ihの分布において、N+エミッタ領域４直下を流れる正
孔電流Ih2に対して、縦方向に流れる正孔電流Ih1の比率
が高められる。N+エミッタ領域４直下を流れる正孔電流
Ih2の減少は、Ｐウェル領域３とN+エミッタ領域４との
界面での電位差の発生いを抑制するので、N-エピタキシ
ャル層2,Pウェル領域３およびN+エミッタ領域４から成
るNPNトランジスタは導通しにくくなり、IGBTのラッチ
アップ状態への移行が有効に防止される。
さらに、トレンチ14底面からの横方向の拡散により、
N+エミッタ領域４の下方位置にP+領域16を張り出させる
ことができる。このことは、Ｐウェル領域３の横方向の
抵抗RB2を低減させるように作用する。横方向の抵抗RB2
の低減により、N+エミッタ領域４直下を流れる正孔電流
Ih2による電圧発生が抑制され、ラッチアップがさらに
起こりにくくなる。なおP+領域16はＰウェル領域３の深
い位置から横方向に拡散されるので、Ｐウェル領域３と
ゲート絶縁膜５との界面近傍のチャネル領域15にまで及
ぶことはなく、MOSFETの閾値電圧に影響を与えることは
ない。
N+エミッタ領域４の下方位置にP+領域16を張り出させる
ことができる。このことは、Ｐウェル領域３の横方向の
抵抗RB2を低減させるように作用する。横方向の抵抗RB2
の低減により、N+エミッタ領域４直下を流れる正孔電流
Ih2による電圧発生が抑制され、ラッチアップがさらに
起こりにくくなる。なおP+領域16はＰウェル領域３の深
い位置から横方向に拡散されるので、Ｐウェル領域３と
ゲート絶縁膜５との界面近傍のチャネル領域15にまで及
ぶことはなく、MOSFETの閾値電圧に影響を与えることは
ない。
トレンチ14の深さは、ラッチアップ防止の観点からは
深い方が望ましい。すなわち深いほどＰウェル領域３の
縦方向の抵抗RB1が低減され、縦方向の正孔電流Ih1の比
率が増すからである。しかしながら素子耐圧は、Ｐウェ
ル領域３とN-エピタキシャル層２との接合耐圧によって
決定されるため、トレンチ14の底部とN-エピタキシャル
層２とで挟まれたＰウェル領域３の厚みが素子耐圧に影
響を与えることもあり得る。したがって最適のトレンチ
14の深さ、およびその底面からのＰ形不純物の拡散の条
件は、上記のことを考慮して決定されなければならな
い。
深い方が望ましい。すなわち深いほどＰウェル領域３の
縦方向の抵抗RB1が低減され、縦方向の正孔電流Ih1の比
率が増すからである。しかしながら素子耐圧は、Ｐウェ
ル領域３とN-エピタキシャル層２との接合耐圧によって
決定されるため、トレンチ14の底部とN-エピタキシャル
層２とで挟まれたＰウェル領域３の厚みが素子耐圧に影
響を与えることもあり得る。したがって最適のトレンチ
14の深さ、およびその底面からのＰ形不純物の拡散の条
件は、上記のことを考慮して決定されなければならな
い。
第２図に示すように、平面形状が矩形のIGBTセルに対
し、その中央部に断面矩形のトレンチ14を形成する場
合、現在の製造技術によればトレンチ14の矩形断面の一
辺の寸法は10μｍないし数μｍ程度まで実現可能である
ので、IGBTセルの一辺は20μｍないし40μｍ程度の寸法
とすることが可能である。この寸法は、従来のストライ
プ形状のIGBTセルの短辺寸法と比べて2/3ないし1/2程度
であり、したがって効率のよいセル配列が実現できる。
また同一チップ面積で比較した場合、チップ内の総チャ
ネル領域長さも1.5ないし2.0倍程度となり、大電流容量
化が可能となる。
し、その中央部に断面矩形のトレンチ14を形成する場
合、現在の製造技術によればトレンチ14の矩形断面の一
辺の寸法は10μｍないし数μｍ程度まで実現可能である
ので、IGBTセルの一辺は20μｍないし40μｍ程度の寸法
とすることが可能である。この寸法は、従来のストライ
プ形状のIGBTセルの短辺寸法と比べて2/3ないし1/2程度
であり、したがって効率のよいセル配列が実現できる。
また同一チップ面積で比較した場合、チップ内の総チャ
ネル領域長さも1.5ないし2.0倍程度となり、大電流容量
化が可能となる。
次に上記構造のIGBT装置の製造手順について説明す
る。まずP+半導体基板１上にN-エピタキシャル層２をエ
ピタキシャル成長させる。次にシリコン酸化膜から成る
ゲート絶縁膜５をN-エピタキシャル層２上の全面に形成
し、さらにその上にアンドープのポリシリコンから成る
ゲート電極６を全面に形成する。そして、選択的エッチ
ングによりパターニングを施すことにより、第２図の境
界線6aにより規定される領域を開口して、N-エピタキシ
ャル層２を露出させる。
る。まずP+半導体基板１上にN-エピタキシャル層２をエ
ピタキシャル成長させる。次にシリコン酸化膜から成る
ゲート絶縁膜５をN-エピタキシャル層２上の全面に形成
し、さらにその上にアンドープのポリシリコンから成る
ゲート電極６を全面に形成する。そして、選択的エッチ
ングによりパターニングを施すことにより、第２図の境
界線6aにより規定される領域を開口して、N-エピタキシ
ャル層２を露出させる。
次にその開口部よりＰ形不純物をN-エピタキシャル層
２内にイオン注入し、これを熱拡散することにより各IG
BTセルのＰウェル領域３を形成する。次にゲート電極６
をマスクとしたセルフアラインメントによりＰウェル領
域３にＮ形不純物をイオン注入し、熱処理を施して注入
された不純物を活性化することにより開口部全面にN+エ
ミッタ領域４を形成する。このときアンドープのポリシ
リコンから成るゲート電極６にもＮ形不純物がドープさ
れ、ゲート電極６の導電度が向上させられる。そして絶
縁膜８が全面に形成された後、選択的エッチングにより
トレンチ14がＰウェル領域３の中央部に形成される。
２内にイオン注入し、これを熱拡散することにより各IG
BTセルのＰウェル領域３を形成する。次にゲート電極６
をマスクとしたセルフアラインメントによりＰウェル領
域３にＮ形不純物をイオン注入し、熱処理を施して注入
された不純物を活性化することにより開口部全面にN+エ
ミッタ領域４を形成する。このときアンドープのポリシ
リコンから成るゲート電極６にもＮ形不純物がドープさ
れ、ゲート電極６の導電度が向上させられる。そして絶
縁膜８が全面に形成された後、選択的エッチングにより
トレンチ14がＰウェル領域３の中央部に形成される。
次に、トレンチ14の底面にＰ形不純物をイオン注入
し、これを熱拡散することにょり低抵抗のP+領域16を形
成する。そして次の、コンタクトホールを形成するため
の選択的エッチング工程において、先の熱拡散工程にお
いて形成されたトレンチ14内の酸化膜および、第２図の
境界線7aによって規定されるN+エミッタ領域４上の酸化
膜が除去され、しかる後、全面に金属配線が施されてエ
ミッタ電極７が形成される。そして最後に、P+半導体基
板１の裏面全面に金属層から成るコレクタ電極が形成さ
れ、第３図の断面図に示す構造を得る。
し、これを熱拡散することにょり低抵抗のP+領域16を形
成する。そして次の、コンタクトホールを形成するため
の選択的エッチング工程において、先の熱拡散工程にお
いて形成されたトレンチ14内の酸化膜および、第２図の
境界線7aによって規定されるN+エミッタ領域４上の酸化
膜が除去され、しかる後、全面に金属配線が施されてエ
ミッタ電極７が形成される。そして最後に、P+半導体基
板１の裏面全面に金属層から成るコレクタ電極が形成さ
れ、第３図の断面図に示す構造を得る。
第４図はこの発明の他の実施例であるIGBTのセル構造
を示す断面図である。この実施例ではトレンチ14を、Ｐ
形不純物を高濃度に含むドープドポリシリコン17で埋め
込み、このドープドポリシリコンを拡散源とした熱拡散
により、低抵抗のP+領域16をトレンチ14の周囲のＰウェ
ル領域３内に形成している。こうすることにより、表面
が平坦化されて、エミッタ電極７の形成が容易になる。
またP+領域16とエミッタ電極７とはドープドポリシリコ
ン17で電気的に接続されるので、ラッチアップの防止に
関し前記実施例と同様の効果が得られる。
を示す断面図である。この実施例ではトレンチ14を、Ｐ
形不純物を高濃度に含むドープドポリシリコン17で埋め
込み、このドープドポリシリコンを拡散源とした熱拡散
により、低抵抗のP+領域16をトレンチ14の周囲のＰウェ
ル領域３内に形成している。こうすることにより、表面
が平坦化されて、エミッタ電極７の形成が容易になる。
またP+領域16とエミッタ電極７とはドープドポリシリコ
ン17で電気的に接続されるので、ラッチアップの防止に
関し前記実施例と同様の効果が得られる。
第４図の構造のIGBT装置の製造手順において、トレン
チ14を形成する所までは前記実施例と同様である。次に
トレンチ14内を含む全面にドープドポリシリコン17を形
成し、平坦化技術によりトレンチ14内のみドープドポリ
シリコン17を残す。そしてトレンチ14内のドープドポリ
シリコン17を拡散源として、熱拡散によりP+領域16を形
成する。その後のエミッタおよびコレクタ電極7,9を形
成する工程は前記実施例と同様である。
チ14を形成する所までは前記実施例と同様である。次に
トレンチ14内を含む全面にドープドポリシリコン17を形
成し、平坦化技術によりトレンチ14内のみドープドポリ
シリコン17を残す。そしてトレンチ14内のドープドポリ
シリコン17を拡散源として、熱拡散によりP+領域16を形
成する。その後のエミッタおよびコレクタ電極7,9を形
成する工程は前記実施例と同様である。
なお第７図に示す従来構造に本発明を適用してもよ
く、そうすることによりラッチアップの防止効果を一層
向上させることができる。この場合の製造工程は、P+領
域13の形成、Ｐウェル領域３の形成、N+エミッタ領域４
の形成、トレンチ14の形成、そしてP+領域16の形成とい
う順序で行なわれることになる。
く、そうすることによりラッチアップの防止効果を一層
向上させることができる。この場合の製造工程は、P+領
域13の形成、Ｐウェル領域３の形成、N+エミッタ領域４
の形成、トレンチ14の形成、そしてP+領域16の形成とい
う順序で行なわれることになる。
また上記実施例では、IGBTセルの平面形状が矩形であ
る場合、およびその極性がｎチャネル形である場合につ
いて説明したが、他の形状や極性であっても本発明を適
用することができるのは勿論である。
る場合、およびその極性がｎチャネル形である場合につ
いて説明したが、他の形状や極性であっても本発明を適
用することができるのは勿論である。
さらに上記実施例では、トレンチ14からの拡散により
形成した低抵抗のP+領域16のを設けているが、このP+領
域16を設けない場合でも、トレンチ14内にエミッタ電極
７に電気的につながる導電層が設けられることによりＰ
ウェル領域３の縦方向の抵抗値がかなり低減されるの
で、ラッチアップの防止にとって有効である。
形成した低抵抗のP+領域16のを設けているが、このP+領
域16を設けない場合でも、トレンチ14内にエミッタ電極
７に電気的につながる導電層が設けられることによりＰ
ウェル領域３の縦方向の抵抗値がかなり低減されるの
で、ラッチアップの防止にとって有効である。
以上説明したように、この発明によれば、ウェル領域
にトレンチを設けるとともに、エミッタ電極はエミッタ
領域の開口部露呈表面とトレンチ露呈表面ならびにウェ
ル領域のトレンチ露呈表面と直接に接して電気的に接続
されているので、ウェル領域の縦方向の抵抗が極めて低
くなるとともに、エミッタ電極とエミッタ領域間で大き
な接触面積を確保でき良好な電気的接続を得ることがで
きる。またエミッタ領域の底部直下に高濃度不純物領域
が設けられているので、エミッタ領域の底部直下のウェ
ル領域の横方向の抵抗も極めて低くなり、上記縦方向の
抵抗の低減と相俟って、ラッチアップの発生を有効に防
止することができる。またウェル領域の例えば中央部に
トレンチを設けるとともに、当該トレンチを囲いエミッ
タ領域の底部直下に高濃度不純物領域を形成するだけで
よいので、セル形状の設計の自由度を何ら拘束せず、ラ
ッチアップを有効に防止しつつ、大電流容量化およびセ
ル配列の高密度化に適した構造の絶縁ゲート型バイポー
ラトランジスタを得ることができるという効果がある。
にトレンチを設けるとともに、エミッタ電極はエミッタ
領域の開口部露呈表面とトレンチ露呈表面ならびにウェ
ル領域のトレンチ露呈表面と直接に接して電気的に接続
されているので、ウェル領域の縦方向の抵抗が極めて低
くなるとともに、エミッタ電極とエミッタ領域間で大き
な接触面積を確保でき良好な電気的接続を得ることがで
きる。またエミッタ領域の底部直下に高濃度不純物領域
が設けられているので、エミッタ領域の底部直下のウェ
ル領域の横方向の抵抗も極めて低くなり、上記縦方向の
抵抗の低減と相俟って、ラッチアップの発生を有効に防
止することができる。またウェル領域の例えば中央部に
トレンチを設けるとともに、当該トレンチを囲いエミッ
タ領域の底部直下に高濃度不純物領域を形成するだけで
よいので、セル形状の設計の自由度を何ら拘束せず、ラ
ッチアップを有効に防止しつつ、大電流容量化およびセ
ル配列の高密度化に適した構造の絶縁ゲート型バイポー
ラトランジスタを得ることができるという効果がある。
第１図はこの発明の一実施例であるIGBTのセル構造を示
す断面図、第２図はIGBTセル配列の一例を示す平面図、
第３図は第２図のIII−III線に沿った断面図、第４図は
この発明の他の実施例であるIGBTのセル構造を示す断面
図、第５図は従来のｎチャネル形のIGBTセル構造を示す
断面図、第６図はその等価回路を示す回路図、第７図お
よび第８図はそれぞれラッチアップ防止のための従来の
IGBTセル構造を示す断面図および図解斜視断面図であ
る。 図において、１はP+半導体基板、２はN-エピタキシャル
層、３はＰウェル領域、４はN+エミッタ領域、５はゲー
ト絶縁膜、６はゲート電極、７はエミッタ電極、９はコ
レクタ電極、14はトレンチである。 なお、各図中同一符号は同一または相当部分を示す。
す断面図、第２図はIGBTセル配列の一例を示す平面図、
第３図は第２図のIII−III線に沿った断面図、第４図は
この発明の他の実施例であるIGBTのセル構造を示す断面
図、第５図は従来のｎチャネル形のIGBTセル構造を示す
断面図、第６図はその等価回路を示す回路図、第７図お
よび第８図はそれぞれラッチアップ防止のための従来の
IGBTセル構造を示す断面図および図解斜視断面図であ
る。 図において、１はP+半導体基板、２はN-エピタキシャル
層、３はＰウェル領域、４はN+エミッタ領域、５はゲー
ト絶縁膜、６はゲート電極、７はエミッタ電極、９はコ
レクタ電極、14はトレンチである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板の一方主面上に該半導体基板とPN接合さ
れる第２導電型の半導体層と、 前記半導体層の表面上にゲート絶縁膜を介して形成され
るとともに、複数の開口部が形成された導電体層からな
るゲート電極と、 前記ゲート電極の複数の開口部それぞれに対応し、かつ
周辺部が前記ゲート電極の開口部周辺直下に位置して前
記半導体層の表面に形成された第１導電型の不純物領域
からなる複数のウェル領域とを備え、 前記複数のウェル領域のそれぞれは、その開口部露呈表
面の周辺部を残す内方部において形成されたトレンチを
有し、 前記複数のウェル領域それぞれの表面に、前記トレンチ
を囲い、その周端と前記ウェル領域の周端との間の前記
ゲート電極直下のウェル領域にチャネル領域を規定して
形成された第２導電型の不純物領域からなる複数のエミ
ッタ領域と、 前記複数のウェル領域それぞれにおいて、前記エミッタ
領域の底部直下でかつ前記トレンチを囲い形成された、
ウェル領域の不純物濃度より高濃度の第１導電型の高濃
度不純物領域と、 前記エミッタ領域の開口部露呈表面とトレンチ露呈表
面、ならびに前記ウェル領域のトレンチ露呈表面と直接
に接して電気的に接続されるとともに、前記ゲート電極
上に絶縁層を介して形成されたエミッタ電極と、 前記半導体基板の他方主面に接して電気的に接続された
コレクタ電極とをさらに備える絶縁ゲート型バイポーラ
トランジスタ。 - 【請求項２】前記エミッタ電極は前記トレンチ内部を埋
込むように形成される、特許請求の範囲第１項記載の絶
縁ゲート型バイポーラトランジスタ。 - 【請求項３】前記高濃度不純物領域は、前記トレンチ内
部を埋込んだ前記エミッタ電極を拡散源とする不純物拡
散により形成される、特許請求の範囲第２項記載の絶縁
ゲート型バイポーラトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285807A JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
| US07/195,652 US5079602A (en) | 1987-11-11 | 1988-05-17 | Insulated gate bipolar transistor |
| US07/775,442 US5173435A (en) | 1987-11-11 | 1991-10-15 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285807A JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125979A JPH01125979A (ja) | 1989-05-18 |
| JPH0817233B2 true JPH0817233B2 (ja) | 1996-02-21 |
Family
ID=17696340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285807A Expired - Lifetime JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5079602A (ja) |
| JP (1) | JPH0817233B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342797A (en) * | 1988-10-03 | 1994-08-30 | National Semiconductor Corporation | Method for forming a vertical power MOSFET having doped oxide side wall spacers |
| US5293512A (en) * | 1991-02-13 | 1994-03-08 | Nec Corporation | Semiconductor device having a groove type isolation region |
| JPH04273167A (ja) * | 1991-02-28 | 1992-09-29 | Sharp Corp | 縦型パワーｍｏｓ ｆｅｔ |
| JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JPH05152516A (ja) * | 1991-11-29 | 1993-06-18 | Toshiba Corp | 半導体装置とその製造方法 |
| US5585657A (en) * | 1992-04-16 | 1996-12-17 | Texas Instruments Incorporated | Windowed and segmented linear geometry source cell for power DMOS processes |
| US5795793A (en) * | 1994-09-01 | 1998-08-18 | International Rectifier Corporation | Process for manufacture of MOS gated device with reduced mask count |
| KR0143459B1 (ko) * | 1995-05-22 | 1998-07-01 | 한민구 | 모오스 게이트형 전력 트랜지스터 |
| US5843796A (en) * | 1995-09-11 | 1998-12-01 | Delco Electronics Corporation | Method of making an insulated gate bipolar transistor with high-energy P+ im |
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| SE9800286D0 (sv) | 1998-02-02 | 1998-02-02 | Abb Research Ltd | A transistor of SiC |
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| KR100454125B1 (ko) * | 2001-12-18 | 2004-10-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| SE0200414D0 (sv) * | 2002-02-13 | 2002-02-13 | Ericsson Telefon Ab L M | Semiconductor fabrication process lateral pnp transistor, and integrated circuit |
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