JP2787921B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲート型バイポーラトランジスタ(In
sulated Gate Bipolar Transistor;以下IGBTという)に
関し、特に寄生サイリスタのラッチアップの防止および
高集積化に関するものである。
sulated Gate Bipolar Transistor;以下IGBTという)に
関し、特に寄生サイリスタのラッチアップの防止および
高集積化に関するものである。
一般にIGBT装置は多数のIGBT素子(以下IGBTセルとい
う)が並列接続された構造を有している。第6図は従来
のnチャネル形のIGBTセルの構造を示す断面図であり、
第7図はその等価回路を示す回路図である。
う)が並列接続された構造を有している。第6図は従来
のnチャネル形のIGBTセルの構造を示す断面図であり、
第7図はその等価回路を示す回路図である。
第6図において、1はP+半導体基板から成るP+コレク
タ層であり、その一方主面上にはN-エピタキシャル層2
が形成されている。このN-エピタキシャル層2の表面の
一部領域には、P形不純物を選択的に拡散することによ
りPウェル領域3が形成され、さらにこのPウェル領域
3の表面の一部領域には、高濃度のN形不純物を選択的
に拡散することによりN+エミッタ領域4が形成されてい
る。N-エピタキシャル層2の表面とN+エミッタ領域4の
表面とで挟まれたPウェル領域3の表面上にはゲート絶
縁膜5が形成され、このゲート絶縁膜5は隣接するIGBT
セル間で一体となるようN-エピタキシャル層2の表面上
にも形成されている。ゲート絶縁膜5上には例えばポリ
シリコンから成るゲート電極6が形成され、またPベー
ス領域3およびN+エミッタ領域4の両方に電気的に接続
するように例えばアルミなどの金属のエミッタ電極7が
形成されている。なおゲート電極6およびエミッタ電極
7は、絶縁膜8を介した多層構造とすることにより、全
IGBTセルに対してそれぞれ共通に電気的につながった構
造となっている。P+コレクタ層1の裏面には金属のコレ
クタ電極9が全IGBTセルに対し一体に形成されている。
タ層であり、その一方主面上にはN-エピタキシャル層2
が形成されている。このN-エピタキシャル層2の表面の
一部領域には、P形不純物を選択的に拡散することによ
りPウェル領域3が形成され、さらにこのPウェル領域
3の表面の一部領域には、高濃度のN形不純物を選択的
に拡散することによりN+エミッタ領域4が形成されてい
る。N-エピタキシャル層2の表面とN+エミッタ領域4の
表面とで挟まれたPウェル領域3の表面上にはゲート絶
縁膜5が形成され、このゲート絶縁膜5は隣接するIGBT
セル間で一体となるようN-エピタキシャル層2の表面上
にも形成されている。ゲート絶縁膜5上には例えばポリ
シリコンから成るゲート電極6が形成され、またPベー
ス領域3およびN+エミッタ領域4の両方に電気的に接続
するように例えばアルミなどの金属のエミッタ電極7が
形成されている。なおゲート電極6およびエミッタ電極
7は、絶縁膜8を介した多層構造とすることにより、全
IGBTセルに対してそれぞれ共通に電気的につながった構
造となっている。P+コレクタ層1の裏面には金属のコレ
クタ電極9が全IGBTセルに対し一体に形成されている。
N-エピタキシャル層2とN+エミッタ領域4とで挟まれ
たPウェル領域3の表面近傍はnチャネルのMOS構造と
なっており、ゲート端子Gを通じてゲート電極6に正電
圧を印加することにより、ゲート電極6直下のPウェル
領域3の表面近傍に形成されたチャネルを通じて、電子
がN+エミッタ領域4よりN-エピタキシャル層2へと流れ
る。Ieはこの様にして流れる電子電流を示す。一方、P+
コレクタ層1からは少数キャリアである正孔がN-エピタ
キシャル層2に注入され、その一部は上記電子と再結合
して消滅し、残りは正孔電流IhとしてPウェル領域3を
流れる。この様にIGBTは、基本的にバイポーラ的な動作
をし、N-エピタキシャル層2では、電導度変調の効果に
より電導度が増大することにより、従来のパワーMOSに
比べて低いオン電圧、大きい電流容量を実現できる利点
がある。
たPウェル領域3の表面近傍はnチャネルのMOS構造と
なっており、ゲート端子Gを通じてゲート電極6に正電
圧を印加することにより、ゲート電極6直下のPウェル
領域3の表面近傍に形成されたチャネルを通じて、電子
がN+エミッタ領域4よりN-エピタキシャル層2へと流れ
る。Ieはこの様にして流れる電子電流を示す。一方、P+
コレクタ層1からは少数キャリアである正孔がN-エピタ
キシャル層2に注入され、その一部は上記電子と再結合
して消滅し、残りは正孔電流IhとしてPウェル領域3を
流れる。この様にIGBTは、基本的にバイポーラ的な動作
をし、N-エピタキシャル層2では、電導度変調の効果に
より電導度が増大することにより、従来のパワーMOSに
比べて低いオン電圧、大きい電流容量を実現できる利点
がある。
一方、第7図の等価回路より明らかなように、IGBTセ
ルには寄生のPNPNサイリスタ構造が存在する。寄生サイ
リスタは、N-エピタキシャル層2,Pウェル領域3およびN
+エミッタ領域4より成るNPNトランジスタ10と、P+コレ
クタ層1,N-エピタキシャル層2およびPウェル領域3よ
り成るPNPトランジスタ11とで構成され、両トランジス
タ10,11が動作状態となり、かつそれぞれの電流増幅率
α1,α2の和が1になったとき寄生サイリスタが導通し
て、ラッチアップが起こる。構造上、PNPトランジスタ1
1のベースとなるN-エピタキシャル層2の厚みはキャリ
ア拡散長に比べ非常に厚いので、α2は比較的小さな値
となる。また、NPNトランジスタ10はエミッタ・ベース
間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、IGBTセルはnチャネルMOSFET12とPNPトラ
ンジスタ11の複合素子として動作する。この場合にはPN
Pトランジスタ11のベース電流がnチャネルMOSFET12に
よって制御されることになるので、ゲート端子Gに加え
る制御信号によってIGBTのコレクタ端子Cから流入する
主電流ICを制御することが可能となる。なお、エミッタ
端子Eに流れる電流をIEとすると、 IC=IE=Ie+Ih …(1) の関係が成り立つ。
ルには寄生のPNPNサイリスタ構造が存在する。寄生サイ
リスタは、N-エピタキシャル層2,Pウェル領域3およびN
+エミッタ領域4より成るNPNトランジスタ10と、P+コレ
クタ層1,N-エピタキシャル層2およびPウェル領域3よ
り成るPNPトランジスタ11とで構成され、両トランジス
タ10,11が動作状態となり、かつそれぞれの電流増幅率
α1,α2の和が1になったとき寄生サイリスタが導通し
て、ラッチアップが起こる。構造上、PNPトランジスタ1
1のベースとなるN-エピタキシャル層2の厚みはキャリ
ア拡散長に比べ非常に厚いので、α2は比較的小さな値
となる。また、NPNトランジスタ10はエミッタ・ベース
間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、IGBTセルはnチャネルMOSFET12とPNPトラ
ンジスタ11の複合素子として動作する。この場合にはPN
Pトランジスタ11のベース電流がnチャネルMOSFET12に
よって制御されることになるので、ゲート端子Gに加え
る制御信号によってIGBTのコレクタ端子Cから流入する
主電流ICを制御することが可能となる。なお、エミッタ
端子Eに流れる電流をIEとすると、 IC=IE=Ie+Ih …(1) の関係が成り立つ。
ところが、IGBTの主電流ICが例えばゲート端子Gに印
加されるノイズ等の何らかの外的原因により増加する
と、電子電流Ieおよび正孔電流Ihが増加する。このと
き、正孔電流Ihがある値を越えると、Pウェル領域3に
おける抵抗RBでの電圧降下によりNPNトランジスタ10が
導通し、その電流増幅率α1の増大によりα1+α2=
1が満たされて寄生サイリスタが導通する。こうしてIG
BTはラッチアップ状態となる。この状態では最早、ゲー
ト端子Gに印加する制御信号によってIGBTの主電流ICを
制御することができず、過大な主電流ICが無制限に流れ
ることになる。ラッチアップを防止するためには、Pウ
ェル領域3の不純物濃度を上げて抵抗を下げること、お
よび、N+エミッタ領域4の直下を流れてエミッタ電極7
に至るホール電流Ihの比率を小さくすることが必要であ
る。
加されるノイズ等の何らかの外的原因により増加する
と、電子電流Ieおよび正孔電流Ihが増加する。このと
き、正孔電流Ihがある値を越えると、Pウェル領域3に
おける抵抗RBでの電圧降下によりNPNトランジスタ10が
導通し、その電流増幅率α1の増大によりα1+α2=
1が満たされて寄生サイリスタが導通する。こうしてIG
BTはラッチアップ状態となる。この状態では最早、ゲー
ト端子Gに印加する制御信号によってIGBTの主電流ICを
制御することができず、過大な主電流ICが無制限に流れ
ることになる。ラッチアップを防止するためには、Pウ
ェル領域3の不純物濃度を上げて抵抗を下げること、お
よび、N+エミッタ領域4の直下を流れてエミッタ電極7
に至るホール電流Ihの比率を小さくすることが必要であ
る。
第8図はラッチアップ防止のために従来から採用され
ているIGBTセル構造の一例を示す断面図である。この例
では、平面形状が矩形であるIGBTセルのPウェル領域3
の中央部に、これと同一導電形のP形不純物を高濃度に
拡散して形成したP+領域13を設けている。これにより、
Pウェル領域3の抵抗を下げるとともに、Pウェル領域
3の中央部を流れるホール電流Ihの比率をN+エミッタ領
域4直下を流れるホール電流Ihの比率に比べて相対的に
大きくし、NPNトランジスタ10の導通状態への移行を抑
えようとするものである。
ているIGBTセル構造の一例を示す断面図である。この例
では、平面形状が矩形であるIGBTセルのPウェル領域3
の中央部に、これと同一導電形のP形不純物を高濃度に
拡散して形成したP+領域13を設けている。これにより、
Pウェル領域3の抵抗を下げるとともに、Pウェル領域
3の中央部を流れるホール電流Ihの比率をN+エミッタ領
域4直下を流れるホール電流Ihの比率に比べて相対的に
大きくし、NPNトランジスタ10の導通状態への移行を抑
えようとするものである。
第9図はラッチアップ防止のために従来から採用され
ているIGBTセル構造の別の一例を示す図解斜視断面図で
ある。この例では、Pウェル領域3をストライプ状に形
成し、かつN+エミッタ領域4を一部削除したパターンに
形成している。これにより、N+エミッタ領域4が削除さ
れたPウェル領域3の部分をホール電流Ihのバイパス経
路とし、N+エミッタ領域4直下を流れるホール電流Ihの
比率を下げている。また第8図と同様のP+領域13も併せ
て設けられている。
ているIGBTセル構造の別の一例を示す図解斜視断面図で
ある。この例では、Pウェル領域3をストライプ状に形
成し、かつN+エミッタ領域4を一部削除したパターンに
形成している。これにより、N+エミッタ領域4が削除さ
れたPウェル領域3の部分をホール電流Ihのバイパス経
路とし、N+エミッタ領域4直下を流れるホール電流Ihの
比率を下げている。また第8図と同様のP+領域13も併せ
て設けられている。
〔発明が解決しようとする課題〕 ところで上記第8図の構造を採用する場合、特に高耐
圧のIGBT装置ではPウェル領域3の深さを深くしなけれ
ばならないため、高不純物濃度のP+領域13もこれに合せ
て深い位置まで形成する必要がある。しかしながら表面
からの拡散によりP+領域13を形成するものであるため、
不純物の濃度分布は深い所ほど低くなることは避けられ
ず、縦方向の抵抗RB1のうち深い所での抵抗値を十分に
低下させることができない。またP+領域13はN+エミッタ
領域4直下の全域に形成することが望ましいが、ゲート
電極6直下のチャネル領域に及ぶことはMOSFET12の閾値
電圧を変化させることになるので避けなければならな
い。したがって、形成時の種々の誤差を考慮するとチャ
ネル領域のかなり手前までしかP+領域13を形成すること
ができず、横方向の抵抗RB2のうちチャネルに近い所で
の抵抗値を十分に低下させることができない。以上のこ
とより、第8図の構造ではラッチアップ対策として不十
分となることが多いという問題点があった。
圧のIGBT装置ではPウェル領域3の深さを深くしなけれ
ばならないため、高不純物濃度のP+領域13もこれに合せ
て深い位置まで形成する必要がある。しかしながら表面
からの拡散によりP+領域13を形成するものであるため、
不純物の濃度分布は深い所ほど低くなることは避けられ
ず、縦方向の抵抗RB1のうち深い所での抵抗値を十分に
低下させることができない。またP+領域13はN+エミッタ
領域4直下の全域に形成することが望ましいが、ゲート
電極6直下のチャネル領域に及ぶことはMOSFET12の閾値
電圧を変化させることになるので避けなければならな
い。したがって、形成時の種々の誤差を考慮するとチャ
ネル領域のかなり手前までしかP+領域13を形成すること
ができず、横方向の抵抗RB2のうちチャネルに近い所で
の抵抗値を十分に低下させることができない。以上のこ
とより、第8図の構造ではラッチアップ対策として不十
分となることが多いという問題点があった。
一方、第9図の構造によれば、N+エミッタ領域4の一
部削除に伴いチャネルが減少することは避けられない。
チャネルの減少は大電流容量化にとって不利である。ま
たIGBTセルの平面形状がストライプ形状となるため、多
数のIGBTセルを並列接続した大電流容量のIGBT装置を作
る場合、矩形のIGBTセルの場合と比べて、セル配列の高
密度化が阻害されるという問題点がある。
部削除に伴いチャネルが減少することは避けられない。
チャネルの減少は大電流容量化にとって不利である。ま
たIGBTセルの平面形状がストライプ形状となるため、多
数のIGBTセルを並列接続した大電流容量のIGBT装置を作
る場合、矩形のIGBTセルの場合と比べて、セル配列の高
密度化が阻害されるという問題点がある。
この発明は上記のような問題点を解消するためになさ
れたもので、ラッチアップの発生を有効に防止すること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
れたもので、ラッチアップの発生を有効に防止すること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
この発明に係る絶縁ゲート型バイポーラトランジスタ
は、第1および第2の主面を有する第1の導電形の第1
の半導体層と、この第1の半導体層の第1の主面上に形
成された第2の導電形の第2の半導体層と、この第2の
半導体層の表面に形成された第1の導電形の第1の半導
体領域と、この第1の半導体領域の表面に形成された第
2の導電形の第2の半導体領域と、前記第2の半導体層
と前記第2の半導体領域とで挟まれた前記第1の半導体
領域の表面上に形成された絶縁膜と、この絶縁膜上に形
成された制御電極と、前記第2の半導体領域上に形成さ
れた第1の主電極と、前記第1の半導体層の第2主面上
に形成された第2の主電極と、前記第1の半導体領域と
前記第2の半導体領域の底面との境界部分に、所定の金
属イオンをイオン注入し、そのイオン注入中あるいは注
入後に熱処理を施すことにより、前記第2の半導体領域
の底面に接触しかつその底面をほぼ全面的に覆うように
形成された埋込み金属シリサイド電極と、前記第1の主
電極と前記埋込み金属シリサイド電極とを電気的に接続
する導電層とを備え、前記第2の半導体領域にはその一
部にコンタクトホールが設けられ、該コンタクトホール
内に前記導電層が形成されるものである。
は、第1および第2の主面を有する第1の導電形の第1
の半導体層と、この第1の半導体層の第1の主面上に形
成された第2の導電形の第2の半導体層と、この第2の
半導体層の表面に形成された第1の導電形の第1の半導
体領域と、この第1の半導体領域の表面に形成された第
2の導電形の第2の半導体領域と、前記第2の半導体層
と前記第2の半導体領域とで挟まれた前記第1の半導体
領域の表面上に形成された絶縁膜と、この絶縁膜上に形
成された制御電極と、前記第2の半導体領域上に形成さ
れた第1の主電極と、前記第1の半導体層の第2主面上
に形成された第2の主電極と、前記第1の半導体領域と
前記第2の半導体領域の底面との境界部分に、所定の金
属イオンをイオン注入し、そのイオン注入中あるいは注
入後に熱処理を施すことにより、前記第2の半導体領域
の底面に接触しかつその底面をほぼ全面的に覆うように
形成された埋込み金属シリサイド電極と、前記第1の主
電極と前記埋込み金属シリサイド電極とを電気的に接続
する導電層とを備え、前記第2の半導体領域にはその一
部にコンタクトホールが設けられ、該コンタクトホール
内に前記導電層が形成されるものである。
この発明における埋込み電極は第1の半導体領域と第
2の半導体領域の境界部分に形成されているので、第2
の半導体領域の側面全周をチャネルとして利用できると
ともに、第2の半導体領域,第1の半導体領域および第
2の半導体層より成る寄生トランジスタの寄生動作領域
は著しく縮小される。また埋込み電極は第2半導体領域
に設けられたコンタクトホール内に形成された導電層に
より第1の主電極に接続されているので、等価的に第1
の主電極面積が増加したことになり、電流容量が増大す
る。
2の半導体領域の境界部分に形成されているので、第2
の半導体領域の側面全周をチャネルとして利用できると
ともに、第2の半導体領域,第1の半導体領域および第
2の半導体層より成る寄生トランジスタの寄生動作領域
は著しく縮小される。また埋込み電極は第2半導体領域
に設けられたコンタクトホール内に形成された導電層に
より第1の主電極に接続されているので、等価的に第1
の主電極面積が増加したことになり、電流容量が増大す
る。
第1図はこの発明によるIGBTの一実施例を示す断面図
である。第1図において、21はP+半導体基板から成るP+
コレクタ層であり、その一方主面上にはN-エピタキシャ
ル層22が形成されている。このN-エピタキシャル層22の
表面の一部領域には、P形不純物を選択的に拡散するこ
とによりPウェル領域23が形成されている。Pウェル領
域23は、比較的不純物濃度が低くかつ深さが浅い第1の
Pウェル領域23aと、この第1のPウェル領域23aの中央
部に形成された比較的不純物濃度が高くかつ深さが深い
第2のPウェル領域23bとから成っている。Pウェル領
域23の表面の一部領域には、高濃度のN形不純物を選択
的に拡散することによりN+エミッタ領域24が形成されて
いる。Pウェル領域23とN+エミッタ領域24の境界部分に
は、Ti,Co,Mo等のシリサイドより成る埋込みエミッタ電
極30が設けられている。
である。第1図において、21はP+半導体基板から成るP+
コレクタ層であり、その一方主面上にはN-エピタキシャ
ル層22が形成されている。このN-エピタキシャル層22の
表面の一部領域には、P形不純物を選択的に拡散するこ
とによりPウェル領域23が形成されている。Pウェル領
域23は、比較的不純物濃度が低くかつ深さが浅い第1の
Pウェル領域23aと、この第1のPウェル領域23aの中央
部に形成された比較的不純物濃度が高くかつ深さが深い
第2のPウェル領域23bとから成っている。Pウェル領
域23の表面の一部領域には、高濃度のN形不純物を選択
的に拡散することによりN+エミッタ領域24が形成されて
いる。Pウェル領域23とN+エミッタ領域24の境界部分に
は、Ti,Co,Mo等のシリサイドより成る埋込みエミッタ電
極30が設けられている。
N-エピタキシャル層22の表面とN+エミッタ領域24の表
面とで挟まれたPウェル領域23の表面上にはゲート絶縁
膜25が形成され、このゲート絶縁膜25は隣接するIGBTセ
ル間で一体となるようN-エピタキシャル層22の表面上に
も形成されている。ゲート絶縁膜25上には例えばポリシ
リコンから成るゲート電極26が形成され、またN+エミッ
タ領域24に電気的に接続するように例えばアルミなどの
金属のエミッタ電極27が形成されている。このエミッタ
電極27は、後述するように導電層を介して埋込みエミッ
タ電極30と電気的に接続されている。なおゲート電極26
およびエミッタ電極27は、絶縁膜28を介した多層構造と
することにより、全IGBTセルに対してそれぞれ共通に電
気的につながった構造となっている。P+コレクタ層21の
他方主面上には金属のコレクタ電極29が全IGBTセルに体
し一体に形成されている。
面とで挟まれたPウェル領域23の表面上にはゲート絶縁
膜25が形成され、このゲート絶縁膜25は隣接するIGBTセ
ル間で一体となるようN-エピタキシャル層22の表面上に
も形成されている。ゲート絶縁膜25上には例えばポリシ
リコンから成るゲート電極26が形成され、またN+エミッ
タ領域24に電気的に接続するように例えばアルミなどの
金属のエミッタ電極27が形成されている。このエミッタ
電極27は、後述するように導電層を介して埋込みエミッ
タ電極30と電気的に接続されている。なおゲート電極26
およびエミッタ電極27は、絶縁膜28を介した多層構造と
することにより、全IGBTセルに対してそれぞれ共通に電
気的につながった構造となっている。P+コレクタ層21の
他方主面上には金属のコレクタ電極29が全IGBTセルに体
し一体に形成されている。
第2A図および第3A図は第1図に示す構造を有するIGBT
セルをそれぞれストライプ状および島状に配列したIGBT
装置を概略的に示す平面図である。また第2B図,第2C図
および第2D図はそれぞれ第2A図のI−I線,II−II線お
よびIII−III線に沿った断面図、第3B図および第3C図は
それぞれ第3A図のIV−IV線およびV−V線に沿った断面
図である。これらの図においては、説明のため、2セル
のみが図示されている。
セルをそれぞれストライプ状および島状に配列したIGBT
装置を概略的に示す平面図である。また第2B図,第2C図
および第2D図はそれぞれ第2A図のI−I線,II−II線お
よびIII−III線に沿った断面図、第3B図および第3C図は
それぞれ第3A図のIV−IV線およびV−V線に沿った断面
図である。これらの図においては、説明のため、2セル
のみが図示されている。
第2A図〜第2D図を参照して、ストライプ状のセル配列
の場合には、埋込みエミッタ電極30の長手方向端部付近
においてN+エミッタ領域24を貫通する導電層31が形成さ
れ、この導電層31を介してエミッタ電極27と埋込みエミ
ッタ電極30とが電気的に接続されている。エミッタ電極
27上には表面保護膜32が設けられる。この表面保護膜32
には、Pウェル領域23と連続するPウェル領域23c上に
おいて、エミッタパッド部を規定する開口32aが形成さ
れている。
の場合には、埋込みエミッタ電極30の長手方向端部付近
においてN+エミッタ領域24を貫通する導電層31が形成さ
れ、この導電層31を介してエミッタ電極27と埋込みエミ
ッタ電極30とが電気的に接続されている。エミッタ電極
27上には表面保護膜32が設けられる。この表面保護膜32
には、Pウェル領域23と連続するPウェル領域23c上に
おいて、エミッタパッド部を規定する開口32aが形成さ
れている。
第3A図〜第3C図を参照して、島状のセル配列の場合に
は、島の中央においてN+エミッタ領域24を貫通する導電
層31が形成され、この導電層31を介してエミッタ電極27
と埋込みエミッタ電極30とが電気的に接続されている。
エミッタ電極27上には表面保護膜32が設けられる。この
表面保護膜32にはPウェル領域23と同じ工程で形成され
るPウェル領域23d上において、エミッタパッド部を規
定する開口32aが形成されている。
は、島の中央においてN+エミッタ領域24を貫通する導電
層31が形成され、この導電層31を介してエミッタ電極27
と埋込みエミッタ電極30とが電気的に接続されている。
エミッタ電極27上には表面保護膜32が設けられる。この
表面保護膜32にはPウェル領域23と同じ工程で形成され
るPウェル領域23d上において、エミッタパッド部を規
定する開口32aが形成されている。
第4A図〜第4E図は第1図に示すIGBTの製造手順を示す
断面図である。まず第4A図に示すように、P+シリコン基
板より成るP+コレクタ層21の第1主面上に、50〜100数
+μmの厚みのN-エピタキシャル層22をエピタキシャル
成長する。N-エピタキシャル層22上に例えばシリコン酸
化膜を形成し、これをパターニングすることによりマス
ク33を形成する。そしてこのマスク33を介してボロン等
のP形不純物をN-エピタキシャル層22に選択的にイオン
注入し、さらに拡散することにより、表面濃度が5×10
16〜1×1019cm-3程度の第2のPウェル領域23bを形成
する。
断面図である。まず第4A図に示すように、P+シリコン基
板より成るP+コレクタ層21の第1主面上に、50〜100数
+μmの厚みのN-エピタキシャル層22をエピタキシャル
成長する。N-エピタキシャル層22上に例えばシリコン酸
化膜を形成し、これをパターニングすることによりマス
ク33を形成する。そしてこのマスク33を介してボロン等
のP形不純物をN-エピタキシャル層22に選択的にイオン
注入し、さらに拡散することにより、表面濃度が5×10
16〜1×1019cm-3程度の第2のPウェル領域23bを形成
する。
次に第4B図に示すように、マスク33を除去し、別のマ
スク34を形成する。そしてこのマスク34を介してボロン
等のP形不純物をN-エピタキシャル層22に選択的にイオ
ン注入し、さらに拡散することにより、第2のPウェル
領域23bよりも低濃度でかつ深さの浅い第1のPウェル
領域23aを形成する。こうして第1のPウェル領域23aの
中央部に第2のPウェル領域23bが設けられたPウェル
領域23が形成される。
スク34を形成する。そしてこのマスク34を介してボロン
等のP形不純物をN-エピタキシャル層22に選択的にイオ
ン注入し、さらに拡散することにより、第2のPウェル
領域23bよりも低濃度でかつ深さの浅い第1のPウェル
領域23aを形成する。こうして第1のPウェル領域23aの
中央部に第2のPウェル領域23bが設けられたPウェル
領域23が形成される。
次に第4C図に示すように、マスク34を除去し、代りに
酸化膜およびポリシリコン膜を全面に順次形成し、それ
をパターニングすることにより、ゲート絶縁膜25および
ゲート電極26を形成する。続いてゲート電極26をマスク
としてリン等のN形不純物をPウェル領域23に選択的に
拡散することにより、N+エミッタ領域24を自己整合的に
形成する。
酸化膜およびポリシリコン膜を全面に順次形成し、それ
をパターニングすることにより、ゲート絶縁膜25および
ゲート電極26を形成する。続いてゲート電極26をマスク
としてリン等のN形不純物をPウェル領域23に選択的に
拡散することにより、N+エミッタ領域24を自己整合的に
形成する。
次に第4D図に示すように、シリコン酸化膜等より成る
マスク35を選択的に形成する。そしてこのマスク35を介
してTi,CoあるいはMoイオンを1〜数MeVの高エネルギー
で注入し、しかる後アニール処理を施すことにより、N+
エミッタ領域24とPウェル領域23との境界領域にTi,Co
あるいはMoシリサイドより成る埋込みエミッタ電極30を
形成する。一般にシリサイド電極は電気的特性の再現性
が良好であり、シリコンとの密着性も高いことから、埋
込み電極として用いるのに適している。
マスク35を選択的に形成する。そしてこのマスク35を介
してTi,CoあるいはMoイオンを1〜数MeVの高エネルギー
で注入し、しかる後アニール処理を施すことにより、N+
エミッタ領域24とPウェル領域23との境界領域にTi,Co
あるいはMoシリサイドより成る埋込みエミッタ電極30を
形成する。一般にシリサイド電極は電気的特性の再現性
が良好であり、シリコンとの密着性も高いことから、埋
込み電極として用いるのに適している。
例えばCoシリサイドの埋込みエミッタ電極30を形成す
る場合についてさらに詳述する。まずマスク35による保
護の下で、600〜1000℃のアニール処理を施す。次に、
高エネルギーに加速されたCoイオンを照射する。加速エ
ネルギーは、Coイオンの射影飛程がN+エミッタ領域24と
Pベース領域23との境界にほぼ一致するように選択して
おく。一般にN+エミッタ領域24の1μmの深さに対し約
1MeVの加速エネルギーが必要とされる。照射によるN+エ
ミッタ領域24の結晶性の乱れを回復させ、かつ再現性を
向上させるために照射中のアニール温度を1000〜1200℃
の範囲で固定しておく。さらに、照射後も1時間程度の
アニール処理を施す。これによりN+エミッタ領域24の結
晶性をほぼ照射前の状態まで回復させることができる。
照射量は1017cm-2以上必要である。3×1017cm-2の照射
量で1100Åの厚さのCoSi2層が形成されることが知られ
ている。
る場合についてさらに詳述する。まずマスク35による保
護の下で、600〜1000℃のアニール処理を施す。次に、
高エネルギーに加速されたCoイオンを照射する。加速エ
ネルギーは、Coイオンの射影飛程がN+エミッタ領域24と
Pベース領域23との境界にほぼ一致するように選択して
おく。一般にN+エミッタ領域24の1μmの深さに対し約
1MeVの加速エネルギーが必要とされる。照射によるN+エ
ミッタ領域24の結晶性の乱れを回復させ、かつ再現性を
向上させるために照射中のアニール温度を1000〜1200℃
の範囲で固定しておく。さらに、照射後も1時間程度の
アニール処理を施す。これによりN+エミッタ領域24の結
晶性をほぼ照射前の状態まで回復させることができる。
照射量は1017cm-2以上必要である。3×1017cm-2の照射
量で1100Åの厚さのCoSi2層が形成されることが知られ
ている。
次に第4E図に示すように、マスク35を除去し、代りに
絶縁膜28を全面に形成してパターニングする。そして金
属層を全面に形成してパターニングすることにより、N+
エミッタ領域24に電気的に接続されたエミッタ電極27お
よびゲート電極26に電気的に接続されたゲート取出部36
を形成する。このとき、各セルの一部に予めコンタクト
ホールを形成しておくことにより、このコンタクトホー
ル内にも金属層が形成される。この金属層は第2図およ
び第3図に示す導電層31として働き、こうしてエミッタ
電極27および埋込みエミッタ電極30が短絡される。最後
に、エミッタパッド部およびゲートパッド部を除く表面
上に表面保護膜32を形成し、またP+コレクタ層21の第2
主面上全面にコレクタ電極29を形成することにより、IG
BT装置が完成する。
絶縁膜28を全面に形成してパターニングする。そして金
属層を全面に形成してパターニングすることにより、N+
エミッタ領域24に電気的に接続されたエミッタ電極27お
よびゲート電極26に電気的に接続されたゲート取出部36
を形成する。このとき、各セルの一部に予めコンタクト
ホールを形成しておくことにより、このコンタクトホー
ル内にも金属層が形成される。この金属層は第2図およ
び第3図に示す導電層31として働き、こうしてエミッタ
電極27および埋込みエミッタ電極30が短絡される。最後
に、エミッタパッド部およびゲートパッド部を除く表面
上に表面保護膜32を形成し、またP+コレクタ層21の第2
主面上全面にコレクタ電極29を形成することにより、IG
BT装置が完成する。
このIGBT装置の動作において、第1図に示すように、
電子電流Ieはエミッタ電極27と埋込みエミッタ電極30の
両方から注入される。このため、実質的に電極面積が増
加したのと等価になり、エミッタ電極抵抗が低減され
る。
電子電流Ieはエミッタ電極27と埋込みエミッタ電極30の
両方から注入される。このため、実質的に電極面積が増
加したのと等価になり、エミッタ電極抵抗が低減され
る。
また、正孔電流Ihは、そのすべてが埋込みエミッタ電
極30に流入することになるため、Pウェル領域23内を流
れる正孔電流Ihの電流経路の長さは大幅に短縮される。
その結果、Pウェル領域23での縦方向および横方向の抵
抗RB1およびRB2が低減される。
極30に流入することになるため、Pウェル領域23内を流
れる正孔電流Ihの電流経路の長さは大幅に短縮される。
その結果、Pウェル領域23での縦方向および横方向の抵
抗RB1およびRB2が低減される。
さらに、従来のIGBTでは、ラッチアップ防止の目的か
ら、第8図に示すように、N+エミッタ領域4とP+領域13
(Pウェル領域3)とをエミッタ電極7で短絡するため
にN+エミッタ領域4が距離Lを隔てて2つに分離された
構造となっていた。これに対し本実施例によるIGBTで
は、第1図に示すように、N+エミッタ領域24を分離する
ことなく埋込みエミッタ電極30によってN+エミッタ電極
24とPウェル領域23とを短絡できる。その結果、従来と
比較して距離LだけIGBTセルの幅を短縮することが可能
になり、高集積化が図れる。
ら、第8図に示すように、N+エミッタ領域4とP+領域13
(Pウェル領域3)とをエミッタ電極7で短絡するため
にN+エミッタ領域4が距離Lを隔てて2つに分離された
構造となっていた。これに対し本実施例によるIGBTで
は、第1図に示すように、N+エミッタ領域24を分離する
ことなく埋込みエミッタ電極30によってN+エミッタ電極
24とPウェル領域23とを短絡できる。その結果、従来と
比較して距離LだけIGBTセルの幅を短縮することが可能
になり、高集積化が図れる。
さらに、埋込みエミッタ電極30があることにより、N+
エミッタ領域24,Pベース領域23およびN-エピタキシャル
層22より成る寄生NPNトランジスタの動作領域がPウェ
ル領域23の端部付近に限定される。そのため寄生NPNト
ランジスタのオン動作に寄与する正孔電流Ihの成分は減
少し、ラッチアップ耐量の増加が図れる。
エミッタ領域24,Pベース領域23およびN-エピタキシャル
層22より成る寄生NPNトランジスタの動作領域がPウェ
ル領域23の端部付近に限定される。そのため寄生NPNト
ランジスタのオン動作に寄与する正孔電流Ihの成分は減
少し、ラッチアップ耐量の増加が図れる。
第5図はこの発明によりIGBTの他の実施例を示す断面
図である。この実施例では、第1のPウェル領域23a,N+
エミッタ領域24,ゲート絶縁膜25,ゲート電極26および埋
込みエミッタ電極30を順に先の実施例と同様に形成した
あと、セル中央部にトレンチ37を形成する。そして、ト
レンチ37の内面よりP形不純物を拡散させることによ
り、高濃度の第2のPウェル領域23bを形成する。しか
る後、トレンチ37の内面を含む全表面上にエミッタ電極
27を形成することにより、エミッタ電極27と埋込みエミ
ッタ電極30とを短絡させる。すなわち、この実施例によ
れば、トレンチ37内のエミッタ電極27の部分が、エミッ
タ電極27と埋込みエミッタ電極30とを短絡するための導
電層として働く。この実施例の構造によれば、先の実施
例の利点に加えて、Pウェル領域23内の縦方向の抵抗R
B1がさらに低減されるという利点がある。
図である。この実施例では、第1のPウェル領域23a,N+
エミッタ領域24,ゲート絶縁膜25,ゲート電極26および埋
込みエミッタ電極30を順に先の実施例と同様に形成した
あと、セル中央部にトレンチ37を形成する。そして、ト
レンチ37の内面よりP形不純物を拡散させることによ
り、高濃度の第2のPウェル領域23bを形成する。しか
る後、トレンチ37の内面を含む全表面上にエミッタ電極
27を形成することにより、エミッタ電極27と埋込みエミ
ッタ電極30とを短絡させる。すなわち、この実施例によ
れば、トレンチ37内のエミッタ電極27の部分が、エミッ
タ電極27と埋込みエミッタ電極30とを短絡するための導
電層として働く。この実施例の構造によれば、先の実施
例の利点に加えて、Pウェル領域23内の縦方向の抵抗R
B1がさらに低減されるという利点がある。
なお上記実施例ではnチャネル形IGBTについて説明し
たが、pチャネル形IGBTにもこの発明を適用できること
は勿論である。
たが、pチャネル形IGBTにもこの発明を適用できること
は勿論である。
以上説明したように、この発明によれば、第1の導電
形の第1の半導体領域と第2の導電形の第2の半導体領
域の底面との境界部分に、所定の金属イオンをイオン注
入し、そのイオン注入中あるいは注入後に熱処理を施す
ことにより、第2の半導体領域の底面に接触しかつその
底面をほぼ全面的に覆うように埋込み金属シリサイド電
極を形成し、この埋込み金属シリサイド電極と第1の主
電極とを第2半導体領域に設けられたコンタクトホール
内に形成された導電層を介して電気的に接続するように
したので、第2の半導体領域の側面全周をチャネルとし
て利用できるとともに、上記第1および第2の半導体領
域および第2の導電形の第2の半導体層より成る寄生ト
ランジスタの寄生動作領域は著しく縮小し、この結果ラ
ッチアップの発生が有効に防止できるとともに、等価的
に第1の主電極面積が増加したことになり電流容量が増
大する。埋込み電極の形成には例えばセルの中央部に金
属イオンを照射しアニールするだけでよいので、セル形
状の設計の自由度は何ら拘束されない。かくして、ラッ
チアップを有効に防止しつつ、大電流容量化およびセル
配列の高密度化に適した構造の絶縁ゲート型バイポーラ
トランジスタを得ることができるという効果がある。
形の第1の半導体領域と第2の導電形の第2の半導体領
域の底面との境界部分に、所定の金属イオンをイオン注
入し、そのイオン注入中あるいは注入後に熱処理を施す
ことにより、第2の半導体領域の底面に接触しかつその
底面をほぼ全面的に覆うように埋込み金属シリサイド電
極を形成し、この埋込み金属シリサイド電極と第1の主
電極とを第2半導体領域に設けられたコンタクトホール
内に形成された導電層を介して電気的に接続するように
したので、第2の半導体領域の側面全周をチャネルとし
て利用できるとともに、上記第1および第2の半導体領
域および第2の導電形の第2の半導体層より成る寄生ト
ランジスタの寄生動作領域は著しく縮小し、この結果ラ
ッチアップの発生が有効に防止できるとともに、等価的
に第1の主電極面積が増加したことになり電流容量が増
大する。埋込み電極の形成には例えばセルの中央部に金
属イオンを照射しアニールするだけでよいので、セル形
状の設計の自由度は何ら拘束されない。かくして、ラッ
チアップを有効に防止しつつ、大電流容量化およびセル
配列の高密度化に適した構造の絶縁ゲート型バイポーラ
トランジスタを得ることができるという効果がある。
第1図はこの発明によるIGBTの一実施例を示す断面図、
第2A図はストライプ状のセル配列を示す平面図、第2B
図,第2C図および第2D図はそれぞれ第2A図のI−I線,I
I−II線およびIII−III線に沿った断面図、第3A図は島
状のセル配列を示す平面図、第3B図および第3C図はそれ
ぞれ第3A図のIV−IV線およびV−V線に沿った断面図、
第4A図から第4E図は第1図のIGBTの製造工程を示す断面
図、第5図はこの発明によるIGBTの他の実施例を示す断
面図、第6図は従来のnチャネル形のIGBTを示す断面
図、第7図はその等価回路を示す回路図、第8図および
第9図はそれぞれラッチアップ防止のための従来のIGBT
の構造を示す断面図および図解斜視断面図である。 図において、21はP+コレクタ層、22はN-エピタキシャル
層、23はPウェル領域、24はN+エミッタ領域、25はゲー
ト絶縁膜、26はゲート電極、27はエミッタ電極、28は絶
縁膜、29はコレクタ電極、30は埋込みエミッタ電極、31
は導電層である。 なお、各図中同一符号は同一または相当部分を示す。
第2A図はストライプ状のセル配列を示す平面図、第2B
図,第2C図および第2D図はそれぞれ第2A図のI−I線,I
I−II線およびIII−III線に沿った断面図、第3A図は島
状のセル配列を示す平面図、第3B図および第3C図はそれ
ぞれ第3A図のIV−IV線およびV−V線に沿った断面図、
第4A図から第4E図は第1図のIGBTの製造工程を示す断面
図、第5図はこの発明によるIGBTの他の実施例を示す断
面図、第6図は従来のnチャネル形のIGBTを示す断面
図、第7図はその等価回路を示す回路図、第8図および
第9図はそれぞれラッチアップ防止のための従来のIGBT
の構造を示す断面図および図解斜視断面図である。 図において、21はP+コレクタ層、22はN-エピタキシャル
層、23はPウェル領域、24はN+エミッタ領域、25はゲー
ト絶縁膜、26はゲート電極、27はエミッタ電極、28は絶
縁膜、29はコレクタ電極、30は埋込みエミッタ電極、31
は導電層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項1】第1および第2の主面を有する第1の導電
形の第1の半導体層と、 前記第1の半導体層の前記第1の主面上に形成された第
2の導電形の第2の半導体層と、 前記第2の半導体層の表面に選択的に形成された第1の
導電形の第1の半導体領域と、 前記第1の半導体領域の表面に選択的に形成された第2
の導電形の第2の半導体領域と、 前記第2の半導体層と前記第2の半導体領域とで挟まれ
た前記第1の半導体領域の表面上に形成された絶縁膜
と、 前記絶縁膜上に形成された制御電極と、 前記第2の半導体領域上に形成された第1の主電極と、 前記第1の半導体層の前記第2の主面上に形成された第
2の主電極と、 前記第1の半導体領域と前記第2の半導体領域の底面と
の境界部分に、所定の金属イオンをイオン注入し、その
イオン注入中あるいは注入後に熱処理を施すことによ
り、前記第2の半導体領域の底面をほぼ全面的に覆うよ
うに形成された埋込み金属シリサイド電極と、 前記第1の主電極と前記埋込み金属シリサイド電極とを
電気的に接続する導電層とを備え、 前記第2の半導体領域にはその一部にコンタクトホール
が設けられ、該コンタクトホール内に前記導電層が形成
される絶縁ゲート型バイポーラトランジスタ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9634291B2 (en) | 2014-06-05 | 2017-04-25 | Samsung Display Co., Ltd. | Organic light-emitting transistor |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0481153B1 (en) * | 1990-10-16 | 1997-02-12 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the accomplishment of power MOS transistors with vertical current flow |
JP2944840B2 (ja) * | 1993-03-12 | 1999-09-06 | 株式会社日立製作所 | 電力用半導体装置 |
DE4435458C2 (de) * | 1994-10-04 | 1998-07-02 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
EP0729186B1 (en) * | 1995-02-24 | 1999-05-06 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
DE69533134T2 (de) | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
EP0772244B1 (en) * | 1995-11-06 | 2000-03-22 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | MOS technology power device with low output resistance and low capacity and related manufacturing process |
DE69518653T2 (de) * | 1995-12-28 | 2001-04-19 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | MOS-Technologie-Leistungsanordnung in integrierter Struktur |
JP3378135B2 (ja) * | 1996-02-02 | 2003-02-17 | 三菱電機株式会社 | 半導体装置とその製造方法 |
KR100256109B1 (ko) * | 1997-05-07 | 2000-05-01 | 김덕중 | 전력 반도체 장치 |
US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
EP0961325B1 (en) | 1998-05-26 | 2008-05-07 | STMicroelectronics S.r.l. | High integration density MOS technology power device |
DE10042226B4 (de) * | 2000-08-28 | 2014-12-24 | Infineon Technologies Ag | Source-Down-Leistungs-MOSFET und Verfahren zu dessen Herstellung |
DE10239310B4 (de) * | 2002-08-27 | 2005-11-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitenden Verbindung zwischen einer ersten und einer zweiten vergrabenen Halbleiterschicht |
FR2845522A1 (fr) * | 2002-10-03 | 2004-04-09 | St Microelectronics Sa | Circuit integre a couche enterree fortement conductrice |
US7557386B2 (en) | 2006-03-30 | 2009-07-07 | Infineon Technologies Austria Ag | Reverse conducting IGBT with vertical carrier lifetime adjustment |
CN103165443B (zh) * | 2011-12-16 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 一种绝缘栅晶体管器件及其制造工艺方法 |
CN102969243B (zh) * | 2012-12-07 | 2015-04-22 | 株洲南车时代电气股份有限公司 | 一种平面栅型igbt芯片制作方法 |
CN104425246B (zh) | 2013-08-27 | 2018-01-23 | 无锡华润上华科技有限公司 | 绝缘栅双极型晶体管及其制备方法 |
JP6704057B2 (ja) * | 2016-09-20 | 2020-06-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP7123613B2 (ja) * | 2018-02-02 | 2022-08-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
JP2501810B2 (ja) * | 1987-01-16 | 1996-05-29 | 日産自動車株式会社 | 縦型mosfet |
JPS63186476A (ja) * | 1987-01-29 | 1988-08-02 | Nissan Motor Co Ltd | 縦形mosfet |
JPS63211765A (ja) * | 1987-02-27 | 1988-09-02 | Tdk Corp | 縦形半導体装置およびその製造方法 |
JP2590863B2 (ja) * | 1987-03-12 | 1997-03-12 | 日本電装株式会社 | 導電変調型mosfet |
-
1989
- 1989-01-06 JP JP1001507A patent/JP2787921B2/ja not_active Expired - Lifetime
- 1989-04-25 US US07/342,902 patent/US5160985A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9634291B2 (en) | 2014-06-05 | 2017-04-25 | Samsung Display Co., Ltd. | Organic light-emitting transistor |
Also Published As
Publication number | Publication date |
---|---|
US5160985A (en) | 1992-11-03 |
JPH02181471A (ja) | 1990-07-16 |
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