CN102969243B - 一种平面栅型igbt芯片制作方法 - Google Patents
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Abstract
本发明公开了一种平面栅型IGBT芯片制作方法，先进行正面处理，对半导体衬底进行第二N型载流子埋层的注入、退火；进行第一N型载流子埋层注入窗口刻蚀、注入、退火；对第一N型载流子埋层进行刻蚀；去除半导体衬底表面的氧化层；在第一N型载流子埋层外表面进行绝缘材料沉积，对沉积绝缘材料进行光刻与刻蚀，形成介质埋层；完成余下的正面处理工艺；再进行背面处理，将背面部分减薄至所需厚度；N缓冲层区注入、掺杂与推进、退火；P+集电极区注入、掺杂与推进、退火；制作集电极金属电极。本发明降低了IGBT芯片的导通压降，优化了与关断损耗的折中关系，实现了更低的功耗，从而提高了IGBT芯片的功率密度、工作结温和可靠性。
Description
技术领域
本发明涉及一种半导体IGBT（Insulted Gate Bipolar Transistor，绝缘栅双极晶体管）芯片的制作方法，尤其是涉及一种具有双重空穴阻挡效应的平面栅型IGBT芯片的制作方法。
背景技术
绝缘栅双极晶体管（IGBT）具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。如附图1所示为一种常规平面栅型IGBT的结构示意图，常规平面栅型IGBT包括门极1、发射极2、集电极3、P-阱4、N漂移区5和N缓冲区6。为了降低IGBT的导通压降，人们采用沟槽栅结构。然而，沟槽刻蚀后表面粗糙，损伤大，会影响载流子的迁移率；槽边缘不光滑的棱角会导致电场集中，影响器件的击穿电压。此外，沟槽栅的栅电容大，减弱了其短路能力。而平面栅型IGBT栅氧化层质量好，且随着各种增强型技术的应用，其性能也得到显著的提高。因此，在各种电压等级，特别是高压IGBT，平面栅结构仍然被广泛采用。
新一代IGBT朝着更高功率密度，更高工作结温，更低功耗的方向发展。而众所周知，IGBT的导通压降Vceon与关断损耗存在矛盾关系。归根到底是因为IGBT的电导调制效应，即大的注入效率能增强器件在导通时的电导调制效应，降低导通压降。然而在关断时，大量的少数载流子需要更长的时间来完成复合，增加了关断损耗。为了改善这一矛盾关系，人们致力于对IGBT的注入效率进行研究，一方面降低IGBT集电极（阳极）的空穴注入效率，另一方面提高发射极（阴极）的电子注入效率。这样可以很好地改善IGBT的导通压降与关断损耗的折中关系。对于平面栅型IGBT，现有技术中主要有以下几种改变发射极（阴极）电子注入效率的方法。
现有技术1是电子科技大学于2011年03月10日申请，并于2011年08月17日公开，公开号为CN102157551A的中国发明专利申请《一种具有载流子存储层和额外空穴通路的IGBT》，该发明专利申请通过局部载流子存储层来提高IGBT发射极附近的电导调制效应，还通过大P+欧姆接触区提高抗闩锁能力。
现有技术2是电子科技大学于2011年03月09日申请，并于2011年08月31日公开，公开号为CN102169892A的中国发明专利申请《一种增强型平面绝缘栅双极型晶体管》，其结构与功能都与前述现有技术1很相似。
现有技术3是电子科技大学于2011年05月09日申请，并于2011年09月14日公开，公开号为CN102184950A的中国发明专利申请《一种具有空穴阻挡层的绝缘栅双极型晶体管》，这是另外一种载流子存储层的结构专利，它与一般的载流子存储层设置在P-基区附近，包围（或部分包围）着P-基区不同，这里的载流子存储层远离P-基区，位于N-漂移区中间位置。
现有技术4是电子科技大学于2011年05月10日申请，并于2011年09月28日公开，公开号为CN102201439A的中国发明专利申请《一种体内电导调制增强的沟槽型绝缘栅双极型晶体管》，该发明专利申请通过介质层对空穴形成物理阻挡作用，使空穴载流子在IGBT发射极附近积聚。一方面提高了空穴载流子的浓度，另一方面也增强了吸引电子的能力，因而也就增强了电子的注入效应。但该专利只是针对沟槽栅IGBT，没有提及平面栅型IGBT结构。此外，该专利不涉及N型载流子埋层结构。
前面所述的各种现有技术均在一定程度上增强了IGBT的电导调制效应，因而降低了导通压降，但是这些方案都是只具有单一空穴阻挡效应（只具有势垒阻挡效应）。前述专利提出一种具有物理阻挡效应的方法，但是只限于沟槽栅IGBT。
发明内容
本发明的目的是提供一种平面栅型IGBT芯片制作方法，提高了平面栅型IGBT芯片的功率密度，工作结温，以及长期工作的可靠性，同时优化并降低了IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗。
为了实现上述发明目的，本发明具体提供了一种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S11：选取一块N型半导体衬底；
S121a：先进行正面处理，对N型半导体衬底的芯片制作有效区的正面表面进行第二N型载流子埋层的注入，再进行退火处理，在第二N型载流子埋层的表面形成氧化层；
S122a：在氧化层上进行第一N型载流子埋层注入窗口的刻蚀；
S123a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入，再进行退火处理；
S124a：对第一N型载流子埋层进行刻蚀，刻蚀深度大于P-基区的结深，小于第一N型载流子埋层的结深；
S125a：进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：在第一N型载流子埋层的外表面进行绝缘材料沉积，沉积厚度与介质埋层的厚度一致；
S127a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层；
S128a：对经过上述处理的N型半导体衬底的正面表面进行P型材料外延处理，外延材料的掺杂浓度与P-基区一致，外延厚度为P-基区的结深；
S129a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：对介质埋层两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层一致；
S1211a：在经过以上处理的N型半导体衬底的正面表面形成栅氧化层；
S1212a：在栅氧化层的外表面进行多晶硅沉积，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S1213a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S1214a：对经过上述处理的N型半导体衬底的正面表面进行N+源极区注入窗口的刻蚀处理；
S1215a：通过N+源极区注入窗口对外延材料进行N+源极区掺杂、注入，再进行退火处理；
S1216a：通过N+源极区注入窗口进行P+欧姆接触区注入，再进行退火处理；
S1217a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S1218a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S1219a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S121b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S122b：对N型半导体衬底的背部表面进行N缓冲层区注入、掺杂与推进、退火处理；
S123b：在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S124b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了另外一种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S11：选取一块N型半导体衬底；
S121b：先将N型半导体衬底翻转180度，进行背面处理，将N型半导体衬底的背面部分减薄至所需厚度；
S122b：对N型半导体衬底的背部表面进行N缓冲层区注入、掺杂与推进、退火处理；
S121a：将经过以上处理的N型半导体衬底翻转180度，进行正面处理，对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层的注入，再进行退火处理，在第二N型载流子埋层的表面形成氧化层；
S122a：在氧化层上进行第一N型载流子埋层注入窗口的刻蚀；
S123a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入，再进行退火处理；
S124a：对第一N型载流子埋层进行刻蚀处理，刻蚀深度大于P-基区的结深，小于第一N型载流子埋层的结深；
S125a：进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：在第一N型载流子埋层的外表面进行绝缘材料沉积；
S127a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层；
S128a：对经过上述处理的N型半导体衬底的正面表面进行P型材料外延处理，外延材料的掺杂浓度与P-基区一致，外延厚度为P-基区的结深；
S129a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：对介质埋层两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层一致；
S1211a：在经过以上处理的N型半导体衬底的外表面形成栅氧化层；
S1212a：在栅氧化层的外表面进行多晶硅沉积，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S1213a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S1214a：对经过上述处理的N型半导体衬底的正面表面进行N+源极区注入窗口的刻蚀处理；
S1215a：通过N+源极区注入窗口对外延材料进行N+源极区掺杂注入，再进行退火处理；
S1216a：通过N+源极区注入窗口进行P+欧姆接触区注入，再进行退火处理；
S1217a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S1218a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S1219a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S123b：将经过以上处理的N型半导体衬底翻转180度，并在N缓冲层区的外表面进行P+集电极区注入掺杂与推进、退火处理；
S124b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第三种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S21：选取一块N型半导体衬底；
S221a：先进行正面处理，对N型半导体衬底的正面表面进行氧化处理，形成一层氧化层；
S222a：对N型半导体衬底正面表面的氧化层进行介质埋层窗口刻蚀；
S223a：对N型半导体衬底的芯片制作有效区的正面进行刻蚀，结深与介质埋层深度一致；
S224a：去除N型半导体衬底正面表面的氧化层；
S225a：在经过上述处理的N型半导体衬底的正面表面上进行绝缘材料沉积处理，沉积厚度与介质埋层的厚度一致；
S226a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层；
S227a：对经过上述处理的N型半导体衬底的正面表面进行N型材料外延处理，外延材料的掺杂浓度与第一N型载流子埋层一致，外延厚度为第一N型载流子埋层的结深；
S228a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：在外延层的正面表面形成栅氧化层；
S2210a：在栅氧化层的正面表面进行多晶硅沉积，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S2211a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S2212a：对经过上述处理的N型半导体衬底的正面表面进行P-基区注入窗口刻蚀处理；
S2213a：通过P-基区注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S2214a：通过P-基区注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S2215a：通过P-基区注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S2216a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S2217a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S2219a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S221b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S222b：对N型半导体衬底的背部表面进行N缓冲层区注入、掺杂与推进、退火处理；
S223b：在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S224b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第四种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S21：选取一块N型半导体衬底；
S221b：先进行背面处理，将N型半导体衬底的背面部分减薄至所需厚度；
S222b：对N型半导体衬底的背部表面进行N缓冲层区注入掺杂与推进、退火处理；
S221a：将经过以上处理的N型半导体衬底翻转180度，进行正面处理，对N型半导体衬底的正面表面进行氧化处理，形成一层氧化层；
S222a：对N型半导体衬底正面表面的氧化层进行介质埋层窗口刻蚀；
S223a：对N型半导体衬底芯片制作有效区的正面进行刻蚀，结深与介质埋层深度一致；
S224a：去除N型半导体衬底正面表面的氧化层；
S225a：在经过上述处理的N型半导体衬底的正面表面上进行绝缘材料沉积处理，沉积厚度与介质埋层的厚度一致；
S226a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层；
S227a：对经过上述处理的N型半导体衬底的正面表面进行N型材料外延处理，外延材料的掺杂浓度与第一N型载流子埋层一致，外延厚度为第一N型载流子埋层的结深；
S228a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：在外延层的正面表面形成栅氧化层；
S2210a：在栅氧化层的正面表面进行多晶硅沉积，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S2211a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S2212a：对经过上述处理的N型半导体衬底的正面表面进行P-基区注入窗口刻蚀处理；
S2213a：通过P-基区注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S2214a：通过P-基区注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S2215a：通过P-基区注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S2216a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S2217a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S2219a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S223b：将经过以上处理的N型半导体衬底翻转180度，在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S224b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第五种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S311：选取一块N型半导体衬底；
S312：对N型半导体衬底的芯片制作有效区的正面表面进行绝缘材料的沉积，厚度与介质埋层的厚度一致；
S313：对绝缘材料层进行刻蚀，形成介质埋层；
S314：对经过上述处理的N型半导体衬底的正面表面进行外延处理，外延层的掺杂浓度与N-漂移区的掺杂浓度一致，外延层的厚度与第一N型载流子埋层的结深一致；
S3151a：在外延层的外表面上形成栅氧化层；
S3152a：在栅氧化层的外表面进行多晶硅沉积处理，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层注入窗口刻蚀；
S3155a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入、退火处理；
S3156a：通过第一N型载流子埋层注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S3159a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区注入掺杂与推进、退火处理；
S3153b：在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S3154b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第六种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S311：选取一块N型半导体衬底；
S312：对N型半导体衬底芯片制作有效区的正面表面进行绝缘材料的沉积，厚度与介质埋层的厚度一致；
S313：对绝缘材料层进行刻蚀，形成介质埋层；
S314：对经过上述处理的N型半导体衬底的正面表面进行外延处理，外延层的掺杂浓度与N-漂移区的掺杂浓度一致，外延层的厚度与第一N型载流子埋层的结深一致；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区注入掺杂与推进、退火处理；
S3151a：在外延层的外表面上形成栅氧化层；
S3152a：在栅氧化层的外表面进行多晶硅沉积处理，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层注入窗口刻蚀；
S3155a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入、退火处理；
S3156a：通过第一N型载流子埋层注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S3159a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S3153b：对N型半导体衬底的背部表面进行P+集电极区注入、掺杂与推进、退火处理；
S3154b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第七种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S321：选取两块N型半导体衬底；
S322：将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料，绝缘材料厚度与介质埋层的厚度一致；
S323：对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层；
S324：对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S323中介质埋层凹凸面相吻合的图形；
S325：将第一块N型半导体衬底翻转180°，再将在步骤S323中由N型半导体衬底形成的介质埋层与步骤S324中形成的图形进行凹凸面对接，在450℃～1150℃温度下将两块N型半导体衬底直接键合成一块；
S326：将N型半导体衬底的正面磨片，控制介质埋层的位置深度为目标深度；
S3151a：在经过上述处理的N型半导体衬底的正面表面上形成栅氧化层；
S3152a：在栅氧化层的外表面进行多晶硅沉积处理，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层注入窗口刻蚀；
S3155a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入、退火处理；
S3156a：通过第一N型载流子埋层注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S3159a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区注入掺杂与推进、退火处理；
S3153b：在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S3154b：在P+集电极区的外表面制作集电极金属电极。
为了实现上述发明目的，本发明还具体提供了第八种平面栅型IGBT芯片制作方法的技术实现方案，一种平面栅型IGBT芯片制作方法，包括以下步骤：
S321：选取两块N型半导体衬底；
S322：将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料，绝缘材料厚度与介质埋层的厚度一致；
S323：对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层；
S324：对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S323中介质埋层凹凸面相吻合的图形；
S325：将第一块N型半导体衬底翻转180°，再将在步骤S323中由N型半导体衬底形成的介质埋层与步骤S324中形成的图形进行凹凸面对接，在450℃～1150℃温度下将两块N型半导体衬底直接键合成一块；
S326：将N型半导体衬底的正面磨片，控制介质埋层的位置深度为目标深度；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对经过上述处理的N型半导体衬底的背部表面进行N缓冲层区注入掺杂与推进、退火处理；
S3151a：将经过以上处理的N型半导体衬底翻转180度，并进行正面处理，在经过上述处理的N型半导体衬底的正面表面上形成栅氧化层；
S3152a：在栅氧化层的外表面进行多晶硅沉积处理，形成多晶硅栅，并对多晶硅栅进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层注入窗口刻蚀；
S3155a：通过第一N型载流子埋层注入窗口对N型半导体衬底进行第一N型载流子埋层注入、退火处理；
S3156a：通过第一N型载流子埋层注入窗口进行P-基区掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层注入窗口进行N+源极区掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层注入窗口进行P+欧姆接触区注入处理，再进行退火处理；
S3159a：对N+源极区表面的氧化层进行发射极金属电极接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极与栅极金属电极间隔开来；
S3153b：将经过以上处理的N型半导体衬底翻转180度，并在N缓冲层区的外表面进行P+集电极区注入、掺杂与推进、退火处理；
S3154b：在P+集电极区的外表面制作集电极金属电极。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，第一N型载流子埋层注入窗口的大小与多晶硅栅的窗口大小相同。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，N+源极区注入窗口的大小与多晶硅栅的窗口大小相同。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，采用各向同性刻蚀方法对第一N型载流子埋层进行刻蚀。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层窗口的大小与多晶硅栅的窗口大小相同。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，P-基区注入窗口的大小与多晶硅栅的窗口大小相同。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，采用各向同性刻蚀方法对N型半导体衬底的芯片制作有效区进行刻蚀。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，第一N型载流子埋层注入窗口的大小与多晶硅栅的窗口大小相同。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，采用各向异性的腐蚀方法或者等离子刻蚀方法对第二块N型半导体衬底进行光刻与刻蚀。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，N型半导体衬底采用包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，采用8E12/cm3～5E14/cm3的掺杂浓度对N型半导体衬底进行掺杂。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将所述N型半导体衬底的材料厚度控制在60um～750um之间。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，在步骤S127a和步骤S226a中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行不少于两次的光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层的宽度等于或小于第一N型载流子埋层的宽度。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层采用包括SiO2或氮氧化物在内的绝缘材料。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的厚度控制在0.1um～1.5um之间。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层与多晶硅栅底部的栅氧化层非接触。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层与栅氧化层之间的间距控制在0.2um～1um之间。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层的厚度均匀设置。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，按照与第一N型载流子埋层在芯片正面俯视方向上相似的形状对介质埋层的形状进行设置。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将所述介质埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层在单个元胞内设置为多个从芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形的组合。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层在单个元胞内的多个图形设置为一相同的图形的组合。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层在单个元胞内的多个图形之间相互接触。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，在介质埋层的两个端部或其中任意一个端部设置向下的端头。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，在介质埋层的中部设置一个以上向下的端头。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层两个端部的厚度设置为比中部的厚度厚0.2um～1.5um。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头设置为相同或不相同的厚度。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头设置为相同或不相同的宽度。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头之间设置为相同或不相同的间距。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，按照8E15/cm3～2E16/cm3的掺杂浓度对包括第一N型载流子埋层和/或第二N型载流子埋层在内的N型载流子埋层进行掺杂。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将包括第一N型载流子埋层和/或第二N型载流子埋层在内的N型载流子埋层的结深控制在0.5um～2um之间。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第一N型载流子埋层的宽度设置为大于或小于P-基区的宽度。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第二N型载流子埋层的宽度设置为大于或小于多晶硅栅的宽度。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第一N型载流子埋层在芯片正面俯视方向上的形状设置为与P-基区相似的形状。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第二N型载流子埋层在芯片正面俯视方向上的形状设置为与多晶硅栅相似的形状。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第一N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，将第二N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，对平面栅型IGBT芯片的所有元胞或部分元胞设置第一N型载流子埋层。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，对平面栅型IGBT芯片的所有元胞或部分元胞设置第二N型载流子埋层。
作为本发明一种平面栅型IGBT芯片制作方法技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，对平面栅型IGBT芯片的所有元胞或部分元胞设置介质埋层。
通过实施上述本发明一种平面栅型IGBT芯片制作方法的技术方案，具有以下技术效果：
（1）本发明提出了一种具有双重空穴阻挡效应的平面栅型IGBT芯片的制作方法，可以同时对IGBT发射极附近的空穴起到势垒阻挡和物理阻挡的效果；
（2）与单重阻挡效应结构相比，采用本发明IGBT芯片制作方法制作的平面栅型IGBT芯片结构可以大大地提高IGBT发射极附近区域的空穴浓度，相应地大大提高了该处的电子注入效率；
（3）本发明由于电子注入效率的提高，从而进一步增强了IGBT漂移区的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术一种常规平面栅型IGBT的结构示意图；
图2是本发明与现有技术常规平面栅型IGBT的导通压降对比示意图；
图3是本发明平面栅型IGBT芯片一种具体实施方式中单个元胞的纵向剖面结构示意图；
图4是本发明平面栅型IGBT芯片一种具体实施方式单个元胞内N型载流子埋层的俯视结构示意图；
图5是本发明平面栅型IGBT芯片一种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图；
图6是本发明平面栅型IGBT芯片另一种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图；
图7是本发明平面栅型IGBT芯片另一种具体实施方式单个元胞的纵向剖面结构示意图；
图8是本发明平面栅型IGBT芯片一种具体实施方式单个元胞内介质埋层的俯视结构示意图；
图9是本发明平面栅型IGBT芯片一种具体实施方式多个元胞内介质埋层的俯视结构示意图；
图10是本发明平面栅型IGBT芯片另一种具体实施方式多个元胞内介质埋层的俯视结构示意图；
图11是本发明平面栅型IGBT芯片另一种具体实施方式单个元胞中介质埋层的俯视结构示意图；
图12是本发明平面栅型IGBT芯片一种具体实施方式单个元胞中介质埋层的剖面结构示意图；
图13是本发明平面栅型IGBT芯片第三种具体实施方式单个元胞的纵向剖面结构示意图；
图14是本发明平面栅型IGBT芯片第三种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图；
图15是本发明平面栅型IGBT芯片第四种具体实施方式单个元胞的纵向剖面结构示意图；
图16是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S11的过程示意图；
图17是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S121a的过程示意图；
图18是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S122a的过程示意图；
图19是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S123a的过程示意图；
图20是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S124a的过程示意图；
图21是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S125a的过程示意图；
图22是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S126a的过程示意图；
图23是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S127a的过程示意图；
图24是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S128a的过程示意图；
图25是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S129a的过程示意图；
图26是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1210a的过程示意图；
图27是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1211a的过程示意图；
图28是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1212a的过程示意图；
图29是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1213a的过程示意图；
图30是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1214a的过程示意图；
图31是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1215a的过程示意图；
图32是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1216a的过程示意图；
图33是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1217a的过程示意图；
图34是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1218a的过程示意图；
图35是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1219a的过程示意图；
图36是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S1220a的过程示意图；
图37是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S121b的过程示意图；
图38是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S122b的过程示意图；
图39是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S123b的过程示意图；
图40是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S124b的过程示意图；
图41是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S21的过程示意图；
图42是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S221a的过程示意图；
图43是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S222a的过程示意图；
图44是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S223a的过程示意图；
图45是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S224a的过程示意图；
图46是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S225a的过程示意图；
图47是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S226a的过程示意图；
图48是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S227a的过程示意图；
图49是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S228a的过程示意图；
图50是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S229a的过程示意图；
图51是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S2210a的过程示意图；
图52是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S2211a的过程示意图；
图53是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S2212a的过程示意图；
图54是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S2213a的过程示意图；
图55是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S2214a的过程示意图；
图56是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S311的过程示意图；
图57是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S312的过程示意图；
图58是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S313的过程示意图；
图59是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S314的过程示意图；
图60是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3151a的过程示意图；
图61是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3152a的过程示意图；
图62是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3153a的过程示意图；
图63是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3154a的过程示意图；
图64是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3155a的过程示意图；
图65是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3156a的过程示意图；
图66是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S3157a的过程示意图；
图67是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S321的过程示意图；
图68是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S322的过程示意图；
图69是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S323的过程示意图；
图70是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S324的过程示意图；
图71是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S325的过程示意图；
图72是本发明平面栅型IGBT芯片制作方法一种具体实施方式中步骤S326的过程示意图；
图中：1-门极，2-发射极，3-集电极，4-P-阱，5-N漂移区，6-N缓冲区，10-N-漂移区，11-N缓冲层区，12-P+集电极区，13-P-基区，14-P+欧姆接触区，15-N+源极区，16-第一N型载流子埋层，17-第二N型载流子埋层，20-栅氧化层，21-介质埋层，30-多晶硅栅，40-集电极金属电极，41-发射极金属电极，42-栅极金属电极，100-半导体衬底一，200-半导体衬底二，101-半导体衬底正面部分，102-半导体衬底背面部分。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如附图2至附图72所示，给出了本发明一种平面栅型IGBT芯片制作方法，以及根据此方法制作的平面栅型IGBT芯片的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。
如附图7所示是应用本发明制作的平面栅型IGBT芯片一种具体实施方式中单个元胞的剖面结构示意图，平面栅型IGBT芯片通常包括多个元胞，采用这种芯片结构的绝缘栅双极型晶体管（IGBT）具有双重空穴阻挡效应。作为一种较佳的实施方式，附图7所示的具体技术方案是：平面栅型IGBT芯片，包括至少一个元胞，元胞包括：集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30、发射极金属电极41和栅极金属电极42。集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30和栅极金属电极42从下至上依次排列。P+欧姆接触区14的上方设置有发射极金属电极41。平面栅型IGBT芯片的多晶硅栅30进一步为平面栅结构。在平面栅型IGBT芯片单个元胞的P-基区13的下方设置第一N型载流子埋层16，该第一N型载流子埋层16包围着P-基区13。第二N型载流子埋层17位于栅氧化层20的下方，P-基区13的两侧。并在P-基区13与第一N型载流子埋层16的交界处设置介质埋层21，介质埋层21包围着P-基区13，但介质埋层21与栅氧化层20不接触。在采用这种芯片结构的绝缘栅双极型晶体管导通时，绝缘栅双极型晶体管发射极附近的空穴受到载流子存储层的势垒阻挡及介质层的物理阻挡的双重阻挡作用。因此，大大地提高了绝缘栅双极型晶体管发射极附近区域的空穴浓度。相应地，大大提高了该处的电子注入效率，从而进一步增强了绝缘栅双极型晶体管漂移区的电导调制效应，使绝缘栅双极型晶体管的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
通过本发明制作的平面栅型IGBT芯片采用的双重空穴阻挡原理为：当IGBT正向导通时，从IGBT背部的P+集电极区12注入到N-漂移区10的少数载流子空穴，会通过N-漂移区10向IGBT发射极附近的P-基区13运动（被P-基区13抽取）。当到达N型载流子埋层时，由于势垒的阻挡作用，空穴载流子受到阻挡，在N型载流子埋层附近集聚，相应地增加了电子注入效率。当空穴透过N型载流子埋层后，还继续受到介质埋层21的物理阻挡，继续进行集聚，进一步增加电子注入效率。由于空穴受到双重阻挡，可以形成更多的集聚，电子注入效率就更大，电导调制效应就更强。
如附图7所示的平面栅型IGBT芯片的单个元胞剖视图中，在IGBT芯片的单个元胞内从下至上，依次为集电极金属电极40、P+集电极区12、N缓冲层区11（可以有，如果有，则器件的纵向耐压结构为SPT，Soft-Punch Through，软穿通结构，也称FS，field stop，电场截止结构，或者LPT，Low-Punch Through，弱穿通结构，或者TPT，Thin-Punch through，薄穿通结构等。也可以没有，如果没有，则器件的纵向耐压结构为NPT，Non-Punch through，非穿通结构）、N-漂移区10、N型载流子埋层（包括第一N型载流子埋层16和第二N型载流子埋层17）、介质埋层21、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30、发射极金属电极41和栅极金属电极42。其中，设置有发射极金属电极41和栅极金属电极42的这一面为本发明绝缘栅双极型晶体管芯片的正面，而设置有集电极金属电极40的这一面为绝缘栅双极型晶体管芯片的反面。
如附图7所示的具体实施方式，可以对IGBT芯片的每个元胞都设置第一N型载流子埋层16和/或第二N型载流子埋层17，也可以是进行选择性的设置（不是每个元胞都设置），即可以任意选择N（N为整数，1≤N≤IGBT芯片的元胞总数）个元胞来进行设置。还可以是某些元胞只有第一N型载流子埋层16，而没有第二N型载流子埋层17，或者是某些元胞只有第二N型载流子埋层17而没有第一N型载流子埋层16，如附图3所示。
如附图14所示，元胞a只有第一N型载流子埋层16，元胞b没有第一N型载流子埋层16和第二N型载流子埋层17，元胞c只有第二N型载流子埋层17，元胞d中既有第一N型载流子埋层16，又有第二N型载流子埋层17。这里仅以六边形元胞为例，对其他形状的元胞也适用。
IGBT芯片的衬底材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3，厚度为60um～750um。衬底材料是指除了金属电极之外的所有部分，只是在后来的加工过程中，对衬底的上、下表面都进行了掺杂，改变了衬底的浓度，形成N-漂移区10、N缓冲层区11、P+集电极区12、P-基区13、P+欧姆接触区14、N+源极区15，以及N型载流子埋层等结构。其中，唯有N-漂移区10的浓度没有改变，维持与衬底材料的浓度一致。但是尽管其他区都经过了掺杂，改变了浓度，但是还是Si或其他半导体材料。
具有双重空穴阻挡效应的平面栅型IGBT结构进一步为N型载流子埋层与介质埋层21的组合。具体如下：
1、N型载流子埋层
（A1）N型载流子埋层包括第一及第二两部分，第一部分（第一N型载流子埋层16）位于P-基区13的下方；在单个元胞中，第二部分（第二N型载流子埋层17）位于栅氧化层20的下方，P-基区13的两侧；当本发明绝缘栅双极型晶体管芯片包括多个元胞时，第二N型载流子埋层17位于相邻的两个P-基区13之间，并在栅氧化层20的下方。这两部分可同时有，如附图3所示，也可只有其中之一。
（A2）在A1的基础上，第一N型载流子埋层16和/或第二N型载流子埋层17可以对IGBT的每个元胞都设置，也可以任意选择N（N为整数，1≤N≤IGBT芯片的元胞总数）个元胞来进行设置。
（A3）第一N型载流子埋层16和/或第二N型载流子埋层17的掺杂浓度为8E15/cm3～2E16/cm3，第一N型载流子埋层16和/或第二N型载流子埋层17的浓度可相同，也可不同。
（A4）第一N型载流子埋层16和/或第二N型载流子埋层17的结深为0.5um～2um，第一N型载流子埋层16和/或第二N型载流子埋层17的结深可相同，也可不同。
（A5）第一N型载流子埋层16在P-基区13的外围，紧紧包围着P-基区13（如附图3芯片的纵向剖面图所示）。第二N型载流子埋层17在栅氧化层20的下方，两端与第一N型载流子埋层16的外边界接触。
（A6）如附图4、5和6所示，第一N型载流子埋层16的形状与P-基区13的形状在俯视方向上（俯视方向，从IGBT芯片的正面向下看）相似，第二N型载流子埋层17的形状与多晶硅栅30的形状在俯视方向上相似。具体地，第一N型载流子埋层16和/或第二N型载流子埋层17可为条形或方形或正六边形或圆形或三角形或其他多边形（如附图4、附图5和附图6中示出的条形、方形和正六边形）。如果P-基区13的形状是方形，第一N型载流子埋层16也是方形；如果P-基区13的形状是正六边形，则第一N型载流子埋层16也是正六边形；如果P-基区13的形状是其它形状，第一N型载流子埋层16的形状也与之相同。如附图4和7所示，第一N型载流子埋层16的宽度L2大于或小于P-基区13的宽度L1，第二N型载流子埋层17的宽度L4大于或小于多晶硅栅30的宽度L5。
2、介质埋层21
（B1）介质埋层21的材料进一步采用SiO2，氮氧化物等绝缘材料。
（B2）介质埋层21进一步位于P-基区13的下方与第一N型载流子埋层16的交界处，在P-基区13的外围，紧紧地包围着P-基区13。
（B3）如附图7所示，介质埋层21的厚度为0.1um～1.5um，并进一步位于第一N型载流子埋层16内。
（B4）介质埋层21包围圈的两头最上端与栅氧化层20不接触（如附图13的剖视图所示），间距为0.2um～1um。
（B5）介质埋层21的形状与第一N型载流子埋层16的形状在俯视方向上（俯视方向，从IGBT芯片的正面向下看）相似。具体地，介质埋层21可进一步为条形或方形或正六边形或圆形或三角形或其他多边形（如附图8、附图9和附图10中所示的俯视图，图中示出了条形、方形和正六边形）。
（B6）如附图11所示，介质埋层21的形状还可以是：在单个元胞内为多个竖条或横条或圆形或任意多边形。既可以由一种形状的图形重复设置，也可以是多种形状的图形的组合设置。只要保证介质埋层21的边缘不与栅氧化层20接触（间距为B4中所述的0.2um～1um），介质埋层21在单个元胞内的多个图形与图形之间可以接触，也可以不接触。
（B7）在前述B6的基础上，介质埋层21的厚度可以均匀设置，也可以不均匀设置。具体为：从如附图12所示的剖视图中，两端（端头朝下）的厚度比中间的厚度厚0.2um～1.5um，可以两端设置向下的端头，还可以只在一端设置向下的端头，还可以在中间设置一个或多个向下的端头。每个端头的厚度可以相同，也可以不相同。每个端头的宽度可以相同，也可以不相同。端头之间的间距可以相同，也可以不相同。这样的形状对空穴的阻挡效应更强。
此外，介质埋层21也可以进行选择性设置，即可以对所有的元胞都设置介质埋层21，也可以对部分元胞设置介质埋层21，可参照前述的第一N型载流子埋层16和/或第二N型载流子埋层17选择性地设置。
如附图13所示，作为另一种实施方式，具有双重空穴阻挡效应的平面栅型IGBT芯片结构还可以考虑：N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上（包括前述的所有可能情况），只是在纵向位置设置上将介质埋层21下移至N-漂移区10内，第一N型载流子埋层16的下方，紧靠着第一N型载流子埋层16设置。
如附图13所示，介质埋层21可以为一设置在第一N型载流子埋层16下方的曲面埋层。如附图15所示，介质埋层21也可为一设置在第一N型载流子埋层16下方的平面埋层。即：具有双重空穴阻挡效应的结构还考虑：N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上（包括前述的所有可能情况）。而介质埋层21的相关信息如前述的B1、B3、B5和B6所述，但其在俯视方向上设置为一平面，并位于第一N型载流子埋层16的下方，紧靠着第一N型载流子埋层16设置。如附图15所示，每单个元胞内，介质埋层21的宽度L3等于或小于第一N型载流子埋层16的宽度L2。
如附图2所示为常规平面栅型IGBT芯片（E线）、只有N型载流子埋层的平面栅型IGBT芯片（D线）、只有介质埋层21的平面栅型IGBT芯片（C线）及具有双重空穴阻挡效应的平面栅型IGBT芯片（B线、A线）的导通压降的对比。可以看出，具有双重空穴阻挡效应的平面栅型IGBT芯片的导通压降得到明显的降低。
对于平面栅IGBT芯片的制作方法，将其具体实施方式分三种情况进行描述。
对于第一种情况，制作如附图7所示的平面栅型IGBT芯片，如附图16至附图40所示，具体的工艺流程为：
S11：如附图16所示，选取一块N型半导体衬底，N型半导体衬底由半导体衬底正面部分101和半导体衬底背面部分102组成，材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3，厚度为60um～750um；
以下分两种情况，即衬底厚度较厚与较薄的情况进行介绍。
对于厚度较薄的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，小于300um可归类于这种情况，一般指耐压≤1700V的情况），先做正面工艺，再做背面工艺，具体如下：
S121a：如附图17所示，对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层17的注入、退火，在第二N型载流子埋层17的表面形成氧化层；
S122a：如附图18所示，在氧化层上进行第一N型载流子埋层16注入窗口刻蚀，窗口大小与平面栅型IGBT芯片的多晶硅栅30的窗口大小相同；
S123a：如附图19所示，通过第一N型载流子埋层16注入窗口对N型半导体衬底进行第一N型载流子埋层16注入、退火；
S124a：如附图20所示，对第一N型载流子埋层16进行各向同性刻蚀处理，刻蚀深度比平面栅型IGBT芯片的P-基区13的结深略大，但小于第一N型载流子埋层16的结深；
S125a：如附图21所示，进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：如附图22所示，在第一N型载流子埋层16的外表面沉积氧化硅或氮氧化物等绝缘材料，沉积厚度与介质埋层21的厚度一致；
S127a：如附图23所示，对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层21；
S128a：如附图24所示，对经过上述处理的N型半导体衬底的正面表面进行P型材料外延，外延材料的掺杂浓度与P-基区13一致，外延厚度为P-基区13的结深；
S129a：如附图25所示，对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：如附图26所示，对介质埋层21两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层16一致；
S1211a：如附图27所示，在经过以上处理的N型半导体衬底的正面表面形成栅氧化层20；
S1212a：如附图28所示，在栅氧化层20的外表面进行多晶硅沉积，形成多晶硅栅30，再进行多晶硅栅30掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S1213a：如附图29所示，在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S1214a：如附图30所示，对经过上述处理的N型半导体衬底的正面表面进行N+源极区15注入窗口刻蚀，窗口大小与多晶硅栅30窗口一致；
S1215a：如附图31所示，通过N+源极区15注入窗口对外延材料进行N+源极区15掺杂、注入、退火；在附图31中，N+源极区15注入窗口留有一层很薄的氧化层，离子注入可以穿透这一层而进入N型半导体衬底内；
S1216a：如附图32所示，通过N+源极区15注入窗口进行P+欧姆接触区14注入、退火；
S1217a：如附图33所示，对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理；
S1218a：如附图34所示，对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理；
S1219a：如附图35所示，对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：如附图36所示，进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来；
然后做背面工艺：
S121b：如附图37所示，将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S122b：如附图38所示，对N型半导体衬底的背部表面进行N缓冲层区11注入、掺杂与推进、退火处理；
S123b：如附图39所示，在N缓冲层区11的外表面进行P+集电极区12注入、掺杂与推进、退火处理；
S124b：如附图40所示，在P+集电极区12的外表面制作集电极金属电极40。
对于厚度较厚的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，大于300um可归类于这种情况，一般指耐压＞1700V的情况），先做背面的N缓冲层区11工艺，再做正面工艺，最后做背面的P+集电极区12掺杂及集电极金属电极40工艺，具体如下：
S121b：将N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S122b：对N型半导体衬底的背部表面进行N缓冲层区11注入、掺杂与推进、退火处理；
S121a：如附图17所示，对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层17的注入、退火处理，在第二N型载流子埋层17的表面形成氧化层；
S122a：在氧化层上进行第一N型载流子埋层16注入窗口刻蚀，窗口大小与平面栅型IGBT芯片的多晶硅栅30的窗口大小相同；
S123a：通过第一N型载流子埋层16注入窗口对N型半导体衬底第一N型载流子埋层16注入、退火；
S124a：对第一N型载流子埋层16进行各向同性刻蚀，刻蚀深度比平面栅型IGBT芯片的P-基区13的结深略大，但小于第一N型载流子埋层16的结深；
S125a：进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：在第一N型载流子埋层16的外表面沉积氧化硅或氮氧化物等绝缘材料，沉积厚度与介质埋层21的厚度一致；
S127a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层21；
S128a：对经过上述处理的N型半导体衬底的正面表面进行P型材料外延，外延材料的掺杂浓度与P-基区13一致，外延厚度为P-基区13的结深；
S129a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：对介质埋层21两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层16一致；
S1211a：在经过以上处理的N型半导体衬底的外表面形成栅氧化层20；
S1212a：在栅氧化层20的外表面进行多晶硅沉积，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S1213a：在多晶硅30的外表面进行硼硅玻璃层沉积处理；
S1214a：对经过上述处理的N型半导体衬底的正面表面进行N+源极区15注入窗口刻蚀，窗口大小与多晶硅栅30窗口一致；
S1215a：通过N+源极区15注入窗口对外延材料进行N+源极区15掺杂、注入、退火；
S1216a：通过N+源极区15注入窗口进行P+欧姆接触区14注入、退火；
S1217a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理；
S1218a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理；
S1219a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来；
S123b：将经过以上处理的N性半导体衬底翻转180度，并在N缓冲层区11的外表面进行P+集电极区12注入、掺杂与推进、退火处理；
S124b：在P+集电极区12的外表面制作集电极金属电极40。
对于第二种情况，用于制作如附图13所示的平面栅型IGBT芯片，如附图41至附图55所示为具体的工艺流程。在具体实施方式中，可以选择制作包括第二N型载流子埋层17的平面栅型IGBT芯片，也可以选择制作不包括第二N型载流子埋层17的平面栅型IGBT芯片。对于该情况，在本发明下述具体实施方式中是不包括第二N型载流子埋层17的。如需在平面栅型IGBT芯片中加入第二N型载流子埋层17，则可以参照上述第一种情况中的具体实施方式，相应地加入对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层17注入、退火过程的步骤。
S21：如附图41所示，选取一块N型半导体衬底，N型半导体衬底由半导体衬底正面部分101和半导体衬底背面部分102组成，材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3，厚度为60um～750um；
以下分两种情况，即衬底厚度较厚与较薄的情况进行介绍。
对于厚度较薄的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，小于300um可归类于这种情况，一般指耐压≤1700V的情况），先做正面工艺，再做背面工艺。
S221a：如附图42所示，先进行正面处理，对N型半导体衬底芯片制作有效区的正面表面进行氧化处理，形成一层氧化层；
S222a：如附图43所示，在N型半导体衬底正面表面的氧化层上进行介质埋层21窗口刻蚀，窗口的大小与平面栅型IGBT芯片的多晶硅栅30的窗口大小相同；
S223a：如附图44所示，对N型半导体衬底的芯片制作有效区的正面进行各向同性刻蚀，结深与介质埋层21的深度一致；
S224a：如附图45所示，去除N型半导体衬底正面表面的氧化层；
S225a：如附图46所示，在经过上述处理的N型半导体衬底的正面表面上沉积氧化硅或氮氧化物等绝缘材料，沉积的厚度与介质埋层21的厚度一致；
S226a：如附图47所示，对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层21；
S227a：如附图48所示，对经过上述处理的N型半导体衬底的正面表面进行N型材料外延，外延材料的掺杂浓度与第一N型载流子埋层16一致，外延厚度为第一N型载流子埋层16的结深；
S228a：如附图49所示，对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：如附图50所示，在外延层的正面表面形成栅氧化层20；
S2210a：如附图51所示，在栅氧化层20的正面表面进行多晶硅沉积，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S2211a：如附图52所示，在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S2212a：如附图53所示，对经过上述处理的N型半导体衬底的正面表面进行P-基区13注入窗口刻蚀，窗口大小与多晶硅栅30窗口一致；
S2213a：如附图54所示，通过P-基区13注入窗口进行P-基区13掺杂注入、退火；
S2214a：如附图55所示，通过P-基区13注入窗口进行N+源极区15掺杂注入、退火；
S2215a：通过P-基区13注入窗口进行P+欧姆接触区14注入、退火（同第一种情况的步骤S1216a）；
S2216a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况的步骤S1217a）；
S2217a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况的步骤S1218a）；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理（同第一种情况步骤S1219a）；
S2219a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况的步骤S1220a）；
然后做背面工艺：
依次为步骤S221b，步骤S222b，步骤S223b，步骤S224b（分别对应于第一种情况的S121b～S124b）。
对于厚度较厚的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，大于300um可归类于这种情况，一般指耐压＞1700V的情况），先做背面的N缓冲层区11工艺，再做正面工艺，最后做背面的P+集电极区12掺杂及集电极金属电极40工艺，具体如下：
S221b：先进行背面处理，将N型半导体衬底的背面部分减薄至所需厚度；
S222b：对N型半导体衬底的背部表面进行N缓冲层区11注入掺杂与推进、退火处理；
S221a：将经过以上处理的N型半导体衬底翻转180度，进行正面处理，对N型半导体衬底芯片制作有效区的正面表面进行氧化处理，形成一层氧化层；
S222a：在N型半导体衬底的正面表面进行介质埋层21窗口刻蚀，窗口的大小与平面栅型IGBT芯片的多晶硅栅30的窗口大小相同；
S223a：对N型半导体衬底芯片制作有效区的正面进行各向同性刻蚀，结深与介质埋层21的深度一致；
S224a：去除N型半导体衬底正面表面的氧化层；
S225a：在经过上述处理的N型半导体衬底的正面表面上沉积氧化硅或氮氧化物等绝缘材料，沉积的厚度与介质埋层21的厚度一致；
S226a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层21；
S227a：对经过上述处理的N型半导体衬底的正面表面进行N型材料外延，外延材料的掺杂浓度与第一N型载流子埋层16一致，外延厚度为第一N型载流子埋层16的结深；
S228a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：在外延层的正面表面形成栅氧化层20；
S2210a：在栅氧化层20的正面表面进行多晶硅沉积，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S2211a：在多晶硅栅的外表面进行硼硅玻璃层沉积处理；
S2212a：对经过上述处理的N型半导体衬底的正面表面进行P-基区13注入窗口刻蚀，窗口大小与多晶硅栅30窗口一致；
S2213a：通过P-基区13注入窗口进行P-基区13掺杂注入、退火；
S2214a：通过P-基区13注入窗口进行N+源极区15掺杂注入、退火；
S2215a：通过P-基区13注入窗口进行P+欧姆接触区14注入、退火（同第一种情况的S1216a）；
S2216a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况的步骤S1217a）；
S2217a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况的步骤S1218a）；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理（同第一种情况S1219a）；
S2219a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况的步骤S1220a）；
S223b：将经过以上处理的N型半导体衬底翻转180度，在N缓冲层区11的外表面进行P+集电极区12注入、掺杂与推进、退火处理；
S224b：在P+集电极区12的外表面制作集电极金属电极40。
对于第三种情况，用于制作如附图15所示的平面栅型IGBT芯片，如附图56至附图72所示为具体的工艺流程。在具体实施方式中，可以选择制作包括第二N型载流子埋层17的平面栅型IGBT芯片，也可以选择制作不包括第二N型载流子埋层17的平面栅型IGBT芯片。对于该情况，在本发明下述具体实施方式中是不包括第二N型载流子埋层17的。如需在平面栅型IGBT芯片中加入第二N型载流子埋层17，则可以参照上述第一种情况中的具体实施方式，相应地加入对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层17注入、退火过程的步骤。
首先制做介质埋层21，具体方法有两种，一种是采用一块N型半导体衬底材料，在一边形成介质埋层21，再进行外延；另外一种办法是采用两块N型半导体衬底材料，在一块上形成介质埋层21，再与另外一块键合，然后减薄。
对于外延法，具体步骤为：
S311：如附图56所示，选取一块N型半导体衬底，N型半导体衬底由半导体衬底正面部分101和半导体衬底背面部分102组成，材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3，厚度为60um～750um；
S312：如附图57所示，对整个芯片有效区的正面表面进行氧化硅或氮氧化物等绝缘材料的沉积，厚度与介质埋层21的厚度一致；
S313：如附图58所示，对绝缘材料层进行刻蚀，形成介质埋层21；
S314：如附图59所示，对经过上述处理的N型半导体衬底的正面表面进行外延，外延层的掺杂浓度与N-漂移区10的掺杂浓度一致，外延厚度与第一N型载流子埋层16的结深一致；
以下分两种情况，即衬底厚度较厚与较薄的情况进行介绍。
对于厚度较薄的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，小于300um可归类于这种情况，一般指耐压≤1700V的情况），先做正面工艺，再做背面工艺，具体如下：
S3151a：如附图60所示，在外延层的外表面上形成栅氧化层20；
S3152a：如附图61所示，在栅氧化层20的外表面进行多晶硅沉积处理，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：如附图62所示，在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S3154a：如附图63所示，对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层16的注入窗口刻蚀，窗口的大小与多晶硅栅30的窗口一致；
S3155a：如附图64所示，通过第一N型载流子埋层16注入窗口对N型半导体衬底进行第一N型载流子埋层16注入、退火；
S3156a：如附图65所示，通过第一N型载流子埋层16注入窗口进行P-基区13掺杂注入、退火；
S3157a：如附图66所示，通过第一N型载流子埋层16注入窗口进行N+源极区15掺杂注入、退火；
S3158a：通过第一N型载流子埋层16注入窗口进行P+欧姆接触区14注入，退火（同第一种情况中的步骤S1216a）；
S3159a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况中的步骤S1217a）；
S3160a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况中的步骤S1218a）；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积（同第一种情况中的步骤S1219a）；
S3162a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况中的步骤S1220a）；
然后做背面工艺：
依次为步骤S3151b、步骤S3152b、步骤S3153b、步骤S3154b（分别对应于第一种情况的S121b～S124b）。
对于厚度较厚的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，大于300um可归类于这种情况，一般指耐压＞1700V的情况），先做背面的N缓冲层区11工艺，再做正面工艺，最后做背面的P+集电极区12掺杂及集电极金属电极40工艺，具体如下：
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区11注入掺杂与推进、退火处理；
S3151a：在外延层的外表面上形成栅氧化层20；
S3152a：在栅氧化层20的外表面进行多晶硅沉积处理，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层16的注入窗口刻蚀，窗口的大小与多晶硅栅30的窗口一致；
S3155a：通过第一N型载流子埋层16注入窗口对N型半导体衬底进行第一N型载流子埋层16注入、退火；
S3156a：通过第一N型载流子埋层16注入窗口进行P-基区13掺杂注入、退火；
S3157a：通过第一N型载流子埋层16注入窗口进行N+源极区15掺杂注入、退火；
S3158a：通过第一N型载流子埋层16注入窗口进行P+欧姆接触区14注入，退火（同第一种情况中的步骤S1216a）；
S3159a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况中的步骤S1217a）；
S3160a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况中的步骤S1218a）；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积（同第一种情况中的步骤S1219a）；
S3162a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况中的步骤S1220a）；
S3153b：对N型半导体衬底的背部表面进行P+集电极区12注入、掺杂与推进、退火处理；
S3154b：在P+集电极区12的外表面制作集电极金属电极40。
对于键合法，具体步骤为：
S321：如附图67所示，选取两块N型半导体衬底，分别为N型半导体衬底一100和N型半导体衬底二200，N型半导体衬底一100和N型半导体衬底二200均分别由半导体衬底正面部分101和半导体衬底背面部分102组成。材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3，厚度为60um～750um；
S322：如附图68所示，将其中一块（第一块）N型半导体衬底进行氧化或者沉积，在N型半导体衬底的硅表面形成氧化硅或氮氧化物等绝缘材料，绝缘材料厚度与介质埋层21的厚度一致（图中的尺寸不按比例），氧化硅可以采用氧化或者沉积的方法来实现，氮氧化物采用沉积的方法来实现；
S323：如附图69所示，对上表面的SiO2或氮氧化物等绝缘材料（将来用作介质埋层21）经过光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层21；
S324：如附图70所示，对第二块N型半导体衬底进行光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成如附图70所示形状的图形，图形中的“凹凸”与第一块中的“凸凹”相吻合，包括形状、深度、宽度等都吻合；
S325：如附图71所示，将第一块N型半导体衬底翻转180°，再将第一N型半导体衬底和第二块N型半导体衬底的凹凸面对接，在高温（450℃～1150℃）下将两块N型半导体衬底直接键合成一块；
S326：如附图72所示，将N型半导体衬底的正面磨片，控制介质埋层21的位置深度为目标深度。
以下分两种情况，即衬底厚度较厚与较薄的情况进行介绍。
对于厚度较薄的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，小于300um可归类于这种情况，一般指耐压≤1700V的情况），先做正面工艺，再做背面工艺，具体如下：
S3151a：在经过上述处理的N型半导体衬底正面表面上形成栅氧化层20；
S3152a：在栅氧化层20的外表面进行多晶硅沉积处理，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层16的注入窗口刻蚀，窗口的大小与多晶硅栅30的窗口一致；
S3155a：通过第一N型载流子埋层16注入窗口对N型半导体衬底进行第一N型载流子埋层16注入、退火；
S3156a：通过第一N型载流子埋层16注入窗口进行P-基区13掺杂注入、退火；
S3157a：通过第一N型载流子埋层16注入窗口进行N+源极区15掺杂注入、退火；
S3158a：通过第一N型载流子埋层16注入窗口进行P+欧姆接触区14注入，退火（同第一种情况中的步骤S1216a）；
S3159a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况中的步骤S1217a）；
S3160a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况中的步骤S1218a）；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积（同第一种情况中的步骤S1219a）；
S3162a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况中的步骤S1220a）；
然后做背面工艺：
依次为步骤S3151b，步骤S3152b，步骤S3153b，步骤S3154b（分别对应于第一种情况的S121b～S124b）。
对于厚度较厚的情况：（这里的厚度指相对厚度，例如对于6英寸的晶圆，大于300um可归类于这种情况，一般指耐压＞1700V的情况），先做背面的N缓冲层区11工艺，再做正面工艺，最后做背面的P+集电极区12掺杂及集电极金属电极40工艺，具体如下：
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对经过上述处理的N型半导体衬底的背部表面进行N缓冲层区11注入掺杂与推进、退火处理；
S3151a：将经过以上处理的N型半导体衬底翻转180度，并进行正面处理，在经过上述处理的N型半导体衬底的正面表面上形成栅氧化层20；
S3152a：在栅氧化层20的外表面进行多晶硅沉积处理，形成多晶硅栅30，并对多晶硅栅30进行N型掺杂，掺杂浓度为5E19/cm3～1E20/cm3；
S3153a：在多晶硅栅30的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层16的注入窗口刻蚀，窗口的大小与多晶硅栅30的窗口一致；
S3155a：通过第一N型载流子埋层16注入窗口对N型半导体衬底进行第一N型载流子埋层16注入、退火；
S3156a：通过第一N型载流子埋层16注入窗口进行P-基区13掺杂注入、退火；
S3157a：通过第一N型载流子埋层16注入窗口进行N+源极区15掺杂注入、退火；
S3158a：通过第一N型载流子埋层16注入窗口进行P+欧姆接触区14注入，退火（同第一种情况中的步骤S1216a）；
S3159a：对N+源极区15表面的氧化层进行发射极金属电极41接触窗口的刻蚀处理（同第一种情况中的步骤S1217a）；
S3160a：对硼硅玻璃层进行栅极金属电极42接触窗口的刻蚀处理（同第一种情况中的步骤S1218a）；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积（同第一种情况中的步骤S1219a）；
S3162a：进行金属电极刻蚀处理，将发射极金属电极41与栅极金属电极42间隔开来（同第一种情况中的步骤S1220a）；
S3153b：将经过以上处理的N型半导体衬底翻转180度，并在N缓冲区11的外表面进行P+集电极区12注入、掺杂与推进、退火处理；
S3154b：在P+集电极区12的外表面制作集电极金属电极40。
如需制作分别不包括第一N型载流子埋层16或第二N型载流子埋层17或介质埋层21的平面栅型IGBT芯片，则省略第一N型载流子埋层16或第二N型载流子埋层17或介质埋层21的相应制作步骤即可。
其中，在步骤S127a、步骤S226a中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行选择性光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层21。介质埋层21进一步采用包括SiO2或氮氧化物在内的绝缘材料。介质埋层21的厚度控制在0.1um～1.5um之间。介质埋层21与多晶硅栅30底部的栅氧化层20非接触。将介质埋层21与栅氧化层20之间的间距控制在0.2um～1um之间，其厚度均匀设置。介质埋层21的宽度等于或小于第一N型载流子埋层16的宽度。
同时，按照与第一N型载流子埋层16在俯视图方向上相似的形状对介质埋层21的形状进行设置。进一步将介质埋层21在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。还可以将介质埋层21在单个元胞内设置为多个俯视图形状为竖条或横条或圆形或任意多边形的图形的组合。同时，还可以将介质埋层21在单个元胞内的多个图形设置为一相同的图形的组合。介质埋层21在单个元胞内的多个图形之间相互接触。
作为一种较佳的实施方式，可以在介质埋层21的两个端部或其中任意一个端部设置向下的端头。也可以在介质埋层21的中部设置一个或多个向下的端头。可以进一步将介质埋层21两个端部的厚度设置为比中部的厚度厚0.2um～1.5um。还可以将介质埋层21的端头设置为相同或不相同的厚度，以及相同或不相同的宽度。还可以将介质埋层21的端头之间设置为相同或不相同的间距。
作为一种较佳的实施方式，按照8E15/cm3～2E16/cm3的掺杂浓度对包括第一N型载流子埋层16和/或第二N型载流子埋层17在内的N型载流子埋层进行掺杂。将包括第一N型载流子埋层16和/或第二N型载流子埋层17在内的N型载流子埋层的结深控制在0.5um～2um之间。进一步将第一N型载流子埋层16的宽度设置为与P-基区13相同的宽度。进一步将第二N型载流子埋层17的宽度设置为与多晶硅栅30相同的宽度。进一步将第一N型载流子埋层16在俯视图方向上的形状设置为与P-基区13相似的形状。将第二N型载流子埋层17在俯视图方向上的形状设置为与多晶硅栅30相似的形状。进一步将第一N型载流子埋层16在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。进一步将第二N型载流子埋层17在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
当平面栅型IGBT芯片包括两个以上的元胞时，可以对平面栅型IGBT芯片的所有元胞或部分元胞设置第一N型载流子埋层16。也可以对平面栅型IGBT芯片的所有元胞或部分元胞设置第二N型载流子埋层17。还可以对平面栅型IGBT芯片的所有元胞或部分元胞设置介质埋层21。
本发明提出了一种具有双重空穴阻挡效应的平面栅型IGBT芯片的制作方法，利用N型载流子埋层的势垒阻挡及介质埋层21的物理阻挡。双重空穴阻挡效应使得IGBT发射极附近的空穴浓度大大提高，IGBT的N-漂移区10内电导调制效应大大增强，从而大大降低IGBT的导通压降。同时，从提高IGBT发射极电子注入效率出发来增强电导调制效应，因而在降低IGBT正向压降的同时，对IGBT的关断时间没有什么影响。介质埋层21可以设置在P-基区13与N型载流子埋层之间的PN结处，尽可能地减小了相关的寄生效应。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (48)
1.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S11：选取一块N型半导体衬底；
S121a：先进行正面处理，对N型半导体衬底的芯片制作有效区的正面表面进行第二N型载流子埋层（17）的注入，再进行退火处理，在第二N型载流子埋层（17）的表面形成氧化层；
S122a：在氧化层上进行第一N型载流子埋层（16）注入窗口的刻蚀；
S123a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入，再进行退火处理；
S124a：对第一N型载流子埋层（16）进行刻蚀，刻蚀深度大于P-基区（13）的结深，小于第一N型载流子埋层（16）的结深；
S125a：进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：在第一N型载流子埋层（16）的外表面进行绝缘材料沉积，沉积厚度与介质埋层（21）的厚度一致；
S127a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层（21）；
S128a：对经过上述处理的N型半导体衬底的正面表面进行P型材料外延处理，外延材料的掺杂浓度与P-基区（13）一致，外延厚度为P-基区（13）的结深；
S129a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：对介质埋层（21）两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层（16）一致；
S1211a：在经过以上处理的N型半导体衬底的正面表面形成栅氧化层（20）；
S1212a：在栅氧化层（20）的外表面进行多晶硅沉积，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S1213a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S1214a：对经过上述处理的N型半导体衬底的正面表面进行N+源极区（15）注入窗口的刻蚀处理；
S1215a：通过N+源极区（15）注入窗口对外延材料进行N+源极区（15）掺杂、注入，再进行退火处理；
S1216a：通过N+源极区（15）注入窗口进行P+欧姆接触区（14）注入，再进行退火处理；
S1217a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S1218a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S1219a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S121b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S122b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入、掺杂与推进、退火处理；
S123b：在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S124b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
2.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S11：选取一块N型半导体衬底；
S121b：先将N型半导体衬底翻转180度，进行背面处理，将N型半导体衬底的背面部分减薄至所需厚度；
S122b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入、掺杂与推进、退火处理；
S121a：将经过以上处理的N型半导体衬底翻转180度，进行正面处理，对N型半导体衬底芯片制作有效区的正面表面进行第二N型载流子埋层（17）的注入，再进行退火处理，在第二N型载流子埋层（17）的表面形成氧化层；
S122a：在氧化层上进行第一N型载流子埋层（16）注入窗口的刻蚀；
S123a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入，再进行退火处理；
S124a：对第一N型载流子埋层（16）进行刻蚀处理，刻蚀深度大于P-基区（13）的结深，小于第一N型载流子埋层（16）的结深；
S125a：进行氧化层刻蚀处理，去除退火处理过程中N型半导体衬底表面生成的氧化层；
S126a：在第一N型载流子埋层（16）的外表面进行绝缘材料沉积；
S127a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层（21）；
S128a：对经过上述处理的N型半导体衬底的正面表面进行P型材料外延处理，外延材料的掺杂浓度与P-基区（13）一致，外延厚度为P-基区（13）的结深；
S129a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S1210a：对介质埋层（21）两端上方的部分进行N型掺杂，掺杂浓度与第一N型载流子埋层（16）一致；
S1211a：在经过以上处理的N型半导体衬底的外表面形成栅氧化层（20）；
S1212a：在栅氧化层（20）的外表面进行多晶硅沉积，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S1213a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S1214a：对经过上述处理的N型半导体衬底的正面表面进行N+源极区（15）注入窗口的刻蚀处理；
S1215a：通过N+源极区（15）注入窗口对外延材料进行N+源极区（15）掺杂注入，再进行退火处理；
S1216a：通过N+源极区（15）注入窗口进行P+欧姆接触区（14）注入，再进行退火处理；
S1217a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S1218a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S1219a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S1220a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S123b：将经过以上处理的N型半导体衬底翻转180度，并在N缓冲层区（11）的外表面进行P+集电极区（12）注入掺杂与推进、退火处理；
S124b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
3.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S21：选取一块N型半导体衬底；
S221a：先进行正面处理，对N型半导体衬底的正面表面进行氧化处理，形成一层氧化层；
S222a：对N型半导体衬底正面表面的氧化层进行介质埋层（21）窗口刻蚀；
S223a：对N型半导体衬底的芯片制作有效区的正面进行刻蚀，结深与介质埋层（21）的深度一致；
S224a：去除N型半导体衬底正面表面的氧化层；
S225a：在经过上述处理的N型半导体衬底的正面表面上进行绝缘材料沉积处理，沉积厚度与介质埋层（21）的厚度一致；
S226a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层（21）；
S227a：对经过上述处理的N型半导体衬底的正面表面进行N型材料外延处理，外延材料的掺杂浓度与第一N型载流子埋层（16）一致，外延厚度为第一N型载流子埋层（16）的结深；
S228a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：在外延层的正面表面形成栅氧化层（20）；
S2210a：在栅氧化层（20）的正面表面进行多晶硅沉积，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S2211a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S2212a：对经过上述处理的N型半导体衬底的正面表面进行P-基区（13）注入窗口刻蚀处理；
S2213a：通过P-基区（13）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S2214a：通过P-基区（13）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S2215a：通过P-基区（13）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S2216a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S2217a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S2219a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S221b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S222b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入、掺杂与推进、退火处理；
S223b：在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S224b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
4.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S21：选取一块N型半导体衬底；
S221b：先进行背面处理，将N型半导体衬底的背面部分减薄至所需厚度；
S222b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入掺杂与推进、退火处理；
S221a：将经过以上处理的N型半导体衬底翻转180度，进行正面处理，对N型半导体衬底的正面表面进行氧化处理，形成一层氧化层；
S222a：对N型半导体衬底正面表面的氧化层进行介质埋层（21）窗口刻蚀；
S223a：对N型半导体衬底芯片制作有效区的正面进行刻蚀，结深与介质埋层（21）的深度一致；
S224a：去除N型半导体衬底正面表面的氧化层；
S225a：在经过上述处理的N型半导体衬底的正面表面上进行绝缘材料沉积处理，沉积厚度与介质埋层（21）的厚度一致；
S226a：对所沉积的绝缘材料进行选择性光刻与刻蚀，形成介质埋层（21）；
S227a：对经过上述处理的N型半导体衬底的正面表面进行N型材料外延处理，外延材料的掺杂浓度与第一N型载流子埋层（16）一致，外延厚度为第一N型载流子埋层（16）的结深；
S228a：对外延材料的正面表面进行打磨处理，去掉外延层的突出部分；
S229a：在外延层的正面表面形成栅氧化层（20）；
S2210a：在栅氧化层（20）的正面表面进行多晶硅沉积，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S2211a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S2212a：对经过上述处理的N型半导体衬底的正面表面进行P-基区（13）注入窗口刻蚀处理；
S2213a：通过P-基区（13）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S2214a：通过P-基区（13）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S2215a：通过P-基区（13）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S2216a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S2217a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S2218a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S2219a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S223b：将经过以上处理的N型半导体衬底翻转180度，在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S224b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
5.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S311：选取一块N型半导体衬底；
S312：对N型半导体衬底的芯片制作有效区的正面表面进行绝缘材料的沉积，厚度与介质埋层（21）的厚度一致；
S313：对绝缘材料层进行刻蚀，形成介质埋层（21）；
S314：对经过上述处理的N型半导体衬底的正面表面进行外延处理，外延层的掺杂浓度与N-漂移区（10）的掺杂浓度一致，外延层的厚度与第一N型载流子埋层（16）的结深一致；
S3151a：在外延层的外表面上形成栅氧化层（20）；
S3152a：在栅氧化层（20）的外表面进行多晶硅沉积处理，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S3153a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层（16）注入窗口刻蚀；
S3155a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入、退火处理；
S3156a：通过第一N型载流子埋层（16）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层（16）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层（16）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S3159a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入掺杂与推进、退火处理；
S3153b：在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S3154b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
6.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S311：选取一块N型半导体衬底；
S312：对N型半导体衬底芯片制作有效区的正面表面进行绝缘材料的沉积，厚度与介质埋层（21）的厚度一致；
S313：对绝缘材料层进行刻蚀，形成介质埋层（21）；
S314：对经过上述处理的N型半导体衬底的正面表面进行外延处理，外延层的掺杂浓度与N-漂移区（10）的掺杂浓度一致，外延层的厚度与第一N型载流子埋层（16）的结深一致；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入掺杂与推进、退火处理；
S3151a：在外延层的外表面上形成栅氧化层（20）；
S3152a：在栅氧化层（20）的外表面进行多晶硅沉积处理，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S3153a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层（16）注入窗口刻蚀；
S3155a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入、退火处理；
S3156a：通过第一N型载流子埋层（16）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层（16）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层（16）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S3159a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S3153b：对N型半导体衬底的背部表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S3154b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
7.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S321：选取两块N型半导体衬底；
S322：将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料，绝缘材料厚度与介质埋层（21）的厚度一致；
S323：对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层（21）；
S324：对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S323中介质埋层（21）凹凸面相吻合的图形；
S325：将第一块N型半导体衬底翻转180°，再将在步骤S323中由N型半导体衬底形成的介质埋层（21）与步骤S324中形成的图形进行凹凸面对接，在450℃～1150℃温度下将两块N型半导体衬底直接键合成一块；
S326：将N型半导体衬底的正面磨片，控制介质埋层（21）的位置深度为目标深度；
S3151a：在经过上述处理的N型半导体衬底的正面表面上形成栅氧化层（20）；
S3152a：在栅氧化层（20）的外表面进行多晶硅沉积处理，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S3153a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层（16）注入窗口刻蚀；
S3155a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入、退火处理；
S3156a：通过第一N型载流子埋层（16）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层（16）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层（16）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S3159a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对N型半导体衬底的背部表面进行N缓冲层区（11）注入掺杂与推进、退火处理；
S3153b：在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S3154b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
8.一种平面栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤：
S321：选取两块N型半导体衬底；
S322：将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料，绝缘材料厚度与介质埋层（21）的厚度一致；
S323：对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层（21）；
S324：对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S323中介质埋层（21）凹凸面相吻合的图形；
S325：将第一块N型半导体衬底翻转180°，再将在步骤S323中由N型半导体衬底形成的介质埋层（21）与步骤S324中形成的图形进行凹凸面对接，在450℃～1150℃温度下将两块N型半导体衬底直接键合成一块；
S326：将N型半导体衬底的正面磨片，控制介质埋层（21）的位置深度为目标深度；
S3151b：将经过以上处理的N型半导体衬底翻转180度，并进行背面处理，将背面部分减薄至所需厚度；
S3152b：对经过上述处理的N型半导体衬底的背部表面进行N缓冲层区（11）注入掺杂与推进、退火处理；
S3151a：将经过以上处理的N型半导体衬底翻转180度，并进行正面处理，在经过上述处理的N型半导体衬底的正面表面上形成栅氧化层（20）；
S3152a：在栅氧化层（20）的外表面进行多晶硅沉积处理，形成多晶硅栅（30），并对多晶硅栅（30）进行N型掺杂；
S3153a：在多晶硅栅（30）的外表面进行硼硅玻璃层沉积处理；
S3154a：对经过上述处理的N型半导体衬底的正面表面进行第一N型载流子埋层（16）注入窗口刻蚀；
S3155a：通过第一N型载流子埋层（16）注入窗口对N型半导体衬底进行第一N型载流子埋层（16）注入、退火处理；
S3156a：通过第一N型载流子埋层（16）注入窗口进行P-基区（13）掺杂、注入处理，再进行退火处理；
S3157a：通过第一N型载流子埋层（16）注入窗口进行N+源极区（15）掺杂、注入处理，再进行退火处理；
S3158a：通过第一N型载流子埋层（16）注入窗口进行P+欧姆接触区（14）注入处理，再进行退火处理；
S3159a：对N+源极区（15）表面的氧化层进行发射极金属电极（41）接触窗口的刻蚀处理；
S3160a：对硼硅玻璃层进行栅极金属电极（42）接触窗口的刻蚀处理；
S3161a：对经过上述处理的N型半导体衬底的正面表面进行金属电极沉积处理；
S3162a：进行金属电极刻蚀处理，将发射极金属电极（41）与栅极金属电极（42）间隔开来；
S3153b：将经过以上处理的N型半导体衬底翻转180度，并在N缓冲层区（11）的外表面进行P+集电极区（12）注入、掺杂与推进、退火处理；
S3154b：在P+集电极区（12）的外表面制作集电极金属电极（40）。
9.根据权利要求1或2所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述第一N型载流子埋层（16）注入窗口的大小与多晶硅栅（30）的窗口大小相同。
10.根据权利要求9所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述N+源极区（15）注入窗口的大小与多晶硅栅（30）的窗口大小相同。
11.根据权利要求10所述的一种平面栅型IGBT芯片制作方法，其特征在于：采用各向同性刻蚀方法对第一N型载流子埋层（16）进行刻蚀。
12.根据权利要求3或4所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）窗口的大小与多晶硅栅（30）的窗口大小相同。
13.根据权利要求12所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述P-基区（13）注入窗口的大小与多晶硅栅（30）的窗口大小相同。
14.根据权利要求13所述的一种平面栅型IGBT芯片制作方法，其特征在于：采用各向同性刻蚀方法对N型半导体衬底的芯片制作有效区进行刻蚀。
15.根据权利要求5或6所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述第一N型载流子埋层（16）注入窗口的大小与多晶硅栅（30）的窗口大小相同。
16.根据权利要求7或8所述的一种平面栅型IGBT芯片制作方法，其特征在于：采用各向异性的腐蚀方法或者等离子刻蚀方法对第二块N型半导体衬底进行光刻与刻蚀。
17.根据权利要求1至8中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述N型半导体衬底采用包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
18.根据权利要求17所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述N型半导体衬底采用N型掺杂材料，掺杂浓度为8E12/cm3～5E14/cm3；所述多晶硅栅（30）的掺杂浓度为5E19/cm3～1E20/cm3。
19.根据权利要求18所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述N型半导体衬底的材料厚度控制在60um～750um之间。
20.根据权利要求1-4、10、11、13、14中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：在所述步骤S127a和步骤S226a中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行不少于两次的光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层（21）。
21.根据权利要求5-8中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）的宽度等于或小于第一N型载流子埋层（16）的宽度。
22.根据权利要求20所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）采用包括SiO2或氮氧化物在内的绝缘材料。
23.根据权利要求22所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）的厚度控制在0.1um～1.5um之间。
24.根据权利要求1-8、18、19、22、23中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）与多晶硅栅（30）底部的栅氧化层（20）非接触。
25.根据权利要求24所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）与栅氧化层（20）之间的间距控制在0.2um～1um之间。
26.根据权利要求25所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）的厚度均匀设置。
27.根据权利要求1-8、18、19、22、23、25、26中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：按照与第一N型载流子埋层（16）在芯片正面俯视方向上相似的形状对介质埋层（21）的形状进行设置。
28.根据权利要求27所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
29.根据权利要求28所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）在单个元胞内设置为多个从芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形的组合。
30.根据权利要求28所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）在单个元胞内设置为多个相同图形的组合。
31.根据权利要求29或30所述的一种平面栅型IGBT芯片制作方法，其特征在于：所述介质埋层（21）在单个元胞内的多个图形之间相互接触。
32.根据权利要求1-8、18、19、22、23、25、26、28-30中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：在所述介质埋层（21）的两个端部或其中任意一个端部设置向下的端头。
33.根据权利要求32所述的一种平面栅型IGBT芯片制作方法，其特征在于：在所述介质埋层（21）的中部设置一个以上向下的端头。
34.根据权利要求33所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）两个端部的厚度设置为比中部的厚度厚0.2um～1.5um。
35.根据权利要求32所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）的端头设置为相同或不相同的厚度。
36.根据权利要求32所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）的端头设置为相同或不相同的宽度。
37.根据权利要求32所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述介质埋层（21）的端头之间设置为相同或不相同的间距。
38.根据权利要求1-8、18、19、22、23、25、26、28-30、33、34中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：按照8E15/cm3～2E16/cm3的掺杂浓度对包括第一N型载流子埋层（16）和/或第二N型载流子埋层（17）在内的N型载流子埋层进行掺杂。
39.根据权利要求38所述的一种平面栅型IGBT芯片制作方法，其特征在于：将包括第一N型载流子埋层（16）和/或第二N型载流子埋层（17）在内的N型载流子埋层的结深控制在0.5um～2um之间。
40.根据权利要求39所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第一N型载流子埋层（16）的宽度设置为大于或小于P-基区（13）的宽度。
41.根据权利要求40所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第二N型载流子埋层（17）的宽度设置为大于或小于多晶硅栅（30）的宽度。
42.根据权利要求1-8、18、19、22、23、25、26、28-30、33、34、39-41中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第一N型载流子埋层（16）在芯片正面俯视方向上的形状设置为与P-基区（13）相似的形状。
43.根据权利要求42所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第二N型载流子埋层（17）在芯片正面俯视方向上的形状设置为与多晶硅栅（30）相似的形状。
44.根据权利要求42所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第一N型载流子埋层（16）在单个元胞范围内的从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
45.根据权利要求43所述的一种平面栅型IGBT芯片制作方法，其特征在于：将所述第二N型载流子埋层（17）在单个元胞范围内的从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
46.根据权利要求1-8、18、19、22、23、25、26、28-30、33、34、39-41、43-45中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，对所述平面栅型IGBT芯片的所有元胞或部分元胞设置第一N型载流子埋层（16）。
47.根据权利要求1-8、18、19、22、23、25、26、28-30、33、34、39-41、43-45中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，对所述平面栅型IGBT芯片的所有元胞或部分元胞设置第二N型载流子埋层（17）。
48.根据权利要求1-8、18、19、22、23、25、26、28-30、33、34、39-41、43-45中任一权利要求所述的一种平面栅型IGBT芯片制作方法，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，对所述平面栅型IGBT芯片的所有元胞或部分元胞设置介质埋层（21）。
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