CN103762230A - N沟道注入效率增强型绝缘栅双极型晶体管 - Google Patents
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- 238000002347 injection Methods 0.000 title abstract description 4
- 239000007924 injection Substances 0.000 title abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 230000003139 buffering effect Effects 0.000 claims description 12
- 230000005465 channeling Effects 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 abstract description 14
- 238000005036 potential barrier Methods 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000009825 accumulation Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- -1 phosphonium ion Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Thyristors (AREA)
Abstract
N沟道注入效率增强型绝缘栅双极型晶体管，属于功率半导体器件技术领域，本发明是在传统SOI-LIGBT器件结构基础上，在多晶硅栅下方分别引入第一P型体区和N型体区。在正向导通时，高的N型体区掺杂浓度或厚度，抬高了空穴的势垒，增强了发射极附近载流子的浓度，从而获得更好的载流子分布，降低了器件的正向导通压降并获得了更好的正向导通压降和关断损耗的折中关系，同时提高了器件的饱和电流能力。在正向阻断时，多晶硅栅相当于一个场板，导致器件耐压由第一P型体区与N型外延层耗尽决定，因此N型体区浓度可以大幅提高，且不会影响器件的耐压。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，具体来说，是N沟道注入效率增强型绝缘栅双极型晶体管，特别适用于功率集成电路如变频调速、电力牵引、变频家电、半桥驱动电路以及汽车生产领域等驱动芯片。
背景技术
当前，随着现代化和信息化时代的发展，高压集成电路的发展越来越迅速，工艺技术也在不断提高，在这种形势下绝缘体上硅(Silicon On Insulator,SOI)工艺技术问世了，其独特的绝缘埋层把器件与衬底完全隔离，在很大程度上减轻了硅器件的寄生效应，大大提高了器件和电路的性能。绝缘体上硅横向绝缘栅双极型晶体管(SOI-Lateral Insulated Gate Bipolar Transistor,SOI-LIGBT)是一种典型的基于SOI工艺的器件，具有易于集成、耐压高、驱动电流能力强、开关速度快等优点，在功率集成电路中得到了广泛应用。由于SOI-LIGBT用作功率集成电路中的功率开关管，其功率损耗决定了整个系统的损耗，并且其面积也占据了整个功率集成电路芯片很大一部分，面积大会使功率集成电路制造成本偏高。因此，降低SOI-LIGBT功率损耗、减小SOI-LIGBT面积是其主要发展方向，对功率集成电路的设计具有十分重要的意义。
目前，针对如何降低SOI-LIGBT的损耗、提高器件电流能力、减小芯片面积，国内外提出了许多器件结构上的改进方法。例如，日立公司提出了载流子存储层横向绝缘栅双极型晶体管，以图1为例，通过在发射极区的P体区外围引入了一层N型层作为空穴的势垒，达到阻挡空穴以提高漂移区载流子整体浓度的目的，如图3所示。N型载流子存储层的引入可以增强器件内部电导调制效应，从而降低器件的正向导通压降。但是该结构所引入的N型载流子存储层会增大P体区外围N型漂移区的浓度，如果引入的N型载流子存储层浓度偏低，空穴势垒较小，空穴积累不明显，正向饱和压降改善幅度小；如果引入的N型载流子存储层浓度偏高，虽然会明显改善正向饱和压降，但会造成器件的击穿电压急剧下降，严重影响器件的工作性能。
发明内容
本发明针对上述问题，提出了一种N沟道注入效率增强型绝缘栅双极型晶体管。该结构可以显著降低器件的正向导通压降、提高器件的电流能力、减小芯片面积，并且不会影响器件的耐压。
本发明提供如下技术方案：
一种N沟道注入效率增强型绝缘栅双极型晶体管，包括：P型衬底，在P型衬底上设有埋氧，在埋氧上设有N型外延层，在N型外延层的内部设有N型缓冲阱和第二P型体区，在N型缓冲阱内设有P型集电极区，在第二P型体区中设有重掺杂P型发射极区和N型发射极区，在N型外延层的表面设有栅氧化层和场氧化层且栅氧化层的一端和场氧化层的一端相抵，所述栅氧化层的另一端向N型发射极区延伸并止于N型发射极区，所述场氧化层的另一端向P型集电极区延伸并止于N型缓冲阱，在栅氧化层的表面设有多晶硅栅且多晶硅栅延伸至场氧化层的上表面，在场氧化层、N型发射极区、第二P型体区、多晶硅栅、P型集电极区和N型缓冲阱表面设有钝化层，在P型集电极区表面连接有第一金属层，在多晶硅栅表面连接有第二金属层，在重掺杂P型发射极区和N型发射极区表面连接有第三金属层，其特征在于，在N型外延层的内部设有第一P型体区和N型体区，并且，所述第二P型体区位于N型体区上方且所述第二P型体区被N型体区包围，所述第一P型体区位于多晶硅栅的下方，所述第一P型体区的一个边界与N型体区的一个边界相抵触。进一步地，第一P型体区与埋氧的边界可以相连或不相连；第一P型体区与栅氧化层的边界可以相连或不相连；第一P型体区(4)不与第二P型体区(5)相连，第一P型体区(4)不与场氧化层（12）相连；当第一P型体区(4)与栅氧化层(9)的下边界相连时，第一P型体区(4)的浓度低于第二P型体区(5)的浓度。
与现有技术相比，本发明具有如下优点：
本发明提供了一种N沟道注入效率增强型绝缘栅双极型晶体管。该器件结构是在传统SOI-LIGBT器件结构的基础上，在器件栅极下方引入第一P型体区。在器件正向导通时，高的N型体区掺杂浓度或厚度，抬高了空穴的势垒，增强了发射极附近载流子的浓度，从而获得更好的载流子分布，以降低器件的正向饱和压降并获得更好的正向导通压降和关断损耗的折中。在正向阻断时，多晶硅栅接低电位，相当于一个场板，使栅下方的N型外延层表面耗尽，当耗尽层展宽、与第一P型体区接触时，第一P型体区的空穴可以通过耗尽层流向发射极，第一P型体区与N型外延层耗尽耐压，而第一P型体区与第二P型体区之间的N型体区并不参与耗尽耐压，因此N型体区浓度可以大幅提高，并且不会影响器件的耐压。
本发明器件不仅降低了线性区的正向导通压降，而且还提高了饱和区的电流能力，饱和区电流能力约为一般结构的2倍，这就可以有效减小芯片面积，降低芯片制造成本。
附图说明
图1所示为传统N沟道绝缘体上硅横向绝缘栅双极型晶体管的器件剖面结构图。
图2所示为本发明改进后的N沟道注入效率增强型绝缘栅双极型晶体管的器件剖面结构图。
图3所示为N沟道载流子存储层绝缘体上硅横向绝缘栅双极型晶体管剖面结构图。
图4是本发明器件与传统器件的正向I-V曲线对比图，从图中可以明显看出，改进后的器件具有较低的正向导通压降和较高的饱和电流能力。
图5是本发明器件和传统器件的击穿电压比较图，可以看出改进后的结构并没有影响器件的耐压。
图6是本发明器件和传统器件的关断损耗与饱和压降的折中关系对比图，可以看出改进后的结构明显改善了关断损耗与饱和压降的折中关系。
图7是本发明器件和传统器件的导通过程中空穴浓度分布对比图，可以看出改进后的结构导通状态下内部空穴浓度明显高于传统器件，因此其具有较低的正向导通压降和较高的饱和电流能力。
具体实施方式
下面结合图2，对本发明做详细说明，一种N沟道注入效率增强型绝缘栅双极型晶体管，包括：P型衬底1，在P型衬底1上设有埋氧2，在埋氧2上设有N型外延层3，在N型外延层3的内部设有N型缓冲阱14和第二P型体区5，在N型缓冲阱14内设有P型集电极区13，在第二P型体区5中设有重掺杂P型发射极区18和N型发射极区6，在N型外延层3的表面设有栅氧化层9和场氧化层12且栅氧化层9的一端和场氧化层12的一端相抵，所述栅氧化层9的另一端向N型发射极区6延伸并止于N型发射极区6，所述场氧化层12的另一端向P型集电极区13延伸并止于N型缓冲阱14，在栅氧化层9的表面设有多晶硅栅10且多晶硅栅10延伸至场氧化层12的上表面，在场氧化层12、N型发射极区6、第二P型体区5、多晶硅栅10、P型集电极区13和N型缓冲阱14表面设有钝化层8，在P型集电极区13表面连接有第一金属层15，在多晶硅栅10表面连接有第二金属层11，在重掺杂P型发射极区18和N型发射极区6表面连接有第三金属层7，其特征在于，在N型外延层3的内部设有第一P型体区4和N型体区16，并且，所述第二P型体区5位于N型体区16上方且所述第二P型体区5被N型体区16包围，所述第一P型体区4位于多晶硅栅10的下方，所述第一P型体区10的一个边界与N型体区16的一个边界相接触。
所述的第一P型体区4与埋氧2的边界可以相连或不相连；第一P型体区4与栅氧化层9的边界可以相连或不相连；第一P型体区4不与第二P型体区5相连，第一P型体区4不与场氧化层12相连；当第一P型体区4与栅氧化层9相连时，第一P型体区4的浓度低于第二P型体区5的浓度。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
SOI-LIGBT的正向导通压降VF＝Vchannel+Vdrift+Vpn，其中Vchannel为沟道压降，Vdrift为漂移区压降，Vpn为阳极PN结导通压降。Vdrift为影响正向导通压降的主要因素，可以用pin二极管模型近似为
式中wB近似为SOI-LIGBT的漂移区宽度，μn代表电子迁移率，μp代表空穴迁移率，τeff表示有效载流子寿命。
其中τHL为大注入条件下漂移区载流子等效寿命，hp为发射极参数，pL为靠近第二P型体区处的空穴密度，pR为靠近SOI-LIGBTP型集电极区的空穴密度，
为漂移区平均空穴密度。上式表明正向导通时，漂移区的载流子分布会对器件的有效载流子寿命有影响。SOI-LIGBT工艺省去了载流子寿命控制技术，τHL会比较大，此时τeff主要由载流子分布所决定。
据此，本发明器件在N型外延层3的内部、多晶硅栅10的下方设有第一P型体区4，在第一P型体区4和N型体区16之间有内建势
其中NA和ND分别为第一P型体区4和N型体区16的掺杂浓度，通过该式可以看到随着NA及ND的提高，内建势增大，空穴势垒抬高，阻碍空穴的运动能力增强，使空穴在第一P型体区4和N型体区16之间的地方积累，这可以提高平均空穴密度
从而增大有效载流子寿命τeff，增强器件发射极的电子注入效率，降低漂移区压降Vdrift，同时提高了器件的饱和电流能力。
本发明器件在N型外延层3的内部设有N型体区16，通过提高N型体区16的浓度，可以提升器件电流能力，且不会影响器件的耐压，传统结构改变N型体区16处的浓度会降低器件的耐压。
为了验证本发明结构的好处，本专利通过半导体器件仿真软件SentaurusTcad对结构进行了对比仿真，如图4～图7所示。图4为发明结构与传统结构正向I-V曲线对比图，可以看出发明结构饱和区域的电流约为传统结构的2倍，电流为0.01A时，发明结构的压降约比传统结构降低了1V；图5中为发明结构与传统结构的耐压对比图，从图中可以看出两种结构耐压基本一样，约为610V；图6为发明结构与传统结构关断损耗及导通压降折中关系的对比图，可以看出发明结构的关断损耗与导通压降的折中关系要明显优于传统结构，如导通压降取1.6V，发明结构关断损耗约为5mJ/cm2，而传统结构约为15mJ/cm2；最后，图7中给出了导通过程中器件内部的空穴浓度分布图，不难看出，发明结构内部空穴浓度整体要高于传统结构，这是由于第一P型体区和N型体区之间的空穴势垒抑制了空穴向发射极流动，使器件内部载流子浓度整体上升，最终导致该结构电流密度明显高于传统结构。
综上所述，本发明器件第一P型体区4及N型体区16所引入的空穴势垒可以有效提高器件内部载流子浓度，并且提高N型体区16的浓度可以获得更好的载流子分布，最终不仅降低了器件的正向导通压降，还提高了其饱和区的电流能力，饱和区电流能力约为一般结构的2倍，这就可以有效减小芯片面积，降低芯片制造成本。而且本发明采用SOI工艺。
本发明采用如下方法来制备：
首先是常规的SOI层制作，其中外延层3采用N型掺杂。接下来的是横向绝缘栅双极型晶体管的制作，包括在N型外延3上通过注入磷离子形成N型缓冲层14，使用同一块光刻板注入硼离子形成第一P型体区4和第二P型体区5；然后是场氧化层12，接下来是栅氧化层9的生长，之后淀积多晶硅10，刻蚀形成栅，再通过氟化硼离子在低能量条件下注入形成P型集电极区13，然后制作发射极区6。淀积二氧化硅，刻蚀电极接触区后淀积金属，再刻蚀金属并引出电极，最后进行钝化处理。
Claims (4)
1.一种N沟道注入效率增强型绝缘栅双极型晶体管，包括：P型衬底(1)，在P型衬底(1)上设有埋氧(2)，在埋氧(2)上设有N型外延层(3)，在N型外延层(3)的内部设有N型缓冲阱(14)和第二P型体区(5)，在N型缓冲阱(14)内设有P型集电极区(13)，在第二P型体区(5)中设有重掺杂P型发射极区(18)和N型发射极区(6)，在N型外延层(3)的表面设有栅氧化层(9)和场氧化层(12)且栅氧化层(9)的一端和场氧化层(12)的一端相抵，所述栅氧化层(9)的另一端向N型发射极区(6)延伸并止于N型发射极区(6)，所述场氧化层(12)的另一端向P型集电极区(13)延伸并止于N型缓冲阱(14)，在栅氧化层(9)的表面设有多晶硅栅(10)且多晶硅栅(10)延伸至场氧化层(12)的上表面，在场氧化层(12)、N型发射极区(6)、第二P型体区(5)、多晶硅栅(10)、P型集电极区(13)和N型缓冲阱(14)表面设有钝化层(8)，在P型集电极区(13)表面连接有第一金属层(15)，在多晶硅栅(10)表面连接有第二金属层(11)，在重掺杂P型发射极区(18)和N型发射极区(6)表面连接有第三金属层(7)，其特征在于，在N型外延层(3)的内部设有第一P型体区(4)和N型体区(16)，并且，所述第二P型体区(5)位于N型体区(16)上方且所述第二P型体区(5)被N型体区(16)包围，所述第一P型体区(4)位于多晶硅栅(10)的下方，所述第一P型体区(10)的一个边界与N型体区(16) 的一个边界相接触。
2.根据权利要求1所述的N沟道注入效率增强型绝缘栅双极型晶体管，其特征在于，第一P型体区(4)与埋氧(2)的边界可以相连或不相连；第一P型体区(4)与栅氧化层(9)的边界可以相连或不相连。
3.根据权利要求1所述的N沟道注入效率增强型绝缘栅双极型晶体管，其特征在于第一P型体区(4)不与第二P型体区(5)相连，第一P型体区(4)不与场氧化层（12）相连。
4.根据权利要求2所述的N沟道注入效率增强型绝缘栅双极型晶体管，当第一P型体区(4)与栅氧化层(9)的下边界相连时，第一P型体区(4)的浓度低于第二P型体区(5)的浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410036513.8A CN103762230B (zh) | 2014-01-24 | 2014-01-24 | N沟道注入效率增强型绝缘栅双极型晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410036513.8A CN103762230B (zh) | 2014-01-24 | 2014-01-24 | N沟道注入效率增强型绝缘栅双极型晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103762230A true CN103762230A (zh) | 2014-04-30 |
| CN103762230B CN103762230B (zh) | 2016-06-29 |
Family
ID=50529440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410036513.8A Active CN103762230B (zh) | 2014-01-24 | 2014-01-24 | N沟道注入效率增强型绝缘栅双极型晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103762230B (zh) |
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