CN103779404B - P沟道注入效率增强型绝缘栅双极型晶体管 - Google Patents
P沟道注入效率增强型绝缘栅双极型晶体管 Download PDFInfo
- Publication number
- CN103779404B CN103779404B CN201410035881.0A CN201410035881A CN103779404B CN 103779404 B CN103779404 B CN 103779404B CN 201410035881 A CN201410035881 A CN 201410035881A CN 103779404 B CN103779404 B CN 103779404B
- Authority
- CN
- China
- Prior art keywords
- type
- tagma
- type tagma
- bipolar transistor
- emitter region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005465 channeling Effects 0.000 title claims abstract description 13
- 238000002513 implantation Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 230000003139 buffering effect Effects 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 239000002800 charge carrier Substances 0.000 abstract description 2
- 238000011982 device technology Methods 0.000 abstract description 2
- 238000005036 potential barrier Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229940090044 injection Drugs 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
P沟道注入效率增强型绝缘栅双极型晶体管，属于功率半导体器件技术领域，本发明是在传统SOI-LIGBT器件结构基础上，在多晶硅栅下方分别引入第一N型体区和P型体区。在正向导通时，高的N型体区掺杂浓度或厚度，抬高了电子的势垒，增强了发射极附近载流子的浓度，从而获得更好的载流子分布，降低了器件的正向导通压降并获得了更好的正向导通压降和关断损耗的折中关系，同时提高了器件的饱和电流能力。在正向阻断时，多晶硅栅相当于一个场板，导致器件耐压由第一N型体区与P型外延层耗尽决定，因此P型体区浓度可以大幅提高，且不会影响器件的耐压。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，具体来说，是P沟道注入效率增强型绝缘栅双极型晶体管，特别适用于功率集成电路如变频调速、电力牵引、变频家电、半桥驱动电路以及汽车生产领域等驱动芯片。
背景技术
当前，随着现代化和信息化时代的发展，高压集成电路的发展越来越迅速，工艺技术也在不断提高，在这种形势下绝缘体上硅(SiliconOnInsulator,SOI)工艺技术问世了，其独特的绝缘埋层把器件与衬底完全隔离，在很大程度上减轻了硅器件的寄生效应，大大提高了器件和电路的性能。绝缘体上硅横向绝缘栅双极型晶体管(SOI-LateralInsulatedGateBipolarTransistor,SOI-LIGBT)是一种典型的基于SOI工艺的器件，具有易于集成、耐压高、驱动电流能力强、开关速度快等优点，在功率集成电路中得到了广泛应用。由于SOI-LIGBT用作功率集成电路中的功率开关管，其功率损耗决定了整个系统的损耗，并且其面积也占据了整个功率集成电路芯片很大一部分，面积大会使功率集成电路制造成本偏高。因此，降低SOI-LIGBT功率损耗、减小SOI-LIGBT面积是其主要发展方向，对功率集成电路的设计具有十分重要的意义。
发明内容
本发明针对上述问题，提出了一种P沟道注入效率增强型绝缘栅双极型晶体管。该结构可以显著降低器件的正向导通压降、提高器件的电流能力、减小芯片面积，并且不会影响器件的耐压。
本发明提供如下技术方案：
一种P沟道注入效率增强型绝缘栅双极型晶体管，包括：N型衬底，在N型衬底上设有埋氧，在埋氧上设有P型外延层，在P型外延层的内部设有P型缓冲阱和第二N型体区，在P型缓冲阱内设有N型集电极区，在第二N型体区中设有重掺杂N型发射极区和P型发射极区，在P型外延层的表面设有栅氧化层和场氧化层且栅氧化层的一端和场氧化层的一端相抵，所述栅氧化层的另一端向P型发射极区延伸并止于P型缓冲阱，所述场氧化层的另一端向N型集电极区延伸并止于N型集电极区，在栅氧化层的表面设有多晶硅栅且多晶硅栅延伸至场氧化层的上表面，在场氧化层、P型发射极区、第二N型体区、多晶硅栅、N型集电极区和P型缓冲阱表面设有钝化层，在N型集电极区表面连接有第一金属层，在多晶硅栅表面连接有第二金属层，在重掺杂N型发射极区和P型发射极区表面连接有第三金属层，其特征在于，在P型外延层的内部设有第一N型体区和P型体区，并且，所述第二N型体区位于P型体区上方且所述第二N型体区被P型体区包围，所述第一N型体区位于多晶硅栅的下方，所述第一N型体区的一个边界与P型体区的一个边界相抵触。进一步地，第一N型体区与埋氧的边界可以相连或不相连；第一N型体区与栅氧化层的边界可以相连或不相连；第一N型体区4不与第二N型体区5相连，第一N型体区4不与场氧化层12相连；当第一N型体区4与栅氧化层9的下边界相连时，第一N型体区4的浓度低于第二N型体区5的浓度。
与现有技术相比，本发明具有如下优点：
本发明提供了一种P沟道注入效率增强型绝缘栅双极型晶体管。该器件结构是在传统SOI-LIGBT器件结构的基础上，在器件栅极下方引入第一N型体区。在器件正向导通时，高的P型体区掺杂浓度或厚度，抬高了电子的势垒，增强了发射极附近载流子的浓度，从而获得更好的载流子分布，以降低器件的正向饱和压降并获得更好的正向导通压降和关断损耗的折中。在正向阻断时，多晶硅栅接低电位，相当于一个场板，使栅下方的P型外延层表面耗尽，当耗尽层展宽、与第一N型体区接触时，第一N型体区的电子可以通过耗尽层流向发射极，第一N型体区与P型外延层耗尽耐压，而第一N型体区与第二N型体区之间的P型体区并不参与耗尽耐压，因此P型体区浓度可以大幅提高，并且不会影响器件的耐压。
本发明器件不仅降低了线性区的正向导通压降，而且还提高了饱和区的电流能力，饱和区电流能力约为一般结构的2倍，这就可以有效减小芯片面积，降低芯片制造成本。
附图说明
图1所示为传统P沟道绝缘体上硅横向绝缘栅双极型晶体管的器件剖面结构图。
图2所示为本发明改进后的P沟道注入效率增强型绝缘栅双极型晶体管的器件剖面结构图。
图3是本发明器件与传统器件的正向I-V曲线对比图，从图中可以明显看出，改进后的器件具有较低的正向导通压降和较高的饱和电流能力。
图4是本发明器件和传统器件的击穿电压比较图，可以看出改进后的结构并没有影响器件的耐压。
图5是本发明器件和传统器件的关断损耗与饱和压降的折中关系对比图，可以看出改进后的结构明显改善了关断损耗与饱和压降的折中关系。
图6是本发明器件和传统器件的导通过程中电子浓度分布对比图，可以看出改进后的结构导通状态下内部电子浓度明显高于传统器件，因此其具有较低的正向导通压降和较高的饱和电流能力。
具体实施方式
下面结合图2，对本发明做详细说明，一种P沟道注入效率增强型绝缘栅双极型晶体管，包括：N型衬底1，在N型衬底1上设有埋氧2，在埋氧2上设有P型外延层3，在P型外延层3的内部设有P型缓冲阱14和第二N型体区5，在P型缓冲阱14内设有N型集电极区13，在第二N型体区5中设有重掺杂N型发射极区18和P型发射极区6，在P型外延层3的表面设有栅氧化层9和场氧化层12且栅氧化层9的一端和场氧化层12的一端相抵，所述栅氧化层9的另一端向P型发射极区6延伸并止于P型发射极区6，所述场氧化层12的另一端向N型集电极区13延伸并止于P型缓冲阱14，在栅氧化层9的表面设有多晶硅栅10且多晶硅栅10延伸至场氧化层12的上表面，在场氧化层12、P型发射极区6、第二N型体区5、多晶硅栅10、N型集电极区13和P型缓冲阱14表面设有钝化层8，在N型集电极区13表面连接有第一金属层15，在多晶硅栅10表面连接有第二金属层11，在重掺杂N型发射极区18和P型发射极区6表面连接有第三金属层7，其特征在于，在P型外延层3的内部设有第一N型体区4和P型体区16，并且，所述第二N型体区5位于P型体区16上方且所述第二N型体区5被P型体区16包围，所述第一N型体区4位于多晶硅栅10的下方，所述第一N型体区10的一个边界与P型体区16的一个边界相接触。
所述的第一N型体区4与埋氧2的边界可以相连或不相连；第一N型体区4与栅氧化层9的边界可以相连或不相连；第一N型体区4不与第二N型体区5相连，第一N型体区4不与场氧化层12相连；当第一N型体区4与栅氧化层9相连时，第一N型体区4的浓度低于第二N型体区5的浓度。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
SOI-LIGBT的正向导通压降VF＝Vchannel+Vdrift+Vpn，其中Vchannel为沟道压降，Vdrift为漂移区压降，Vpn为结导通压降。Vdrift为影响正向导通压降的主要因素，可以用PiN二极管模型近似为式中wB近似为SOI-LIGBT的漂移区宽度，μn代表电子迁移率，μp代表空穴迁移率，τeff表示有效载流子寿命。其中τHL为大注入条件下漂移区载流子等效寿命，hn为发射极参数，nL为靠近第二N型体区处的空穴密度，nR为靠近SOI-LIGBTN型集电极区的空穴密度，为漂移区平均空穴密度。上式表明正向导通时，漂移区的载流子分布会对器件的有效载流子寿命有影响。SOI-LIGBT工艺省去了载流子寿命控制技术，τHL会比较大，此时τeff主要由载流子分布所决定。
据此，本发明器件在P型外延层3的内部、多晶硅栅10的下方设有第一N型体区4，在第一N型体区4和P型体区16之间有内建势其中NA和ND分别为第一N型体区4和P型体区16的掺杂浓度，通过该式可以看到随着NA及ND的提高，内建势增大，电子势垒抬高，阻碍电子的运动能力增强，使电子在第一N型体区4和P型体区16之间的地方积累，这可以提高平均电子密度，从而增大有效载流子寿命τeff，增强器件发射极的空穴注入效率，降低漂移区压降Vdrift，同时提高了器件的饱和电流能力。
本发明器件在P型外延层3的内部设有P型体区16，通过提高P型体区16的浓度，可以提升器件电流能力，且不会影响器件的耐压，传统结构改变P型体区16处的浓度会降低器件的耐压。
为了验证本发明结构的好处，本专利通过半导体器件仿真软件SentaurusTcad对结构进行了对比仿真，如图3～图6所示。图3为发明结构与传统结构正向I-V曲线对比图，可以看出发明结构饱和区域的电流约为传统结构的2倍，电流为0.01A时，发明结构的压降约比传统结构降低了1V；图4中为发明结构与传统结构的耐压对比图，从图中可以看出两种结构耐压基本一样，约为610V；图5为发明结构与传统结构关断损耗及导通压降折中关系的对比图，可以看出发明结构的关断损耗与导通压降的折中关系要明显优于传统结构，如导通压降取1.6V，发明结构关断损耗约为5.5mJ/cm2，而传统结构约为16.5mJ/cm2；最后，图6中给出了导通过程中器件内部的电子浓度分布图，不难看出，发明结构内部电子浓度整体要高于传统结构，这是由于第一N型体区和P型体区之间的-电子势垒抑制了电子向发射极流动，使器件内部载流子浓度整体上升，最终导致该结构电流密度明显高于传统结构。
综上所述，本发明器件第一N型体区4及P型体区16所引入的电子势垒可以有效提高器件内部载流子浓度，并且提高P型体区16的浓度可以获得更好的载流子分布，最终不仅降低了器件的正向导通压降，还提高了其饱和区的电流能力，饱和区电流能力约为一般结构的2倍，这就可以有效减小芯片面积，降低芯片制造成本。而且本发明采用SOI工艺。
本发明采用如下方法来制备：
首先是常规的SOI层制作，其中外延层3采用P型掺杂。接下来的是横向绝缘栅双极型晶体管的制作，包括在P型外延3上通过注入离子形成P型缓冲层14，使用同一块光刻板注入离子形成第一N型体区4和第二N型体区5；然后是场氧化层12，接下来是栅氧化层9的生长，之后淀积多晶硅10，刻蚀形成栅，再通过离子在低能量条件下注入形成N型集电极区13，然后制作发射极区6。淀积二氧化硅，刻蚀电极接触区后淀积金属，再刻蚀金属并引出电极，最后进行钝化处理。
Claims (4)
1.P沟道注入效率增强型绝缘栅双极型晶体管，包括：N型衬底(1)，在N型衬底(1)上设有埋氧(2)，在埋氧(2)上设有P型外延层(3)，在P型外延层(3)的内部设有P型缓冲阱(14)和第二N型体区(5)，在P型缓冲阱(14)内设有N型集电极区(13)，在第二N型体区(5)中设有重掺杂N型发射极区(18)和P型发射极区(6)，在P型外延层(3)的表面设有栅氧化层(9)和场氧化层(12)且栅氧化层(9)的一端和场氧化层(12)的一端相抵，所述栅氧化层(9)的另一端向P型发射极区(6)延伸并止于P型发射极区(6)，所述场氧化层(12)的另一端向N型集电极区(13)延伸并止于P型缓冲阱(14)，在栅氧化层(9)的表面设有多晶硅栅(10)且多晶硅栅(10)延伸至场氧化层(12)的上表面，在场氧化层(12)、P型发射极区(6)、第二N型体区(5)、多晶硅栅(10)、N型集电极区(13)和P型缓冲阱(14)表面设有钝化层(8)，在N型集电极区(13)表面连接有第一金属层(15)，在多晶硅栅(10)表面连接有第二金属层(11)，在重掺杂N型发射极区(18)和P型发射极区(6)表面连接有第三金属层(7)，其特征在于，在P型外延层(3)的内部设有第一N型体区(4)和P型体区(16)，并且，所述第二N型体区(5)位于P型体区(16)上方且所述第二N型体区(5)被P型体区(16)包围，所述第一N型体区(4)位于多晶硅栅(10)的下方，所述第一N型体区(4)的一个边界与P型体区(16)的一个边界相接触。
2.根据权利要求1所述的P沟道注入效率增强型绝缘栅双极型晶体管，其特征在于，第一N型体区(4)与埋氧(2)的边界可以相连或不相连；第一N型体区(4)与栅氧化层(9)的边界可以相连或不相连。
3.根据权利要求1所述的P沟道注入效率增强型绝缘栅双极型晶体管，其特征在于第一N型体区(4)不与第二N型体区(5)相连，第一N型体区(4)不与场氧化层(12)相连。
4.根据权利要求2所述的P沟道注入效率增强型绝缘栅双极型晶体管，当第一N型体区(4)与栅氧化层(9)的下边界相连时，第一N型体区(4)的浓度低于第二N型体区(5)的浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410035881.0A CN103779404B (zh) | 2014-01-24 | 2014-01-24 | P沟道注入效率增强型绝缘栅双极型晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410035881.0A CN103779404B (zh) | 2014-01-24 | 2014-01-24 | P沟道注入效率增强型绝缘栅双极型晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103779404A CN103779404A (zh) | 2014-05-07 |
| CN103779404B true CN103779404B (zh) | 2016-03-30 |
Family
ID=50571456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410035881.0A Active CN103779404B (zh) | 2014-01-24 | 2014-01-24 | P沟道注入效率增强型绝缘栅双极型晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103779404B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097450B (zh) * | 2015-06-23 | 2019-11-01 | 京东方科技集团股份有限公司 | 多晶硅薄膜及制作方法、tft及制作方法、显示面板 |
| CN112768517B (zh) * | 2019-11-04 | 2022-06-21 | 东南大学 | 绝缘栅双极型晶体管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1977386A (zh) * | 2004-06-22 | 2007-06-06 | 克里公司 | 碳化硅器件及其制造方法 |
| CN102157551A (zh) * | 2011-03-10 | 2011-08-17 | 电子科技大学 | 一种具有载流子存储层和额外空穴通路的igbt |
| CN103258847A (zh) * | 2013-05-09 | 2013-08-21 | 电子科技大学 | 一种双面场截止带埋层的rb-igbt器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE0302594D0 (sv) * | 2003-09-30 | 2003-09-30 | Infineon Technologies Ag | Vertical DMOS transistor device, integrated circuit, and fabrication method thereof |
| JP5272410B2 (ja) * | 2008-01-11 | 2013-08-28 | 富士電機株式会社 | 半導体装置およびその製造方法 |
-
2014
- 2014-01-24 CN CN201410035881.0A patent/CN103779404B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1977386A (zh) * | 2004-06-22 | 2007-06-06 | 克里公司 | 碳化硅器件及其制造方法 |
| CN102157551A (zh) * | 2011-03-10 | 2011-08-17 | 电子科技大学 | 一种具有载流子存储层和额外空穴通路的igbt |
| CN103258847A (zh) * | 2013-05-09 | 2013-08-21 | 电子科技大学 | 一种双面场截止带埋层的rb-igbt器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103779404A (zh) | 2014-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104992976A (zh) | 一种vdmos器件及其制造方法 | |
| CN103762230B (zh) | N沟道注入效率增强型绝缘栅双极型晶体管 | |
| CN102044563A (zh) | Ldmos器件及其制造方法 | |
| CN105679816A (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| CN110504310A (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN102184945A (zh) | 一种槽栅型mosfet器件 | |
| CN102130153A (zh) | 绝缘体上硅的n型横向绝缘栅双极晶体管及其制备方法 | |
| CN103872097B (zh) | 功率半导体设备及其制造方法 | |
| CN101834202B (zh) | 降低热载流子效应的n型横向绝缘栅双极型器件 | |
| CN104393055B (zh) | 一种具有浮岛结构的沟槽型二极管 | |
| CN103779404B (zh) | P沟道注入效率增强型绝缘栅双极型晶体管 | |
| CN101819993B (zh) | 降低热载流子效应的p型横向绝缘栅双极型器件 | |
| CN102760761B (zh) | 一种抗闩锁n型绝缘体上硅横向绝缘栅双极型晶体管 | |
| CN104078498B (zh) | 一种沟槽隔离横向绝缘栅双极型晶体管 | |
| CN102769038B (zh) | 一种抗闩锁n型绝缘体上硅横向双扩散场效应晶体管 | |
| CN105428408A (zh) | 一种场截止型沟槽栅igbt器件 | |
| CN102437192B (zh) | 一种n型绝缘体上硅横向双扩散场效应晶体管 | |
| CN102544083B (zh) | 一种mos型功率器件及其制造方法 | |
| CN105702720B (zh) | 一种绝缘栅双极型晶体管的关断性能提升方法 | |
| CN106409895B (zh) | 一种绝缘栅双极晶体管及其制造方法 | |
| CN103928507A (zh) | 一种逆导型双栅绝缘栅双极型晶体管 | |
| CN104201203B (zh) | 高耐压ldmos器件及其制造方法 | |
| CN201667336U (zh) | 降低热载流子效应的n型横向绝缘栅双极型器件 | |
| CN105914233A (zh) | 一种高鲁棒性快恢复超结功率半导体晶体管及其制备方法 | |
| CN104299992A (zh) | 一种横向沟槽绝缘栅双极型晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |