CN105702720B - 一种绝缘栅双极型晶体管的关断性能提升方法 - Google Patents
一种绝缘栅双极型晶体管的关断性能提升方法 Download PDFInfo
- Publication number
- CN105702720B CN105702720B CN201610061042.5A CN201610061042A CN105702720B CN 105702720 B CN105702720 B CN 105702720B CN 201610061042 A CN201610061042 A CN 201610061042A CN 105702720 B CN105702720 B CN 105702720B
- Authority
- CN
- China
- Prior art keywords
- type
- lightly doped
- gate
- accumulation layer
- shallow
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 15
- 238000009825 accumulation Methods 0.000 claims abstract description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000002347 injection Methods 0.000 claims abstract description 4
- 239000007924 injection Substances 0.000 claims abstract description 4
- 239000000284 extract Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 4
- 230000011218 segmentation Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 238000003860 storage Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 65
- 238000000605 extraction Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000024241 parasitism Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Abstract
一种绝缘栅双极型晶体管结构,包括集电极金属、P型集电区、N型基极区,N型基极区表面有N型载流子存储层及沟槽柵,沟槽柵将N型载流子存储层分割成条状,条状N型载流子存储层表面存在均匀分布的块状P型体区,块状载流子存储层上设有与第一类型柵氧化层连接的第二类型柵氧化层,第二类型柵氧化层上设有与第一多晶硅柵连接的第二多晶硅柵,块状P型体区表面存在P型源区、N型源区,并与发射极金属连接,其特征在于,块状载流子存储层表面设有与块状P型体区连接的轻掺杂浅P阱,在器件导通时,栅极加正栅压,轻掺杂浅P阱被完全耗尽,实现注入效率增强效应,使器件具有较小的导通压降;在器件关断时,轻掺杂浅P阱不被完全耗尽,形成导电沟道,加快器件关断速度。
Description
技术领域
本发明主要涉及功率半导体器件技术领域,具体涉及低损耗的绝缘栅双极型晶体管结构及其制备方法,特别适用于电源供应、感应加热、电力牵引等。
背景技术
绝缘栅双极型晶体管在电源供应、感应加热、电力牵引等功率开关应用中,需要更低的导通压降和更小的关断能量损耗,为此,近几年提出了几种创新的绝缘栅双极型晶体管结构,例如,文献(1)[Y.Onozawa,″Development of the next generation 1700Vtrench-gate FS-IGBT″,Proceedings of the 23rdInternational Symposium on PowerSemiconductor Devices and ICs,San Diego,CA,May.2011,P52-55]提出了本专利中的传统结构,能够获得很低的导通压降,但是在关断时,由于积累的空穴的抽取速度缓慢,关断时间长,导致关断能量损耗很高。
为了在不牺牲导通压降的前提下减小关断能量损耗,本发明提出了一种带有轻掺杂浅P阱的能够调整发射极一端的载流子分布的绝缘栅双极型晶体管。本发明与传统的沟槽注入效率增强型晶体管相比,在相同的导通压降条件下,关断损耗减少了42%。本发明在目前的工艺条件下,取得了最好的减少关断损耗的设计结果。
发明内容
本发明针对上述方面,提出了一种关断性能提升的绝缘栅双极型晶体管结构及其制备方法。
本发明提供如下结构技术方案:
一种绝缘栅双极型晶体管,包括:重掺杂P型集电区,在重掺杂P型集电区的背面设有集电极金属,其正面设有轻掺杂N型缓冲层,轻掺杂N型缓冲层上设有轻掺杂N型基极区,轻掺杂N型基极区上设有轻掺杂N型载流子存储层,在轻掺杂N型载流子存储层上设有存在互相平行的沟槽栅,所述沟槽栅是由第一类型栅氧化层和第一多晶硅栅构成,第一类型栅氧化层位于第一多晶硅栅与轻掺杂N型载流子存储层之间,所述沟槽栅深度深入轻掺杂N型基极区,沟槽栅将轻掺杂N型载流子存储层分割成条状,在条状轻掺杂N型载流子存储层上设有块状轻掺杂P型体区,且所述块状轻掺杂P型体区将所述条状轻掺杂N型载流子存储层分割成块状载流子存储层,块状载流子存储层表面上设有第二类型栅氧化层,第二类型栅氧化层与相邻的沟槽栅的第一类型栅氧化层连接,第二类型栅氧化层上设有第二多晶硅栅,第二多晶硅栅分别与相邻的沟槽栅内的第一多晶硅栅连接,块状轻掺杂P型体区表面存在重掺杂P型源区,块状轻掺杂P型体区表面存在重掺杂N型源区,在器件表面设有绝缘介质层,发射极金属通过绝缘介质层上的通孔与重掺杂P型源区、重掺杂N型源区接触,其中,在块状载流子存储层与第二类型栅氧化层之间设有轻掺杂浅P阱,所述轻掺杂浅P阱和与块状载流子存储层相邻的块状轻掺杂P型体区连接,所述绝缘栅双极型晶体管关断时,在轻掺杂浅P阱处形成P沟道,块状载流子存储层内的空穴会进入所述P沟道,并被P沟道迅速抽取。
上述的绝缘栅双极型晶体管结构中,同一个条状N型载流子存储层内,相邻的块状轻掺杂P型体区的中心间距为:1μm~100μm。
上述的绝缘栅双极型晶体管结构中,相邻的沟槽栅的中心间距为:1μm~30μm。
上述的绝缘栅双极型晶体管结构中,轻掺杂浅P阱的注入能量介于1~900keV,注入剂量介于1×1011~1×1016cm2之间。
上述的绝缘栅双极型晶体管结构中,在绝缘栅双极型晶体管的块状载流子存储层与第二类型栅氧化层之间设置轻掺杂浅P阱,利用绝缘栅双极型晶体管关断时第二多晶硅栅上的电压降低,轻掺杂浅P阱不被完全耗尽,在轻掺杂浅P阱处形成低导通电阻的导电沟道,空穴从轻掺杂N型基极区进入轻掺杂N型载流子存储层,然后再进入轻掺杂浅P阱中的导电沟道,空穴通过所述导电沟道到达块状轻掺杂P型体区,最后进入重掺杂P型源区。
与现有技术相比,本发明具有如下优点:
1、传统结构,如图4与图6所示,包括重掺杂P型集电区2的背面是集电极金属1,其正面是轻掺杂N型缓冲层3,轻掺杂N型缓冲层3上设有轻掺杂N型基极区4,轻掺杂N型基极区4上设有轻掺杂N型载流子存储层5,轻掺杂N型载流子存储层5表面存在互相平行的沟槽栅,所述沟槽栅是由第一类型栅氧化层6和第一多晶硅栅7构成,其中第一类型栅氧化层6位于沟槽第一多晶硅栅7表面,所述沟槽栅深度深入轻掺杂N型基极区4,沟槽栅将轻掺杂N型载流子存储层5分割成条状,条状的轻掺杂N型载流子存储层5表面存在均匀分布的块状轻掺杂P型体区8,相邻的块状轻掺杂P型体区8之间是块状载流子存储层17,块状载流子存储层17表面上设有第二类型栅氧化层14,第二类型栅氧化层14与相邻的沟槽栅的第一类型栅氧化层6连接,第二类型栅氧化层14上设有第二多晶硅栅15,第二多晶硅栅15分别与相邻的沟槽栅内的第一多晶硅栅7连接,块状轻掺杂P型体区8表面存在重掺杂P型源区9,块状轻掺杂P型体区表面存在重掺杂N型源区10,在器件表面设有绝缘介质层12,发射极金属13通过绝缘介质层12上的通孔与重掺杂P型源区9、重掺杂N型源区10接触。
本发明结构在器件导通时,第二多晶硅栅15上接有栅电压,即高电位,这会将轻掺杂浅P阱11完全耗尽,P型导电沟道不存在,空穴无法通过轻掺杂浅P阱11被抽取,于是空穴在块状载流子存储层17内积累,出现电导调制效应,达到与传统结构相同的效果,因此导通压降两者基本一致。
与此同时本发明具有更短的关断时间,更低的关断损耗,极大的改善了绝缘栅双极型晶体管导通压降和关断损耗的折衷关系,这是因为,传统结构在器件关断时,块状载流子存储层17内积累的空穴由于离块状轻掺杂P型体区8较远,很难被发射极金属13抽取,所以关断时间较长,关断损耗大;本发明器件关断时,第二多晶硅栅15电位下降,轻掺杂浅P阱11无法完全耗尽,会形成P沟道,此处的寄生P型场效应晶体管开启,第二多晶硅栅15下方积累的空穴就会通过所述P沟道迅速被抽取。相比于传统结构,本发明极大的缩短了关断时间,降低了关断损耗。
2、本发明器件结构设计工艺保留了传统的绝缘栅双极型晶体管结构的制造工艺,在轻掺杂N型载流子存储层5表面通过一致性注入增加一层轻掺杂浅P阱11,具有良好的兼容性,工艺简单。
附图说明
图1所示为第一种块状轻掺杂P型体区分布方法下的本发明芯片与传统结构绝缘栅双极型晶体管芯片的俯视图。
图2所示为第二种块状轻掺杂P型体区分布方法下的本发明芯片的俯视图。
图3所示为本发明结构沿着图1中AA’截得的剖面结构图。
图4所示为传统结构沿着图1中AA’截得的剖面结构图。
图5所示为本发明结构沿着图1中BB’截得的剖面结构图。
图6所示为传统结构沿着图1中BB’截得的剖面结构图。
图7所示为本发明结构关断过程中图5中空穴抽取电流和抽取路径。
图8所示为传统结构关断过程中图6中空穴抽取电流和抽取路径。
图9所示为本发明结构与传统结构在器件导通过程中的电压电流图
图10所示为本发明结构与传统结构在器件关断过程中空穴抽取速度说明图。
图11所示为本发明结构与传统结构在器件关断过程中集电极电流、集电极电压与关断能量损耗图。
图12所示为本发明结构关断时寄生P型场效应晶体管等效电路图。
具体实施方式
实施例1
一种绝缘栅双极型晶体管,包括:重掺杂P型集电区2,在重掺杂P型集电区2的背面设有集电极金属1,其正面设有轻掺杂N型缓冲层3,轻掺杂N型缓冲层3上设有轻掺杂N型基极区4,轻掺杂N型基极区4上设有轻掺杂N型载流子存储层5,在轻掺杂N型载流子存储层5上设有存在互相平行的沟槽栅,所述沟槽栅是由第一类型栅氧化层6和第一多晶硅栅7构成,第一类型栅氧化层6位于第一多晶硅栅7与轻掺杂N型载流子存储层5之间,所述沟槽栅深度深入轻掺杂N型基极区4,沟槽栅将轻掺杂N型载流子存储层5分割成条状,在条状轻掺杂N型载流子存储层5上设有块状轻掺杂P型体区8,且所述块状轻掺杂P型体区8将所述条状轻掺杂N型载流子存储层5分割成块状载流子存储层17,块状载流子存储层17表面上设有第二类型栅氧化层14,第二类型栅氧化层14与相邻的沟槽栅的第一类型栅氧化层6连接,第二类型栅氧化层14上设有第二多晶硅栅15,第二多晶硅栅15分别与相邻的沟槽栅内的第一多晶硅栅7连接,块状轻掺杂P型体区8表面存在重掺杂P型源区9,块状轻掺杂P型体区8表面存在重掺杂N型源区10,在器件表面设有绝缘介质层12,发射极金属13通过绝缘介质层12上的通孔与重掺杂P型源区9、重掺杂N型源区10接触,其中,在块状载流子存储层17与第二类型栅氧化层14之间设有轻掺杂浅P阱11,所述轻掺杂浅P阱11和与块状载流子存储层17相邻的块状轻掺杂P型体区8连接,所述绝缘栅双极型晶体管关断时,在轻掺杂浅P阱11处形成P沟道,块状载流子存储层17内的空穴会进入所述P沟道,并被P沟道迅速抽取。
同一个条状N型载流子存储层5内,相邻的块状轻掺杂P型体区8的中心间距为:1μm~100μm。
相邻的沟槽栅的中心间距为:1μm~30μm。
轻掺杂浅P阱11的注入能量介于1~900keV,注入剂量介于1×1011~1×1016cm2之间。
如图1所示为第一种块状轻掺杂P型体区8分布方法下的本发明芯片与传统结构绝缘栅双极型晶体管芯片的俯视图,相邻条状轻掺杂N型载流子存储层5内的块状轻掺杂P型体区8交错分布;图2所示为第二种块状轻掺杂P型体区分布方法下的本发明芯片的俯视图,条状轻掺杂N型载流子存储层5内的块状轻掺杂P型体区8在芯片表面阵列分布。
在绝缘栅双极型晶体管的块状载流子存储层17与第二类型栅氧化层14之间设置轻掺杂浅P阱11,利用绝缘栅双极型晶体管关断时第二多晶硅栅15上的电压降低,轻掺杂浅P阱11不被完全耗尽,在轻掺杂浅P阱11处形成低导通电阻的导电沟道,空穴从轻掺杂N型基极区4进入轻掺杂N型载流子存储层5,然后再进入轻掺杂浅P阱11中的导电沟道,空穴通过所述导电沟道到达块状轻掺杂P型体区8,最后进入重掺杂P型源区9。
实施例2
一种提升关断性能的绝缘栅双极型晶体管的制备方法,包括:
第一步:首先选取N型硅材料作为衬底并外延生长浅掺杂N型外延层;
第二步:离子注入N型杂质,并退火形成轻掺杂N型载流子存储层5;
第三步:刻蚀沟槽,并形成第一类型栅氧化层6与第二类型栅氧化层14;
第四步:淀积多晶硅,并刻蚀形成第一多晶硅栅7;
第五步:选择性离子注入P型杂质,并退火形成轻掺杂P型体区8;
第六步:离子注入P型杂质,并退火形成轻掺杂浅P阱11;
第七步:淀积多晶硅,形成第二多晶硅栅15;
第八步:选择性刻蚀轻第二多晶硅栅15,离子注入N型杂质并退火形成重掺杂N型源区10;
第九步:在器件表面淀积绝缘介质层12,然后刻蚀出接触孔,接着离子注入P型杂质并退火形成重掺杂P型源区9;
第十步:在器件表面淀积金属形成发射极金属13;
第十一步:去除衬底,然后在器件背面离子注入N型杂质,形成轻掺杂N型缓冲层3;
第十二步:器件背面离子注入P型杂质,形成重掺杂P型集电区2;
第十三步:器件背面淀积集电极金属1。
下面结合具体附图对本发明作进一步说明。
本发明的工作原理:
如图9所示,在相同芯片面积、栅极电压与导通电流的条件下,本发明结构的导通压降与传统结构几乎一样,这是因为在器件导通时,第二多晶硅栅15上接有栅电压,即高电位,这会将轻掺杂浅P阱11完全耗尽,P型导电沟道不存在,空穴无法通过轻掺杂浅P阱11被抽取,于是空穴在块状载流子存储层17内积累,出现电导调制效应,达到与传统结构相同的效果,因此本发明与传统结构的导通压降基本一致。
如图8所示为传统结构关断过程中空穴抽取电流和抽取路径,传统结构在器件关断时,空穴从轻掺杂N型基极区4进入轻掺杂N型载流子存储层5,然后再进入块状轻掺杂P型体区8,最后进入重掺杂P型源区9,块状载流子存储层17内的空穴距离块状轻掺杂P型体区8较远,所以比较难抽取,抽取空穴速度缓慢,关断损耗大。
如图7所示为本发明结构关断过程中空穴抽取电流和抽取路径,本发明结构在器件导通时,第二多晶硅栅15接高电位,导致轻掺杂浅P阱11完全被耗尽,在本发明结构在器件关断时,空穴从轻掺杂N型基极区4进入轻掺杂N型载流子存储层5,然后再进入轻掺杂浅P阱11,空穴通过轻掺杂浅P阱11可以快速到达块状轻掺杂P型体区8,最后进入重掺杂P型源区9,之所以空穴会进入轻掺杂浅P阱11,是因为随着第二多晶硅栅15上的电压逐渐降低,导致轻掺杂浅P阱11无法完全被耗尽,这样会在轻掺杂浅P阱11处形成低导通电阻的P沟道,相当于此处的寄生P型场效应晶体管开启,块状载流子存储层17内的空穴会进入所述P沟道,并被P沟道迅速抽取。如图12所示为本发明结构关断时寄生P型场效应晶体管等效电路图,是因为随着第二多晶硅栅15上的电压逐渐降低,这相当于寄生P型场效应晶体管栅极电压下降,导致轻掺杂浅P阱11无法完全被耗尽,这样会在轻掺杂浅P阱11处形成低导通电阻的P沟道,相当于此处的寄生P型场效应晶体管开启,块状载流子存储层17内的空穴被P沟道迅速抽取,相比于传统结构,极大的缩短了关断时间,降低了关断损耗,虽然本发明结构中也存在图8所示的传统结构关断过程中空穴的抽取路径,但是抽取空穴的速度太慢,相比于图7所示的空穴的抽取路径,可以忽略。
图10所示为本发明结构与传统结构在器件关断过程中不同时刻下空穴沿着图3中的线条CC’的浓度分布,在相同时刻下,本发明结构从t0时刻到t7时刻的空穴浓度都要比传统结构低,尤其是在t5、t6与t7时刻,本发明结构的载流子浓度比传统结构低得多,这表明本发明结构的载流子抽取速度明显比传统结构快。
图11所示为本发明结构与传统结构在器件关断过程中随着时间变化的集电极电流、集电极电压与关断能量损耗图,在相同的集电极电压、相同的栅极电阻条件下,栅极电压从高电平变为低电平,本发明结构与传统结构相比,集电极电流的下降速度与集电极电压的上升速度明显更快,这是因为在关断时,本发明的空穴抽取速度比传统结构快得多,因而关断时间更短,导致本发明的关断能量损耗远比传统结构低。
Claims (5)
1.一种绝缘栅双极型晶体管,包括:重掺杂P型集电区(2),在重掺杂P型集电区(2)的背面设有集电极金属(1),其正面设有轻掺杂N型缓冲层(3),轻掺杂N型缓冲层(3)上设有轻掺杂N型基极区(4),轻掺杂N型基极区(4)上设有轻掺杂N型载流子存储层(5),在轻掺杂N型载流子存储层(5)上设有存在互相平行的沟槽栅,所述沟槽栅是由第一类型栅氧化层(6)和第一多晶硅栅(7)构成,第一类型栅氧化层(6)位于第一多晶硅栅(7)与轻掺杂N型载流子存储层(5)之间,所述沟槽栅深度深入轻掺杂N型基极区(4),沟槽栅将轻掺杂N型载流子存储层(5)分割成条状,在条状轻掺杂N型载流子存储层(5)上设有块状轻掺杂P型体区(8),且所述块状轻掺杂P型体区(8)将所述条状轻掺杂N型载流子存储层(5)分割成块状载流子存储层(17),块状载流子存储层(17)表面上设有第二类型栅氧化层(14),第二类型栅氧化层(14)与相邻的沟槽栅的第一类型栅氧化层(6)连接,第二类型栅氧化层(14)上设有第二多晶硅栅(15),第二多晶硅栅(15)分别与相邻的沟槽栅内的第一多晶硅栅(7)连接,块状轻掺杂P型体区(8)表面存在重掺杂P型源区(9),块状轻掺杂P型体区(8)表面存在重掺杂N型源区(10),在器件表面设有绝缘介质层(12),发射极金属(13)通过绝缘介质层(12)上的通孔与重掺杂P型源区(9)、重掺杂N型源区(10)接触,其特征在于,在块状载流子存储层(17)与第二类型栅氧化层(14)之间设有轻掺杂浅P阱(11),所述轻掺杂浅P阱(11)和与块状载流子存储层(17)相邻的块状轻掺杂P型体区(8)连接,所述绝缘栅双极型晶体管关断时,在轻掺杂浅P阱(11)处形成P沟道,块状载流子存储层(17)内的空穴会进入所述P沟道,并被P沟道迅速抽取。
2.根据权利要求1所述的绝缘栅双极型晶体管结构,其特征在于,同一个条状N型载流子存储层(5)内,相邻的块状轻掺杂P型体区(8)的中心间距为:1μm~100μm。
3.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,相邻的沟槽栅的中心间距为:1μm~30μm。
4.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,轻掺杂浅P阱(11)的注入能量介于1~900keV,注入剂量介于1×1011~1×1016cm2之间。
5.一种权利要求1所述的绝缘栅双极型晶体管的关断性能提升方法,其特征在于,在绝缘栅双极型晶体管的块状载流子存储层(17)与第二类型栅氧化层(14)之间设置轻掺杂浅P阱(11),利用绝缘栅双极型晶体管关断时第二多晶硅栅(15)上的电压降低,轻掺杂浅P阱(11)不被完全耗尽,在轻掺杂浅P阱(11)处形成低导通电阻的导电沟道,空穴从轻掺杂N型基极区(4)进入轻掺杂N型载流子存储层(5),然后再进入轻掺杂浅P阱(11)中的导电沟道,空穴通过所述导电沟道到达块状轻掺杂P型体区(8),最后进入重掺杂P型源区(9)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610061042.5A CN105702720B (zh) | 2016-01-28 | 2016-01-28 | 一种绝缘栅双极型晶体管的关断性能提升方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610061042.5A CN105702720B (zh) | 2016-01-28 | 2016-01-28 | 一种绝缘栅双极型晶体管的关断性能提升方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105702720A CN105702720A (zh) | 2016-06-22 |
CN105702720B true CN105702720B (zh) | 2018-07-20 |
Family
ID=56229619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610061042.5A Active CN105702720B (zh) | 2016-01-28 | 2016-01-28 | 一种绝缘栅双极型晶体管的关断性能提升方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105702720B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107425068B (zh) * | 2017-06-09 | 2020-02-07 | 电子科技大学 | 一种碳化硅Trench MOS器件及其制作方法 |
CN109244123B (zh) * | 2018-09-21 | 2024-02-09 | 无锡新洁能股份有限公司 | 耗尽型mosfet器件及其制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104995738A (zh) * | 2013-08-15 | 2015-10-21 | 富士电机株式会社 | 半导体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4950934B2 (ja) * | 2008-04-14 | 2012-06-13 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
US7951676B2 (en) * | 2008-08-29 | 2011-05-31 | Infineon Technologies Ag | Semiconductor device and method for the production of a semiconductor device |
JP6420175B2 (ja) * | 2014-05-22 | 2018-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2016
- 2016-01-28 CN CN201610061042.5A patent/CN105702720B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104995738A (zh) * | 2013-08-15 | 2015-10-21 | 富士电机株式会社 | 半导体装置 |
Non-Patent Citations (1)
Title |
---|
High Turn-Off Current Capability of Parallel-Connected 4.5 kV Trench IEGT;Tsuneo Ogura et al;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20030715;第50卷(第5期);全文 * |
Also Published As
Publication number | Publication date |
---|---|
CN105702720A (zh) | 2016-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108198851B (zh) | 一种具有载流子存储效应的超结igbt | |
CN105932042B (zh) | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 | |
CN107293579B (zh) | 一种具有低导通压降的超结igbt | |
CN105742346B (zh) | 双分裂沟槽栅电荷存储型rc-igbt及其制造方法 | |
CN105789290B (zh) | 一种沟槽栅igbt器件及其制造方法 | |
CN110459599A (zh) | 具有深埋层的纵向浮空场板器件及制造方法 | |
CN105679816B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
CN105870179B (zh) | 一种沟槽栅电荷存储型rc-igbt及其制造方法 | |
CN109192772A (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
CN108461537B (zh) | 一种沟槽栅电荷存储型igbt及其制作方法 | |
CN105870180B (zh) | 双分裂沟槽栅电荷存储型rc-igbt及其制造方法 | |
CN102420251A (zh) | 一种具有非均匀浮岛结构的vdmos器件 | |
CN108321193A (zh) | 一种沟槽栅电荷存储型igbt及其制作方法 | |
CN110504310A (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
CN106057879A (zh) | Igbt器件及其制造方法 | |
CN103872097B (zh) | 功率半导体设备及其制造方法 | |
CN107305909A (zh) | 一种逆导型igbt背面结构及其制备方法 | |
CN109148591A (zh) | 一种集成肖特基二极管的碳化硅槽栅mos器件 | |
CN109166917A (zh) | 一种平面型绝缘栅双极晶体管及其制备方法 | |
CN110473917A (zh) | 一种横向igbt及其制作方法 | |
CN105702720B (zh) | 一种绝缘栅双极型晶体管的关断性能提升方法 | |
CN109801911A (zh) | 一种混合元胞型集成igbt器件 | |
CN106409895B (zh) | 一种绝缘栅双极晶体管及其制造方法 | |
CN106098763A (zh) | 一种rc‑ligbt器件及其制备方法 | |
CN110504314A (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |