CN105679816B - 一种沟槽栅电荷存储型igbt及其制造方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，具体涉及沟槽栅电荷存储型绝缘栅双极型晶体管。本发明通过在器件沟槽内栅电极的底部和侧面引入厚的介质层，并减小栅电极的深度，从而减小了器件的栅极电容，特别是栅极‑集电极电容，提高器件的开关速度，降低器件的开关损耗，并避免了开启动态过程中的电流、电压振荡和EMI问题，同时，通过侧面厚介质层一侧浮空的p型基区不但减小了MOS沟道的密度，改善了短路安全工作区，而且进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个N型漂移区的载流子浓度分布，提高了器件的性能和可靠性。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。
从IGBT发明以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，相继提出了6代IGBT器件结构，使器件性能得到了稳步的提升。第6代的沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)由于采用了较高掺杂浓度和一定厚度的N型电荷存储层结构，使IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。但是，对于CSTBT器件结构，由于较高掺杂浓度和一定厚度的N型电荷存储层的存在，器件的击穿电压显著降低，为了有效屏蔽N型电荷存储层的不利影响获得一定的器件耐压，需要采用：1)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深，但深的沟槽栅深度不仅增大了栅极-发射极电容，也增大了栅极-集电极电容，因而，降低了器件的开关速度，增大器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性；2)小的元胞宽度，使沟槽栅之间的间距尽可能减小，然而，高密度的沟槽MOS结构不仅增大了器件的栅极电容，降低了器件的开关速度，增大了器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性，而且，增加了器件的饱和电流密度，使器件的短路安全工作区变差。
发明内容
本发明的目的是为了在一定的器件沟槽深度和沟槽MOS结构密度的情况下，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度改善器件的短路安全工作区并提高器件的击穿电压，并进一步提高器件发射极端的载流子增强效应，改善整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中，在传统CSTBT器件结构的基础上(如图1所示)，本发明提供一种沟槽栅电荷存储型IGBT(如图2所示)及其制作方法。在一定的沟槽深度和宽度下，本发明通过在器件沟槽内栅电极的底部和侧面引入厚的介质层，并减小栅电极的深度，从而减小了器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，降低器件的开关损耗；同时，通过侧面厚介质层一侧浮空的p型基区不但减小了MOS沟道的密度，改善了短路安全工作区，而且进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个N型漂移区的载流子浓度分布，提高了器件的性能和可靠性。本发明提供的制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。本发明适用于从小功率到大功率的半导体功率器件和功率集成电路领域。
本发明的技术方案为：一种沟槽栅电荷存储型IGBT，包括从下至上依次层叠设置的集电极金属12、P型集电极区11、N型电场阻止层10和N型漂移区9；其特征在于，所述N型漂移区9中具有N+发射区5、P+发射区6、P型基区71、第一N型电荷存储层8、沟槽栅结构和第一浮空P型区72；所述第一浮空P型区72位于沟槽栅结构的一侧，所述N+发射区5、P+发射区6、P型基区71和第一N型电荷存储层8位于沟槽栅结构的另一侧；所述P型基区71位于第一N型电荷存储层8的上表面，所述N+发射区5和P+发射区6并列位于P型基区71的上表面，且N+发射区5位于靠近沟槽栅结构的一侧；所述第一浮空P型区72和沟槽栅结构的上表面具有第一介质层2；所述N+发射区5和P+发射区6的上表面具有发射极金属1；所述沟槽栅结构包括栅介质层41、第二介质层42、第三介质层43和栅电极3；所述栅电极3的深度大于P型基区71的结深；所述栅介质层41的一侧与栅电极3的一侧连接，栅介质层41的另一侧与N+发射区5、P型基区71和第一N型电荷存储层8的侧面连接；栅电极3的另一侧与第二介质层42的一侧连接，栅电极3的上表面与第一介质层2连接；第二介质层42的另一侧与第一浮空P型区72连接，第二介质层42的上表面与第一介质层2连接；第二介质层42、栅电极3、栅介质层41的下表面与第三介质层43的上表面连接；第三介质层43的深度大于第一N型电荷存储层8的结深。
进一步的，所述第二介质层42和第三介质层43的厚度大于栅介质层41和的厚度。
进一步的，所述栅电极3的深度小于第一N型电荷存储层8的结深。
进一步的，所述第一浮空P型区72的深度大于第三介质层43的结深，第三介质层43的下表面与第一浮空P型区72连接。
进一步的，所述N型漂移区9中还包括第二N型电荷存储层(81)和第二浮空P型区73，所述第二N型电荷存储层(81)位于第一浮空P型区72的下表面，且与第一N型电荷存储层8对称设置在第三介质层43两侧；所述第二浮空P型区73位于第三介质层43的下表面。
一种沟槽栅电荷存储型IGBT的制造方法，其特征在于，包括以下步骤：
第一步：选取N型轻掺杂单晶硅片作为器件的N型漂移区9，选取的硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层10，形成的N型场阻止层的厚度为15～30微米，离子注入能量为1500keV～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200-1250℃，退火时间为300～600分钟；所述N型场阻止层10位于N型漂移区9的下表面；
第二步：翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第三步：在硅片表面淀积一层TEOS，厚度为700～1000nm，光刻出窗口后，进行沟槽(trench)硅刻蚀，刻蚀出沟槽，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；接着在沟槽内淀积填充介质层；
第四步：采用光刻工艺，刻蚀沟槽一侧第三步中沟槽内填充的部分介质层，形成第二介质层42和第三介质层43；
第五步：在1050℃～1150℃下，通过热氧化在第四步形成的沟槽侧壁生长高质量的薄氧化层，形成的氧化层厚度小于120nm；接着在750℃～950℃下在沟槽内积淀填充多晶硅，形成栅电极3和栅介质层41；所述栅电极3位于第二介质层42和栅介质层41之间；第三介质层43位于第二介质层42、栅电极3和栅介质层41的下表面；
第六步：采用光刻工艺，通过离子注入P型杂质制作器件的第一浮空P型区72，离子注入的能量为500～1000keV，注入剂量为1013～1014个/cm2；所述第一浮空P型区72位于第二介质层42的侧面；再次光刻，通过离子注入N型杂质制作器件的第一N型电荷存储层8，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；接着通过离子注入P型杂质并退火制作器件的P型基区71，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；所述第一N型电荷存储层8和P型基区71位于栅介质层41的侧面；形成的第一浮空P型体区72的结深大于沟槽的深度并将沟槽底部部分包围；形成的第一N型电荷存储层8的结深小于沟槽的深度，形成的第一N型电荷存储层8的结深大于多晶栅电极3的深度；形成的P型基区71的结深小于多晶栅电极3的深度；
第七步：采用光刻工艺，通过离子注入N型杂质制作器件的N+发射区5，离子注入的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区5位于P型基区71的上表面且N+发射区5的侧面与栅介质层41连接；
第八步：采用光刻工艺，通过离子注入P型杂质并退火制作器件的P+发射区6，离子注入的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，所述P+发射区6位于P型基区71的上表面与N+发射区5并列；
第九步：淀积介质层，并光刻、刻蚀在第一浮空P型区72及沟槽上表面形成第一介质层2；
第十步：淀积金属，并光刻、刻蚀在N+发射区5和P+发射区6上表面形成发射极金属1；
第十一步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质，在N型场阻止层10下表面形成P型集电区11，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
第十二步：背面淀积金属，在P型集电区11下表面形成集电极金属12。
进一步的，在所述第三步中，在沟槽内淀积填充介质层之前进行一次P型离子注入形成第二浮空P型区73，所述第二浮空P型区73位于沟槽栅底部，并在第六步中在第一浮空P型区72下表面形成第二N型电荷存储层81。
本发明的工作原理是：
为了提高IGBT器件的性能，改善其可靠性，需要在一定的阻断电压能力下减小器件的开关损耗并降低正向导通压降、同时改善器件的短路安全工作区。IGBT的开关过程就是对栅极电容进行冲、放电的过程，栅极电容越大冲、放电时间越长。因而，在IGBT的开关过程中，栅极电容，特别是栅极-集电极电容对器件的开关损耗具有重要的影响。
在如图1所示的传统的沟槽栅电荷储存型IGBT结构中，为了有效屏蔽较高掺杂浓度和一定厚度的N型电荷存储层对击穿电压的不利影响获得一定的器件耐压，需要采用：1)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深；2)小的元胞宽度，高密度的沟槽MOS结构使沟槽栅之间的间距尽可能减小。然而，深的沟槽栅深度和高密度的沟槽MOS结构两种方式都不仅增大了栅极-发射极电容，也增大了栅极-集电极电容。此外，对于如图1所示的传统的沟槽栅电荷储存型IGBT结构，栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压整个栅氧化层的厚度均较小，由于MOS电容大小与氧化层的厚度成反比，传统沟槽栅电荷储存型IGBT结构中小的栅氧化层厚度极大的增大了器件的栅极电容。同时高密度的沟槽MOS结构增加了器件的饱和电流密度，使器件的短路安全工作区变差；另外，小的栅氧化层厚度使沟槽底部的电场集中，使器件的可靠性较差。
如图2和3所示，本发明在一定的沟槽深度和宽度下，通过在器件沟槽内栅电极的底部和侧面引入厚的介质层，同时减小栅电极的深度，从而在不影响IGBT器件阈值电压和开通的情况下减小了器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，降低器件的开关损耗；同时，通过侧面厚介质层一侧浮空的p型基区不但减小了MOS沟道的密度，改善了短路安全工作区，而且进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个N型漂移区的载流子浓度分布，提高了器件的性能和可靠性；此外，由于厚的介质层42和43减小了栅极与左侧第一浮空P型区72和下部N型漂移区9之间的电容，在器件开启动态过程中，通过介质层42和43与栅电极3接触的半导体表面不会形成反型(第一浮空p型基区72)和强的电子积累(N型电荷存储层8和N型漂移区9)，因此不会形成负微分电容效应，避免了开启动态过程中的电流、电压振荡和EMI问题，提高了可靠性；同时，通过电极底部的厚介质层在一定的器件沟槽深度和沟槽MOS结构密度的情况下进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。本发明提供的复合沟槽结构，沟槽栅电极3的深度大于P型基区7的深度并且沟槽栅电极3的深度小于N型电荷存储层8的深度，这一方面在不影响IGBT器件开通的情况下尽可能的减小了栅极电容，特别是栅极-集电极电容，另一方面一定厚度的高浓度N型电荷存储层8的存在补偿了由于沟槽栅电极3深度和宽度的减小导致的沟槽底部附近载流子浓度的下降，避免了由于沟槽栅电极3深度和宽度的减小使器件的正向导通压降急剧增大而导致的器件特性变差。
本发明的有益效果为，能有效提高器件的开关速度、降低器件的开关损耗、改善整个N型漂移区的载流子浓度分布、提高器件的性能和可靠性，避免了开启动态过程中的电流、电压振荡和EMI问题，并且还能提高器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性；同时本发明所提出的沟槽栅电荷存储型IGBT的制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。
附图说明
图1是传统的CSTBT器件元胞结构示意图；
图1中，1为发射极金属，2为介质层，3为栅电极，4为栅介质层，5为N+发射区，6为P+发射区，7为P型基区，8为N型电荷存储层，9为N-漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属；
图2是实施例1的沟槽栅电荷存储型IGBT器件元胞结构示意图；
图3是实施例2的沟槽栅电荷存储型IGBT器件元胞结构示意图；
图2至图3中，1为发射极金属，2为介质层，3为栅电极，41为栅介质层，42为介质层，43为介质层，5为N+发射区，6为P+发射区，71为P型基区，72为第一浮空P型基区，73为第二浮空P型区，8为第一N型电荷存储层，81为第二N型电荷存储层，9为N型漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属；
图4是本发明的制造方法中刻蚀形成沟槽后的器件结构示意图；
图5是本发明的制造方法中刻蚀沟槽内的厚氧化层和多晶硅后的器件结构示意图；
图6是本发明的制造方法中在P型和N型半导体注入后的器件结构示意图；
图7是本发明的制造方法中形成金属电极后的器件结构示意图；
图8为传统CSTBT器件和本发明提供的沟槽栅电荷存储型IGBT器件的栅极-集电极电容特性对比；
图9为传统CSTBT器件和本发明提供的沟槽栅电荷存储型IGBT器件的栅极-发射极电容特性对比；
图10为传统CSTBT器件和本发明提供的沟槽栅电荷存储型IGBT器件的正向导通压降和关断损耗的折中曲线对比。正向导通压降和开通损耗的折中曲线对比也具有类似的特性。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
本例的一种沟槽栅电荷存储型IGBT，其元胞结构如图2所示，包括：背部集电极金属12、位于背部集电极金属12之上并与其相连的P型集电区11、位于P型集电区11之上并与其相连的N型场阻止层10、位于N型场阻止层10之上并与其相连的N-漂移区9；位于N-漂移区9上部中间并与其相连的复合沟槽结构；位于N-漂移区9上部一侧并与其相连的p型体区72；位于N-漂移区9上部另一侧并与其相连的N型电荷存储层8，所述N型电荷存储层8的侧壁与复合沟槽结构的侧壁相连；位于N型电荷存储层8上部并于其相连的p型体区71，所述p型体区71的侧壁与复合沟槽结构的侧壁相连；位于p型体区71上部并与其相连的彼此独立的N+发射区和P+发射区，所述N+发射区的侧壁与复合沟槽结构的侧壁相连；位于N+发射区和P+发射区上表面的发射极金属1；位于p型体区72和复合沟槽结构上表面的介质层2；其特征在于：所述复合沟槽结构包括沟槽栅电极3，介质层41，介质层42和介质层43，所述沟槽栅电极3通过介质层41与N+发射区和p型体区71相连，所述沟槽栅电极3通过介质层42与p型体区72相连，沟槽栅电极3的底部是介质层43；所述p型体区72的结深大于复合沟槽结构的深度，p型体区72与复合沟槽结构的侧壁和底部相连；所述复合沟槽结构的深度大于N型电荷存储层8的结深；所述沟槽栅电极3的深度大于p型体区71的结深，所述沟槽栅电极3的深度小于N型电荷存储层8的结深；所述介质层42的宽度和介质层43的厚度远大于介质层41的厚度。形成的所述沟槽栅电极3的深度大于p型体区71的结深0.1～0.2微米，形成的所述N型电荷存储层8的厚度为1～2微米；形成的所述复合沟槽结构的深度大于N型电荷存储层8的结深0.5～1微米，形成的所述介质层41的厚度小于120纳米，形成的所述介质层42的宽度为0.5～1微米，形成的所述介质层43的厚度为0.5～1微米。
实施例2
本例的一种沟槽栅电荷存储型IGBT，其元胞结构如图3所示，包括：背部集电极金属12、位于背部集电极金属12之上并与其相连的P型集电区11、位于P型集电区11之上并与其相连的N型场阻止层10、位于N型场阻止层10之上并与其相连的N-漂移区9；位于N-漂移区9上部中间并与其相连的复合沟槽结构；位于N-漂移区9上部两侧并与其相连的N型电荷存储层8，所述N型电荷存储层8的侧壁与复合沟槽结构的侧壁相连，位于N型电荷存储层8上部并于其相连的p型体区71和72，所述p型体区71和72的侧壁与复合沟槽结构的侧壁相连；位于p型体区71上部并与其相连的彼此独立的N+发射区和P+发射区，所述N+发射区的侧壁与复合沟槽结构的侧壁相连；位于N+发射区和P+发射区上表面的发射极金属1；位于p型体区72和复合沟槽结构上表面的介质层2；其特征在于：所述复合沟槽结构包括沟槽栅电极3，介质层41，介质层42和介质层43，所述沟槽栅电极3通过介质层41与N+发射区和p型体区71相连，所述沟槽栅电极3通过介质层42与p型体区72相连，沟槽栅电极3的底部是介质层43；所述复合沟槽结构的深度大于N型电荷存储层8的结深；所述沟槽栅电极3的深度大于p型体区71的结深，所述沟槽栅电极3的深度小于N型电荷存储层8的结深；所述介质层42的宽度和介质层43的厚度远大于介质层41的厚度；所述复合沟槽结构的底部与p型区73相连。形成的所述沟槽栅电极3的深度大于p型体区71的结深0.1～0.2微米，形成的所述N型电荷存储层8的厚度为1～2微米；形成的所述复合沟槽结构的深度大于N型电荷存储层8的结深0.5～1微米，形成的所述介质层41的厚度小于120纳米，形成的所述介质层42的宽度为0.5～1微米，形成的所述介质层43的厚度为0.5～1微米，形成的所述p型区73的厚度为0.2～1微米。
本发明工艺制作方法的具体实施方案以600V电压等级的沟槽栅电荷存储型IGBT为例进行阐述，具体工艺制作方法如下：
第一步：选取掺杂浓度为2×1014个/cm3,厚度为300～600微米的轻掺杂FZ硅片用以形成器件的N-漂移区9；在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层10，形成的N型场阻止层的厚度为15～20微米，离子注入能量为1500keV～2000keV，注入剂量为5×1013个/cm2，退火温度为1200℃，退火时间为400分钟；
第二步：翻转并减薄硅片至90～95微米的厚度，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第三步：在硅片表面淀积一层TEOS，厚度为700～1000nm，光刻出窗口后，进行沟槽(trench)硅刻蚀，刻蚀出沟槽，沟槽的深度为3～6微米，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；接着在沟槽内淀积填充介质层；
第四步：光刻，刻蚀沟槽一侧第三步中沟槽内填充的部分介质层，回刻的沟槽深度为2～4微米；
第五步：在1050℃～1150℃下，通过热氧化在第四步形成的沟槽侧壁生长高质量的薄氧化层，形成的氧化层厚度小于120nm；接着在850℃下在沟槽内积淀填充多晶硅；
第六步：光刻，通过离子注入P型杂质制作器件的p型体区72，离子注入的能量为1000keV，注入剂量为8×1013个/cm2；再次光刻，通过离子注入N型杂质制作器件的N型电荷存储层8，离子注入的能量为300keV，注入剂量为1×1014个/cm2；接着通过离子注入P型杂质并退火制作器件的p型体区71，离子注入的能量为120keV，注入剂量为6×1013个/cm2，退火温度为1100-1150℃，退火时间为30分钟；形成的p型体区72的结深大于沟槽的深度并将沟槽底部部分包围；形成的N型电荷存储层8的结深小于沟槽的深度0.5～1微米，形成的N型电荷存储层8的结深大于多晶栅电极的深度0.5～1.5微米；形成的p型体区71的结深小于多晶栅电极的深度0.1～0.2微米；
第七步：光刻，通过离子注入N型杂质制作器件的N+发射区，离子注入的能量为40keV，注入剂量为1×1015个/cm2；
第八步：光刻，通过离子注入P型杂质并退火制作器件的P+发射区，离子注入的能量为60keV，注入剂量为5×1015个/cm2，退火温度为900℃，时间为30分钟；
第九步：淀积介质层，并光刻、刻蚀形成介质层2；
第十步：淀积金属，并光刻、刻蚀形成金属集电极1；
第十一步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质，注入能量为60keV，注入剂量为5×1012个/cm2，在H2与N2混合的气氛下进行背面退火，温度为450℃，时间为30分钟；
第十二步：背面淀积金属形成金属集电极12；
即制备得沟槽栅电荷存储型IGBT。
进一步的，所述工艺步骤中第一步N型场阻止层10的制备可在器件的正面结构，包括元胞MOS结构和终端结构的制备之后进行；或可直接选用具有N型场阻止层10和N-漂移区9的双层外延材料作为工艺起始的硅片材料；
进一步的，所述工艺步骤中第一步N型场阻止层10的制备可省略；
进一步的，在所述工艺步骤第三步中在沟槽内淀积填充介质层之前还可进行一次P型离子注入形成浮空P型区73，并在所述工艺步骤第六步中在p型体区72下也形成N型电荷存储层8；
进一步的，所述介质层41，42和43的材料可以相同也可以不同。
Claims (5)
1.一种沟槽栅电荷存储型IGBT，包括从下至上依次层叠设置的集电极金属(12)、P型集电极区(11)、N型电场阻止层(10)和N型漂移区(9)；其特征在于，所述N型漂移区(9)中具有N+发射区(5)、P+发射区(6)、P型基区(71)、第一N型电荷存储层(8)、沟槽栅结构和第一浮空P型区(72)；所述第一浮空P型区(72)位于沟槽栅结构的一侧，所述N+发射区(5)、P+发射区(6)、P型基区(71)和第一N型电荷存储层(8)位于沟槽栅结构的另一侧；所述P型基区(71)位于第一N型电荷存储层(8)的上表面，所述N+发射区(5)和P+发射区(6)并列位于P型基区(71)的上表面，且N+发射区(5)位于靠近沟槽栅结构的一侧；所述第一浮空P型区(72)和沟槽栅结构的上表面具有第一介质层(2)；所述N+发射区(5)和P+发射区(6)的上表面具有发射极金属(1)；所述沟槽栅结构包括栅介质层(41)、第二介质层(42)、第三介质层(43)和栅电极(3)；所述栅电极(3)的深度大于P型基区(71)的结深；所述栅介质层(41)的一侧与栅电极(3)的一侧连接，栅介质层(41)的另一侧与N+发射区(5)、P型基区(71)和第一N型电荷存储层(8)的侧面连接；栅电极(3)的另一侧与第二介质层(42)的一侧连接，栅电极(3)的上表面与第一介质层(2)连接；第二介质层(42)的另一侧与第一浮空P型区(72)连接，第二介质层(42)的上表面与第一介质层(2)连接；第二介质层(42)、栅电极(3)、栅介质层(41)的下表面与第三介质层(43)的上表面连接；第三介质层(43)的深度大于第一N型电荷存储层(8)的结深，所述第二介质层(42)和第三介质层(43)的厚度均大于栅介质层(41)的厚度，所述栅电极(3)的深度小于第一N型电荷存储层(8)的结深，形成的所述栅电极(3)的深度大于p型基区(71)的结深0.1～0.2微米，形成的所述第一N型电荷存储层(8)的厚度为1～2微米；形成的沟槽结构的深度大于第一N型电荷存储层(8)的结深0.5～1微米，形成的所述栅介质层(41)的厚度小于120纳米，形成的所述第二介质层(42)的宽度为0.5～1微米，形成的所述第三介质层(43)的厚度为0.5～1微米。
2.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于，所述第一浮空P型区(72)的深度大于第三介质层(43)的结深，第三介质层(43)的下表面与第一浮空P型区(72)连接。
3.根据权利要求1所述的一种沟槽栅电荷存储型IGBT，其特征在于，所述N型漂移区(9)中还包括第二N型电荷存储层(81)和第二浮空P型区(73)，所述第二N型电荷存储层(81)位于第一浮空P型区(72)的下表面，且与第一N型电荷存储层(8)对称设置在第三介质层(43)两侧；所述第二浮空P型区(73)位于第三介质层(43)的下表面。
4.一种沟槽栅电荷存储型IGBT的制造方法，其特征在于，包括以下步骤：
第一步：选取N型轻掺杂单晶硅片作为器件的N型漂移区(9)，选取的硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层(10)，形成的N型场阻止层的厚度为15～30微米，离子注入能量为1500keV～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200-1250℃，退火时间为300～600分钟；所述N型场阻止层(10)位于N型漂移区(9)的下表面；
第二步：翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第三步：在硅片表面淀积一层TEOS，厚度为700～1000nm，光刻出窗口后，进行沟槽(trench)硅刻蚀，刻蚀出沟槽，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；接着在沟槽内淀积填充介质层；
第四步：采用光刻工艺，刻蚀沟槽一侧第三步中沟槽内填充的部分介质层，形成第二介质层(42)和第三介质层(43)；形成的所述第二介质层(42)的宽度为0.5～1微米，形成的所述第三介质层(43)的厚度为0.5～1微米；
第五步：在1050℃～1150℃下，通过热氧化在第四步形成的沟槽侧壁生长高质量的薄氧化层，形成的氧化层厚度小于120nm；接着在750℃～950℃下在沟槽内积淀填充多晶硅，形成栅电极(3)和栅介质层(41)；所述栅电极(3)位于第二介质层(42)和栅介质层(41)之间；第三介质层(43)位于第二介质层(42)、栅电极(3)和栅介质层(41)的下表面；
第六步：采用光刻工艺，通过离子注入P型杂质制作器件的第一浮空P型区(72)，离子注入的能量为500～1000keV，注入剂量为1013～1014个/cm2；所述第一浮空P型区(72)位于第二介质层(42)的侧面；再次光刻，通过离子注入N型杂质制作器件的第一N型电荷存储层(8)，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；接着通过离子注入P型杂质并退火制作器件的P型基区(71)，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；所述第一N型电荷存储层(8)和P型基区(71)位于栅介质层(41)的侧面；形成的第一浮空P型区(72)的结深大于沟槽的深度并将沟槽底部部分包围；形成的第一N型电荷存储层(8)的结深小于沟槽的深度，形成的第一N型电荷存储层(8)的结深大于多晶栅电极(3)的深度；形成的P型基区(71)的结深小于多晶栅电极(3)的深度；形成的所述栅电极(3)的深度大于p型基区(71)的结深0.1～0.2微米，形成的所述第一N型电荷存储层(8)的厚度为1～2微米；形成的沟槽结构的深度大于第一N型电荷存储层(8)的结深0.5～1微米；
第七步：采用光刻工艺，通过离子注入N型杂质制作器件的N+发射区(5)，离子注入的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区(5)位于P型基区(71)的上表面且N+发射区(5)的侧面与栅介质层(41)连接；
第八步：采用光刻工艺，通过离子注入P型杂质并退火制作器件的P+发射区(6)，离子注入的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，所述P+发射区(6)位于P型基区(71)的上表面与N+发射区(5)并列；
第九步：淀积介质层，并光刻、刻蚀在第一浮空P型区(72)及沟槽上表面形成第一介质层(2)；
第十步：淀积金属，并光刻、刻蚀在N+发射区(5)和P+发射区(6)上表面形成发射极金属(1)；
第十一步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质，在N型场阻止层(10)下表面形成P型集电区(11)，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
第十二步：背面淀积金属，在P型集电区(11)下表面形成集电极金属(12)。
5.根据权利要求4所述的沟槽栅电荷存储型IGBT的制造方法，其特征在于，在所述第三步中，在沟槽内淀积填充介质层之前进行一次P型离子注入形成第二浮空P型区(73)，所述第二浮空P型区(73)位于沟槽栅底部，并在第六步中在第一浮空P型区(72)下表面形成第二N型电荷存储层(81)。
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