CN103681828A - 半导体器件及其制造方法 - Google Patents

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Abstract

根据本发明构思的示例实施例，一种半导体器件包括：第一和第二沟槽栅极，在基板中沿着一个方向伸长；在基板中的第三和第四沟槽栅极，该第三和第四沟槽栅极使第一和第二沟槽栅极彼此连接；由第一至第四沟槽栅极限定在基板中并由第一至第四沟槽栅极围绕的第一区；以及限定在基板中的第二区和第三区。第二区与第一区面接触。第三区与第一区点接触。第一区包括第一高压半导体器件，该第一高压半导体器件包括第一导电类型的本体和在本体中的第二导电类型的发射极。第一导电类型的浮阱在第二区和第三区中。

Description

半导体器件及其制造方法
技术领域
本发明构思的示例实施例涉及半导体器件和/或其制造方法，更具体地说，涉及绝缘栅双极型晶体管和/或其制造方法。
背景技术
高压半导体器件的示例包括绝缘栅双极型晶体管（以下称为“IGBT”），功率MOSFET和双极晶体管。
特别地，IGBT为开关器件，其具有其中混合了功率MOSFET和双极晶体管的结构。IGBT可具有低驱动功率、高开关速度、高耐电压和/或高电流密度。IGBT可包括形成在基板的一个表面上的发射极和形成在该基板的另一表面上的集电极。由于该结构，IGBT的沟道可形成在垂直方向上。
发明内容
本发明构思的示例实施例涉及可改善传导调制的半导体器件。
本发明构思的示例实施例还涉及用于制造可改善传导调制的半导体器件的方法。
本发明构思的附加优点、主题和/或特征在以下的描述中被部分地阐述，并且从本发明构思的非限制性实施例的以下更详细描述，本发明构思的附加优点、主题和/或特征对本领域普通技术人员而言是显而易见的，或者可从本发明构思的示例实施例的实践中获知。
根据本发明构思的示例实施例，半导体器件包括：基板；在基板中在一个方向上伸长的第一和第二沟槽栅极；基板中的第三和第四沟槽栅极，该第三和第四沟槽栅极使第一和第二沟槽栅极彼此连接；第一区，由第一至第四沟槽栅极限定在基板中，第一区由第一至第四沟槽栅极围绕，第一区包括第一高压半导体器件，第一高压半导体器件包括本体和在本体中的发射极，本体为第一导电类型，而发射极为与第一导电类型相反的第二导电类型；以及限定在基板中的第二区和第三区，第二区与第一区表面接触，第三区与第一区点接触，第二区和第三区包括为第一导电类型的浮阱。
在示例实施例中，本体的垂直厚度可小于第一沟槽栅极的垂直厚度，而浮阱的垂直厚度可大于本体的垂直厚度。
在示例实施例中，浮阱的垂直厚度可比第一沟槽栅极的垂直厚度厚。
在示例实施例中，第二区在一个方向上的长度可比第一区在该一个方向上的长度长。
在示例实施例中，半导体器件还可包括在基板中的第五和第六沟槽栅极，而第二高压半导体器件可在基板中位于第五和第六沟槽栅极之间。第五和第六沟槽栅极可在该一个方向上伸长。
在示例实施例中，第一沟槽栅极和第二沟槽栅极之间的长度可比第二沟槽栅极和第五沟槽栅极之间的长度短。
在示例实施例中，第二区的局部和第三区可在第二沟槽栅极和第五沟槽栅极之间，第二区的所述局部和第三区可彼此连接。
在示例实施例中，第三高压半导体器件可在基板中位于第一和第二沟槽栅极之间，第二区的一部分可在第一高压半导体器件和第三高压半导体器件之间。
在示例实施例中，第三和第四沟槽栅极可与第一和第二沟槽栅极交叉。
在示例实施例中，发射极可在第一区的两个部分中。
在示例实施例中，发射极可仅在第一区的两个部分中的局部中，并且第一区的两个部分可在第一区的相对侧上。
根据本发明构思的示例实施例，半导体器件包括：基板；在基板中的第一沟槽栅结构，该第一沟槽栅结构具有梯子形；限定在基板中的第一和第二区，该第一和第二区由第一沟槽栅结构的部分围绕，第一区包括高压半导体器件，该高压半导体器件包括本体，该本体具有第一导电类型和比第一沟槽栅极的垂直厚度小的垂直厚度，该高压半导体器件包括在本体中的发射极，该发射极具有与第一导电类型相反的第二导电类型，第二区包括第一浮阱，该浮阱具有第一导电类型和比第一沟槽栅极的垂直厚度厚的垂直厚度。
在示例实施例中，第一区可为限定于基板中的多个第一区中的一个，第二区可为限定于基板中的多个第二区中的一个，多个第一区和多个第二区可交替布置，而多个第一区中的高压半导体器件和多个第二区中的第一浮阱可彼此交替地重复。
在示例实施例中，第一沟槽栅极的长度方向可在一个方向上延伸，而第二区在所述一个方向上的长度可比第一区在所述一个方向上的长度长。
在示例实施例中，半导体器件可包括在基板中的第二沟槽栅结构，其中第二沟槽栅结构可具有梯子形，并且第二沟槽栅结构可邻近第一沟槽栅结构。
在示例实施例中，半导体器件可包括限定在基板中的、在第一沟槽栅结构和第二沟槽栅结构之间的第三区，其中第三区可包括具有第一导电类型的第二浮阱。
在示例实施例中，发射极可在第一区的两个部分中。
在示例实施例中，发射极可仅形成在第一区的两个部分的局部中，并且第一区的两个部分可在第一区的相对侧上。
根据本发明构思的示例实施例，半导体器件包括：基板；在基板中的第一重复单元和在基板中的第二重复单元。第一重复单元包括在一个方向上伸长的第一和第二沟槽栅极。第一重复单元包括将第一和第二沟槽栅极彼此连接的第三和第四沟槽栅极。第一重复单元包括第一区，其由第一至第四沟槽栅极限定并由第一至第四沟槽栅极围绕。第一区包括多个第一高压半导体器件。第一重复单元包括限定在基板中的第二区。第二区与第一区表面接触。第二区包括具有第一导电类型的多个第一浮阱。第二重复单元包括多个第二高压半导体器件和多个第二浮阱。第二浮阱具有第一导电类型。第一重复单元和第二重复单元彼此不同。
在示例实施例中，第一重复单元中多个第一高压半导体器件中的一个与多个第一浮阱中的一个的宽度比不同于第二重复单元中多个第二高压半导体器件中的一个与多个第二浮阱中的一个的宽度比。
在示例实施例中，第二区在该一个方向上的长度可以比第一区在该一个方向上的长度长。
在示例实施例中，第一重复单元还可包括限定在基板中的第三区。第三区可与第一区点接触。第三区可包括多个第一浮阱中的一些。
根据本发明构思的示例实施例，用于制造半导体器件的方法包括：在基板中形成第一和第二沟槽栅极以及第三和第四沟槽栅极。第一和第二沟槽栅极在一个方向上伸长。第三和第四沟槽栅极使第一和第二沟槽栅极彼此连接。第一至第四沟槽栅极限定基板的由第一至第四沟槽栅极围绕的第一区。基板的第一区与限定在基板中的第二区面接触。第一区与限定在基板中的第三区点接触。该方法还包括：在第一区中形成第一导电类型的浮阱；以及在第一区中形成高压半导体器件。高压半导体器件包括第一导电类型的本体和本体中的第二导电类型的发射极。
在示例实施例中，该方法可包括：在形成第一和第二沟槽栅极以及第三和第四沟槽栅极之前，在基板中形成第一导电类型的掺杂，其中形成浮阱可包括使第一导电类型掺杂区在第二区和第三区中扩散。
根据本发明构思的示例实施例，半导体器件包括：基板和第一沟槽栅结构。基板包括第一区和第二区。第一区包括晶体管，其由基板中的第一导电类型的本体、本体中的第二导电类型的发射极、以及在本体的被发射极暴露的部分中的第一导电类型的掺杂区来限定。第二区包括第一导电类型的浮阱。浮阱具有的垂直厚度大于本体在第一方向上的垂直厚度。第一沟槽栅结构在第一区的周界与第二区之间。第一沟槽栅结构暴露基板的第一区和第二区。第一沟槽栅结构具有的垂直厚度大于第一区中的本体的垂直厚度。
在示例实施例中，集电极可接触基板的下表面，而发射电极可与基板的第一区中的晶体管的掺杂区电连接。
在示例实施例中，基板的第一区可为基板中的多个第一区中的一个，基板的第二区可为基板中的多个第二区中的一个，在具有梯子形的第一沟槽栅结构的交替行之间，多个第二区中的一些第二区可以沿着第一方向与多个第一区交替，并且多个第二区可沿着一方向成对布置并由多个第一区中的一个和沟槽栅结构分离。第二方向可与第一方向交叉。
在示例实施例中，多个第一区中的一个在第一方向上的长度可小于多个第二区中的所述一些第二区中的一个在第一方向上的长度。
在示例实施例中，多个第一区中的一个在第二方向上的宽度可小于多个第二区中的其他第二区中的一个在第二方向上的宽度。
附图说明
通过结合附图对本发明构思的非限制性实施例的以下更详细描述，本发明构思的示例实施例的上述和其他特征和优点将变得更加明显，其中：
图1为说明根据本发明构思的示例实施例的半导体器件的平面图；
图2为根据本发明构思的示例实施例的半导体器件的局部布局图；
图3为沿图2中的线III-III’得到的截面图；
图4为说明图2中的沟槽栅极的结构的视图；
图5为根据本发明构思的示例实施例的半导体器件的局部布局图；
图6为根据本发明构思的示例实施例的半导体器件的局部布局图；
图7为根据本发明构思的示例实施例的半导体器件的局部布局图；
图8A至8D为根据本发明构思的示例实施例的半导体器件的局部布局图；
图9为根据本发明构思的示例实施例的半导体器件的局部布局图；
图10为根据本发明构思的示例实施例的半导体器件的局部布局图；
图11为说明根据本发明构思的示例实施例的半导体器件的概念图；
图12为说明根据本发明构思的示例实施例的半导体器件的概念图；
图13为说明根据本发明构思的示例实施例的半导体器件的概念图；
图14为说明根据本发明构思的示例实施例的包括半导体器件的半导体系统的方块图；
图15为根据本发明构思的示例实施例的包括半导体系统的电子系统的方块图；
图16和17为应用了根据本发明构思的示例实施例的半导体器件的半导体系统的视图；
图18A至23为说明用于制造根据本发明构思的示例实施例的半导体器件的方法的中间步骤的视图。
具体实施方式
现在将参考附图更完整地描述本发明构思的示例实施例，附图中示出了一些示例实施例。然而，本发明构思的示例实施例可以多种不同形式来实施，并且不应被解释为限于这里描述的实施例，而应是，这些实施例被提供用来使得该公开全面完整，并且向本领域普通技术人员完整地传达本发明构思的示例实施例的范围。在图中，为了清楚之故，将各层和各区域的厚度放大。图中的相同参考数字表示相同元件，因此可省略对它们的描述。
在本发明构思的示例实施例的一些描述中，未详细描述众所周知的方法、程序、组件和/或电路，从而避免本发明构思的不必要的模糊方面。
应理解的是，当元件被称为与另一元件“连接”或“耦接”时，该元件可直接连接或耦接至另一元件或可存在中间元件。相反，当元件被称为与另一元件“直接连接”或“直接耦接”时，则不存在中间元件。如在此所用的，术语“和/或”包括相关所列项的一个或多个的任意和所有组合。用于描述各元件或各层之间的关系的其他词语应以相似的方式来解释（例如，“在……之间”与“直接在……之间”，“邻近”与“直接邻近”，“在……上”与“直接在……上”）。
应理解的是，尽管术语第一、第二等在此可用于描述多个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语所限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，在不脱离本发明构思的示例实施例的教导下，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
这里使用的术语仅用于描述特定实施例的目的，并且不意在限制本发明构思的示例实施例。如这里使用的，单数形式“一”和“该”意在还包括复数形式，除非在上下文清楚另有指示。还应理解的是，术语“包括”、“包含”在用于本说明书时，其明确指出存在所说明的特征、整体、步骤、操作、元件和/或组件，但是并不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。诸如“至少一个”的表述在位于一列元件之前时，修饰整列元件，而不是修饰所述列的单独元件。
空间相对术语，例如“在……之下”、“下方”、“下部”、“上方”、“上部”等在此可用于使得易于描述图中所示的一个元件或特征相对于另一元件或特征的关系。应理解的是，空间相对术语意在包含除了图中所示的方位之外器件在使用或操作中的不同取向。例如，如果翻转图中的器件，那么被描述为其他元件或特征的“下方”或“在……之下”的元件被定位在其他元件或特征的“上方”。因此，示例性术语“下方”可包含上方和下方两个方位。器件可被不同地定位（旋转90度或在其他取向），并且相应解释在此使用的空间相对描述符。
参考作为示例实施例的理想实施例（和中间结构）的示意图的截面图在此描述示例实施例。这样，例如由制造技术和/或公差引起的图示的形状的变型是可能发生的。因此，不应将示例实施例解释为限于这里示出的区域的特定形状，而是包括例如由制造产生的形状的偏差。例如，示为矩形的注入区域可具有修圆的或弯曲的特征和/或在其边缘的注入浓度的梯度，而非从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可导致在掩埋区域和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，并且它们的形状不意在示出器件区域的实际形状，也不意在限制示例实施例的范围。
除非另外限定，在此所用的所有术语（包括技术和科学术语）具有与本发明构思的示例实施例所属领域普通技术人员所通常理解的含义相同的含义。还应理解的是，诸如在通用字典中限定的那些术语应解释为具有与它们在相关领域的上下文中的含义一致的含义，并将不应理解为理想化或过度形式化的含义，除非这里明确地如此限定。
图1为说明根据本发明构思的示例实施例的半导体器件的平面图。图2为根据本发明构思的示例实施例的半导体器件的局部布局图。图2为详细示出图1中的区域Y的局部放大布局图。图3为沿图2中的线III-III’得到的截面图。图4为说明图2中的沟槽栅极的结构的视图。
首先，参考图1，根据本发明构思的示例实施例的半导体器件1可包括器件形成区域M和终止区域P。器件形成区域M为其中形成有稍后描述的高压半导体器件100和浮阱（见图3中的105a和105b）的区域，终止区域P为其中形成有用于场扩散的终止环和场极板199的区域。发射电极140连接至高压半导体器件100的发射极（见图3中的135），并可为板形状。如所示出的，沟槽栅结构110可为梯子形。引线119连接至沟槽栅结构110。引线119可成形为围绕发射电极140，从而施加相同的电压至沟槽栅结构110。
参考图2和3，根据本发明构思的示例实施例的半导体器件1可包括高压半导体器件100以及浮阱105a和105b。
高压半导体器件100可为IGBT，但不限于此。高压半导体器件100可包括沟槽栅结构110、发射极135、本体106、集电极154、阻挡层107、缓冲层152、发射电极140和集电电极150。高压半导体器件100以大于6V操作。
如所示出的，沟槽栅结构110可包括多个沟槽栅极111至118。沟槽109可形成在基板102中，栅绝缘膜120可沿着沟槽109的侧壁和底表面共形地形成，而沟槽栅极111至118可形成在沟槽109中的栅绝缘膜120上。栅绝缘膜120可包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜和高k材料中的至少一种。高k材料例如可包括HfO2、ZrO2和Ta2O5中的至少一种，但不限于此。与如图所示的那些不同的是，沟槽109可具有多种截面形状。沟槽109的截面形状还可在进入基板102中时倾斜，或者可为矩形形状。
此外，沟槽栅结构110可为梯子形。具体而言，布置在图2中的左侧的沟槽栅结构110可包括沿着一个方向DR1伸长的第一和第二沟槽栅极111和112，以及使第一沟槽栅极111和第二沟槽栅极112彼此连接的第三沟槽栅极113和第四沟槽栅极114。第三沟槽栅极113和第四沟槽栅极114可在与该一个方向DR1不同的方向DR2上延伸。
类似地，布置在图2中的右侧的沟槽栅结构110可包括沿着一个方向DR1伸长的第五沟槽栅极115和第六沟槽栅极116，以及使第五沟槽栅极115和第六沟槽栅极116彼此连接的第七沟槽栅极117和第八沟槽栅极118。第七沟槽栅极117和第八沟槽栅极118可在与该一个方向DR1不同的方向DR2上延伸。
另一方面，如图4所示，第一区I、第二区IIa和IIb以及第三区III可由沟槽栅结构110来限定。
第一区I可由第一至第四沟槽栅极111至114来限定。第二区IIa和IIb可与第一区I表面接触。第三区III可与第一区I点接触。
如图所示，第一区I可为多边形形状。例如，第一区I可为矩形形状。从而，多边形形状可包括面和点。如这里所使用的，术语“与……表面接触”意味着第一区I的表面（或边缘）与第二区IIa和IIb的表面（或边缘）布置为彼此面对。此外，如这里所使用的，术语“与……点接触”意味着第一区I的点（角）与第三区III的点（角）布置为彼此面对。
另一方面，由于加工的原因，第一区I的角部分（点部分）可被修圆。然而，即使是在该情况下，仍可预期角部分的存在，并且可认为第一区I和第三区III彼此点接触。
更具体地说，第一区I可为由第一至第四沟槽栅极111至114围绕的区域。第二区IIa和IIb可布置在第一区I的上侧、下侧、右侧和左侧。第二区IIa可位于第一区I的上侧和下侧。第二区IIb可位于第一区I的右侧和左侧。第三区III可被安置在第一区I的右上侧、右下侧、左上侧和左下侧。如图4所示，第二区IIb和第三区III可被物理连接，但不限于此。
在根据本发明构思的示例实施例的半导体器件1中，第一导电类型（例如p型）浮阱105a和105b形成在第二区IIa和IIb以及第三区III中。在后面将描述浮阱105a和105b的作用和效果。
再次参考图3，高压半导体器件100可形成在第一区I中。具体而言，第一导电类型（例如p型）本体106和形成在本体106中的第二导电类型（例如n型）发射极135可形成在第一区I中。选择性地，第一导电类型（p型）掺杂区136可形成在发射极135之间。本体106可形成为比第一沟槽栅极111薄。
如图2所示，发射极135可形成在第一区I的两个部分中。例如，发射极135可形成为接近第一区I的相对侧（例如，第一区I在DR2方向上的两个相对侧）。图4中的第一区I对应于图2中的参考数字105。
参考图3，第二导电类型阻挡层107可形成在本体106下方。如下文将描述的，阻挡层107用作关于流入基板102（例如漂移区）中的空穴的势垒。空穴进一步在漂移区中积累，并且电导调制得到加强。阻挡层107可具有与漂移区相同类型的第二导电类型。阻挡层107具有比漂移区的掺杂浓度高的掺杂浓度。此外，阻挡层107可具有比浮阱105a和105b的掺杂浓度低的掺杂浓度。阻挡层107可掺杂有例如掺杂浓度为1013至1017/cm3的磷（P）和砷（As）。
基板102可掺杂有例如掺杂浓度为1012至1015/cm3的P或As。本体106可掺杂有例如掺杂浓度为1015至1018/cm3的硼（B）。
层间绝缘膜130可形成在基板103的一个表面上，并且接触145可形成为穿透层间绝缘膜130，并与发射极135和发射电极140接触。发射电极140可形成为层间绝缘膜130上的板形状（参见图1），但是不限于此。层间绝缘膜130例如可为硅氧化物膜，但不限于此。接触145和发射电极140可包括金属，诸如铝、铜、钨和钛中的至少一种，但不限于此。接触145和发射电极140可由相同的材料形成，或可由不同材料形成。
集电极154可形成在基板102的另一表面上。集电极154可为第一导电类型。集电电极150可包括金属，诸如铝、铜、钨、钛、镍、镍钒、银和金中的至少一种，但不限于此。集电电极150和发射电极140可由相同的材料形成，或可由不同材料形成。
缓冲层152可形成在基板102的另一表面上，以与集电极154接触，但是不限于此。缓冲层152可用于通过防止击穿现象来改善耐电压特性。缓冲层152可为与基板102（漂移区）相同类型的第二导电类型。缓冲层152可具有比漂移区高的掺杂浓度，以及可具有比发射极135低的掺杂浓度。缓冲层152可掺杂有掺杂浓度为1013至1019/cm3的P或As。
下文将描述第一导电类型浮阱105a和105b的作用和效果。
传导调制意味着这样的现象，如果少数载流子（例如，空穴）的数量在多数载流子（例如，电子）浓度低的区域中增加，则多数载流子与少数载流子的增加数量成比例地增加，因此电阻可降低一定程度。在根据本发明构思的示例实施例的半导体器件1中，基板102（漂移区）可掺杂有具有低掺杂浓度的第二导电类型（n类型）掺杂物。从而，如果空穴在漂移区中增加，则漂移区内的电子数量可与空穴的增加数量成比例地增加。因此，电流从集电极154沿发射极135方向流动。
随着浮阱105a和105b的面积的增加，较大数量的空穴可积累在基板102（例如，漂移区）中。然而，不能无条件地增加浮阱105a和105b的面积。这是因为如果浮阱105a和105b的面积增加，则其中形成有发射极135、本体106等的面积会相对减少。如果其中形成有发射极135、本体106等的面积减少，则高压半导体器件100的电流驱动能力会降低。
然而，在根据本发明构思的示例实施例的半导体器件1中，在其中形成有发射极135、本体106等的最小面积宽度（或期望的低面积或低宽度）得到维持的同时，浮阱105a和105b的面积可增加到最大（或增加至期望的面积）。
例如，如图4所示，第一至第三区I、IIa、IIb和III可由沟槽栅结构110限定。第一区I可由第一至第四沟槽栅极111至114限定。第二区IIa和IIb可与第一区I面接触。第三区III可与第一区I点接触。在根据本发明构思的示例实施例的半导体器件1中，高压半导体器件100可形成在第一区I中。第一导电类型（例如，P型）浮阱105a和105b可形成在第二区IIa和IIb以及第三区III中。
由此，浮阱105b可甚至布置在于右/左方向（例如，DR2方向）上彼此邻近的两个高压半导体器件100之间的区域中，并在于对角线方向上邻近的两个高压半导体器件100之间的区域中。此外，浮阱105a甚至可布置在于上/下方向（例如，DR1方向）上彼此邻近的两个高压半导体器件100之间的区域中。两个邻近的高压半导体器件100可彼此间隔开。换句话说，两个邻近的高压半导体器件100可布置为使得它们彼此不面接触或点接触。
第一区I在DR2方向上的长度L3可与其中必须形成发射极135、本体106等的期望（或最小）宽度匹配。此外，为了充分确保浮阱105a和105b的面积，可如下调整第二区IIa和IIb。第二区IIa在DR1方向上的长度L2可比第一区I在DR1方向上的长度L1长。第二区IIb在DR2方向上的长度L4可比第一区I在DR2方向上的长度L3长。
由此，在根据本发明构思的示例实施例的半导体器件1中，浮阱105a和105b的面积可增加至期望水平（和/或最大化）。从而，空穴积累可在基板102（例如，漂移区）中增加，而传导调制可增加到期望水平（和/或最大化）。
图5为根据本发明构思的示例实施例的半导体器件的局部布局图。下文围绕不同于上文使用图1至4描述的点进行了说明。
参考图5，根据本发明构思的示例实施例的半导体器件2的发射极135a小于根据本发明构思的示例实施例的半导体器件1的发射极（参见图2中的135）。发射极135a可仅形成在第一区I的两个相对表面的局部上，而发射极（图2中的135）形成在第一区（参见图4中的I）的两个相对表面的全部上。如图5所示，第一导电类型（p型）掺杂区136a可形成在发射极135a之间。
另一方面，在短路条件下，相当高水平的短路电流Isc可流过高压半导体器件100。高压半导体器件100可承受短路条件期望的时间（和/或备选的，预定时间）。在根据本发明构思的示例实施例的半导体器件2中，发射极135a的尺寸较小，因此短路电流Isc变得很低。从而，根据本发明构思的示例实施例的半导体器件2可构造为承受短路条件相当长的时间。
图6为根据本发明构思的示例实施例的半导体器件的局部布局图。下文围绕不同于上文使用图1至4描述的点进行了说明。
参考图6，根据本发明构思的示例实施例的半导体器件3的发射极135b大于根据本发明构思的示例实施例的半导体器件1的发射极（参见图2中的135）。发射极135b可形成在第一区I的四个表面上，而发射极（图2中的135）形成在第一区（参见图4中的I）两个相对表面上。如图6所示，第一导电类型（p型）掺杂区136b可被发射极135b围绕。
如果发射极135b的面积如上述一样宽，那么集电极和发射极之间的电流电平可以正常操作状态增加，而在短路条件下，短路电流Isc也可增加。如果承受短路电流Isc预定时间不存在问题，那么发射极135b的面积可被最大地加宽以使正常操作状态中的集电极和发射极之间的电流最大化。
图7为根据本发明构思的示例实施例的半导体器件的局部布局图。下文围绕不同于上文使用图1至4描述的点进行了说明。
参考图7，在根据本发明构思的示例实施例的半导体器件4中，两个发射极135c可平行于第一沟槽栅极111和第二沟槽栅极112的延伸方向（例如，DR1方向）布置。相反，根据本发明构思的示例实施例的半导体器件1的发射极（参见图2中的135）可平行于第三沟槽栅极113和第四沟槽栅极114的延伸方向（例如，DR2方向）布置。如图7所示，第一导电类型（p型）掺杂区136c可在发射极135c之间。
如果发射极135c的位置变化，则第一区（参见图4中的I）的尺寸和形状也可稍微变化。考虑半导体器件4的整体布局，发射极135c的位置可变化。
图8A至8D为根据本发明构思的示例实施例的半导体器件的局部布局图。
参考图8A，在根据本发明构思的示例实施例的半导体器件5a中，沟槽栅结构110可为网格形状。第一、二、五和六沟槽栅极111、112、115和116在DR1方向上伸长，而第三和第四沟槽栅极113和114在DR2方向上伸长。第三和第四沟槽栅极113和114可形成为与第一、二、五和六沟槽栅极111、112、115和116交叉。
即使沟槽栅结构110为网格形状，高压半导体器件100、100a和100b可布置为彼此间隔开。如上所述，两个邻近的高压半导体器件100、100a和100b未彼此直接面接触或点接触。例如，高压半导体器件100可布置在第一沟槽栅极111和第二沟槽栅极112之间，高压半导体器件100b可布置在第二沟槽栅极112和第五沟槽栅极115之间。高压半导体器件100a可布置在第五沟槽栅极115和第六沟槽栅极116之间。
参考图8B，根据本发明构思的示例实施例的半导体器件5b的发射极135a可小于半导体器件5a的发射极（参见图8A中的135）。如图8B所示，第一导电类型（p型）掺杂区136a可形成在发射极135a之间。
参考图8C，根据本发明构思的示例实施例的半导体器件5c的发射极135b可大于半导体器件5a的发射极（参见图8A中的135）。该发射极可形成在第一区I的四个表面上。如图8C所示，第一导电类型（p型）掺杂区136b可形成在发射极135b之间。
参考图8D，根据本发明构思的示例实施例的半导体器件5d的发射极135c可小于半导体器件5a的发射极（参见图8A中的135）。发射极135c可在延伸方向（例如，DR1方向）上间隔开。如图8D所示，第一导电类型（p型）掺杂区136c可形成在发射极135c之间。
图9为根据本发明构思的示例实施例的半导体器件局部布局图。图10为根据本发明构思的示例实施例的半导体器件局部布局图。
图9和10为说明将高压半导体器件100、100c、100d和100e布置为网格类型沟槽栅极的方法的视图。如果两个邻近的高压半导体器件100、100c、100d和100e没有彼此直接面接触或点接触，则高压半导体器件100、100c、100d和100e可以以任意方法来布置。
例如，在根据本发明构思的示例实施例的半导体器件6中，高压半导体器件100c与高压半导体器件100在DR1方向上隔开一个区块，而在DR2方向上隔开两个区块。高压半导体器件100d与高压半导体器件100在DR1方向上隔开两个区块。高压半导体器件100e与高压半导体器件100d在DR1方向上隔开一个区块，而在DR2方向上隔开两个区块。
在根据本发明构思的示例实施例的半导体器件7中，高压半导体器件100f与高压半导体器件100在DR1方向上隔开三个区块，而在DR2方向上隔开一个区块。高压半导体器件100g与高压半导体器件100a在DR1方向上隔开三个区块，而在DR2方向上隔开一个区块。
图11为说明根据本发明构思的示例实施例的半导体器件的概念图。
参考图11，根据本发明构思的示例实施例的半导体器件8包括彼此不同的第一重复单元A和第二重复单元B。
第一重复单元A可为根据本发明构思的示例实施例的半导体器件中的任何一个，而第二重复单元B可为根据本发明构思的示例实施例的半导体器件中的另外一个。例如，第一重复单元A可具有图2所示的布局，而第二重复单元B可具有图5所示的布局。此外，第一重复单元A可具有图9所示的布局，而第二重复单元B可具有图10所示的布局。
第一重复单元A可包括多个高压半导体器件和多个第一导电类型浮阱，而第二重复单元B包括多个高压半导体器件和多个第一导电类型浮阱。第一重复单元A中的多个高压半导体器件和多个浮阱的布置与第二重复单元B中的多个高压半导体器件和多个浮阱的布置不同。
因此，第一重复单元A中高压半导体器件与浮阱的宽度比不同于第二重复单元B中高压半导体器件与浮阱的宽度比。因为高压半导体器件与浮阱的宽度比彼此不同，所以第一重复单元A中的传导调制可与第二重复单元B中的传导调制不同。
图11示出了设置两个重复单元的情况。然而，重复单元的数量不限于两个，而是还可设置三个或更多的重复单元。
图12为说明根据本发明构思的示例实施例的半导体器件的概念图。图13为说明根据本发明构思的示例实施例的半导体器件的概念图。下文围绕不同于上文使用图1至4描述的点进行了说明。
参考图12，根据本发明构思的示例实施例的半导体器件9可没有缓冲层152。如果即使没有缓冲层152耐电压特性也足够高，则可省略缓冲层152。
参考图13，在根据本发明构思的示例实施例的半导体器件10中，集电极154’可为图案化的形状，而不是形成在基板102的整个另一表面上。在图案化的集电极154’之间可布置第二导电类型掺杂区155。掺杂区155的浓度可高于缓冲层152的浓度。因为基板102、缓冲层152和掺杂区155可为第二导电类型，而本体106为第一导电类型，所以可认为在半导体器件10内形成了二极管。
图14为说明包括根据本发明构思的示例实施例的半导体器件的半导体系统的方块图。
参考图14，包括根据本发明构思的示例实施例的半导体器件的半导体系统1101可包括电源1102、开关1103和负载1104。开关1103可将电能从电源1102传输至负载1104。例如，电源1102可提供等于或高于600V的电压。在短路条件下（例如，接地电压GND被施加至节点N1），可瞬时将等于或大于600V的电压施加至开关1103。开关1103必须承受期望的时间（和/或替代地，预定时间）（例如，等于或大于5μs）。
作为这样的开关1103，可使用如上使用图1至13所述的根据本发明构思的示例实施例的半导体器件中的至少一个。
尽管描述了图14中的示例，其中如上使用图1至13所述的根据本发明构思的示例实施例的半导体器件用于电源装置中，但是本发明构思的示例实施例不限于此。
图15为根据本发明构思的示例实施例的包括半导体系统的电子系统的方块图。
参考图15，根据本发明构思的示例实施例的电子系统1100可包括控制器1110、输入/输出（I/O）装置1120、存储器1130、接口1140、电源装置1160和总线1150。控制器1110、I/O装置1120、存储器1130和/或接口1140可通过总线1150而彼此连接。总线1150对应于通过其传递数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行类似功能的逻辑元件中的至少一个。I/O装置1120可包括键区、键盘和显示装置。存储器1130可存储数据和/或命令。接口1140可作用为将数据传递至通信网络或从通信网络接收数据。接口1140为有线或无线类型。例如，接口1140可包括天线或有线/无线收发器。尽管未示出，但是电子系统1100还可包括作为改进控制器1110的操作的操作存储器的高速DRAM和/或SRAM。根据本发明构思的实施例的鳍式场效应晶体管可设置在存储器1130中，或可设置为控制器1110和I/O装置1120的一部分。电源装置1160可将从外部输入的电能转换及提供给各个组成元件1110、1120、1130和1140。一个或多个电源装置1160可设置在电子系统1100中。
可将电子系统1100应用于PDA（个人数字助理）、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡、或所有能够在无线环境中传送和/或接收信息的电子装置。
图16和17为半导体系统的视图，根据本发明构思的示例实施例的半导体器件可应用于该半导体系统。图16示出了平板PC，而图17示出了笔记本PC。对本领域技术人员来说，根据本发明构思的示例实施例的半导体器件甚至可应用于其他集成电路装置是显而易见的。
在下文中，参考图18A至23，描述了用于制造根据本发明构思的示例实施例的半导体器件的方法。图18A至23为说明用于制造根据本发明构思的示例实施例的半导体器件的方法的中间步骤的视图。图18A为沿图18B的布局图中的线XVIII-XVIII’得到的截面图。图20A为沿图20B的布局图中的线XX-XX’得到的截面图。
参考图18A和18B，掩模图案可形成在基板102上，而第一导电类型掺杂区305a和305b可形成在基板102中。第一导电类型掺杂区305a和305b可形成浮阱（参见图3中的105a和105b）。例如，第一导电类型掺杂区305a和305b可通过注入第一导电类型掺杂物来形成。第一导电类型掺杂物例如可为硼（B），但是不限于此。
然后，移除掩模图案。
参考图19，第二导电类型阻挡层107形成在基板102中。
具体而言，阻挡层107可通过将第二导电类型掺杂物注入基板102的没有掩模图案的前表面来形成。这里，阻挡层107的浓度远低于第一导电类型掺杂区305a和305b的浓度。从而，如图所示，阻挡层107可以不形成在掺杂区305a和305b中。第二导电类型掺杂物可为磷（P），但不限于此。
参考图20A和20B，沟槽栅结构110可形成在基板102中。
沟槽109可形成在基板102中。如图所示，沟槽109的深度可比阻挡层107以及掺杂区305a和305b的深度深。
然后，栅绝缘膜120可沿着沟槽109的侧壁和底表面共形地形成。栅绝缘膜120可包括绝缘材料，诸如硅氧化物膜、硅氮化物膜、硅氮氧化物膜及高k材料中的至少一种。
然后，可通过在栅绝缘膜120上以沟槽栅极111至118填充沟槽109来完成沟槽栅结构110。例如，以导电材料填充沟槽109，使得导电材料充分形成在基板102上，并且执行CMP，使得基板102的上表面暴露，从而完成第一沟槽栅极111和第二沟槽栅极112。
如上使用图4所描述的，沟槽栅结构110可为梯子形。具体而言，沟槽栅结构110可包括在一个（DR1）方向伸长的第一和第二沟槽栅极111和112，以及使第一和第二沟槽栅极111和112彼此连接的第三和第四沟槽栅极113和114。第三和第四沟槽栅极113和114可在与一个（DR1）方向不同的另一（DR2）方向上延伸。
参考图21，通过经推进工艺（drive-in process）将第一导电类型掺杂区305a和305b扩散来完成第一导电类型掺杂阱105a和105b。推进工艺例如可为热管退火、快速热退火（RTA）或激光退火。
在推进工艺中，第一导电类型掺杂区305a和305b以及第二导电类型阻挡层107二者都可扩散。然而，磷（P）比硼（B）相对少地扩散。虽然完成了第一导电类型浮阱105a和105b，但是阻挡层107未大量扩散。
参考图22，可形成第一导电类型本体106。
然后，第二导电类型发射极135可形成在本体106中。此外，在本体106中，第一导电类型掺杂区136可形成在发射极135之间。
然后，层间绝缘膜130可形成在基板102的一个表面上。
然后，可形成接触145，使得接触145穿透层间绝缘膜130，并与发射极135和第一导电类型掺杂区136接触。
然后，在层间绝缘膜130上，发射电极140可形成为与接触145接触。发射电极140可形成为板形。接触145和发射电极140可包括铝、铜、钨和钛中的至少一种，但不限于此。
参考图23，基板102的厚度可通过减薄工艺来降低。
然后，缓冲层152形成在基板102的另一表面上。
然后，在基板102的另一表面上，第一集电极154可形成为与缓冲层152接触。集电极154可为第一导电类型。
然后，在基板102的另一表面上，集电电极150可形成为与集电极154接触。集电电极150可包括铝、铜、钨、钛、镍、镍钒、银和金中的至少一种，但不限于此。
虽然已经特别地示出和描述了一些示例实施例，但是本领域普通技术人员应理解的是，在不脱离权利要求书的精神和范围的情况下，在此可作出形式和细节上的变化。
本申请要求于2012年9月21日向韩国知识产权局提出的韩国专利申请第No.10-2012-0105253号的优先权，其公开通过引用整体合并在此。

Claims (30)

1.一种半导体器件，包括：
基板；
第一和第二沟槽栅极，在所述基板中沿着一个方向伸长；
在所述基板中的第三和第四沟槽栅极，
所述第三和第四沟槽栅极将所述第一和第二沟槽栅极彼此连接；
第一区，在所述基板中由所述第一至第四沟槽栅极限定，
所述第一区由所述第一至第四沟槽栅极围绕，
所述第一区包括第一高压半导体器件，
所述第一高压半导体器件包括本体和在所述本体中的发射极，
所述本体为第一导电类型，以及
所述发射极为与所述第一导电类型相反的第二导电类型；以及限定在所述基板中的第二区和第三区，
所述第二区与所述第一区面接触，
所述第三区与所述第一区点接触，
所述第二区和所述第三区包括浮阱，所述浮阱为所述第一导电类型。
2.根据权利要求1的半导体器件，其中，
所述本体的垂直厚度小于所述第一沟槽栅极的垂直厚度，以及
所述浮阱的垂直厚度大于所述本体的垂直厚度。
3.根据权利要求2的半导体器件，其中，所述浮阱的垂直厚度比所述第一沟槽栅极的垂直厚度厚。
4.根据权利要求1的半导体器件，其中，所述第二区在所述一个方向上的长度比所述第一区在所述一个方向上的长度长。
5.根据权利要求1的半导体器件，还包含：
在所述基板中的第五和第六沟槽栅极；以及
在所述基板中的、位于所述第五沟槽栅极与第六沟槽栅极之间的第二高压半导体器件，其中，
所述第五和第六沟槽栅极沿着所述一个方向伸长，以及
所述第一、第二、第五和第六沟槽栅极按顺序布置。
6.根据权利要求5的半导体器件，其中，所述第一沟槽栅极与所述第二沟槽栅极之间的长度比所述第二沟槽栅极与所述第五沟槽栅极之间的长度短。
7.根据权利要求5的半导体器件，其中，
所述第三区和所述第二区的局部在所述第二沟槽栅极与所述第五沟槽栅极之间，以及
所述第三区和所述第二区的所述局部彼此连接。
8.根据权利要求1的半导体器件，还包含：
在所述基板中的、位于所述第一沟槽栅极与第二沟槽栅极之间的第三高压半导体器件，其中，
所述第二区的一部分在所述第一高压半导体器件和所述第三高压半导体器件之间。
9.根据权利要求1的半导体器件，其中，所述第三和第四沟槽栅极与所述第一和第二沟槽栅极交叉。
10.根据权利要求1的半导体器件，其中，所述发射极在所述第一区的两个部分中。
11.根据权利要求10的半导体器件，其中，
所述发射极仅在所述第一区的所述两个部分的局部中，以及
所述第一区的所述两个部分在所述第一区的相对侧上。
12.一种半导体器件，包括：
基板；
在所述基板中的第一沟槽栅结构，所述第一沟槽栅结构具有梯子形；以及
在所述基板中的第一和第二区，
所述第一和第二区由所述第一沟槽栅结构的部分围绕，
所述第一区包括高压半导体器件，
所述高压半导体器件包括本体，所述本体具有第一导电类型和比所述第一沟槽栅结构的垂直厚度小的垂直厚度，
所述高压半导体器件包括在所述本体中的发射极，
所述高压半导体器件具有与所述第一导电类型相反的第二导电类型，以及
所述第二区包括第一浮阱，所述第一浮阱具有所述第一导电类型和比所述第一沟槽栅结构的垂直厚度厚的垂直厚度。
13.根据权利要求12的半导体器件，其中，
所述第一区为限定在所述基板中的多个第一区中的一个，
所述第二区为限定在所述基板中的多个第二区中的一个，
所述多个第一区和所述多个第二区交替布置，以及
在所述多个第一区中的所述高压半导体器件和所述多个第二区的所述第一浮阱彼此交替地重复。
14.根据权利要求13的半导体器件，其中，
所述第一沟槽栅结构的长度方向在一个方向上延伸，以及
所述第二区在所述一个方向上的长度比所述第一区在所述一个方向上的长度长。
15.根据权利要求12的半导体器件，还包含：
在所述基板中的第二沟槽栅结构，其中，
所述第二沟槽栅结构具有梯子形，以及
所述第二沟槽栅结构邻近所述第一沟槽栅结构。
16.根据权利要求15的半导体器件，还包含：
限定在所述基板中的、在所述第一沟槽栅结构和所述第二沟槽栅结构之间的第三区，其中，
所述第三区包括具有所述第一导电类型的第二浮阱。
17.根据权利要求12的半导体器件，其中，所述发射极在所述第一区的两个部分中。
18.根据权利要求17的半导体器件，其中，
所述发射极仅在所述第一区的所述两个部分的局部中，以及
所述第一区的所述两个部分在所述第一区的相对侧上。
19.一种半导体器件，包括：
基板；
在所述基板中的第一重复单元；以及
在所述基板中的第二重复单元，
所述第一重复单元包括沿着一个方向伸长的第一和第二沟槽栅极，
所述第一重复单元包括使所述第一和第二沟槽栅极彼此连接的第三和第四沟槽栅极，
所述第一重复单元包括第一区，所述第一区被所述第一至第四沟槽栅极限定在所述基板中，并被所述第一至第四沟槽栅极围绕，
所述第一区包括多个第一高压半导体器件，
所述第一重复单元包括限定在所述基板中的第二区，
所述第二区与所述第一区面接触，
所述第二区包括具有第一导电类型的多个第一浮阱；，
所述第二重复单元包括多个第二高压半导体器件和多个第二浮阱，
所述第二浮阱具有所述第一导电类型，以及
所述第一重复单元和所述第二重复单元彼此不同。
20.根据权利要求19的半导体器件，其中，
所述第一重复单元中所述多个第一高压半导体器件之一与所述多个第一浮阱之一的宽度比不同于所述第二重复单元中所述多个第二高压半导体器件之一与所述多个第二浮阱之一的宽度比。
21.根据权利要求19的半导体器件，其中，
所述多个第一高压半导体器件包括本体和在所述本体中的发射极，
所述本体为所述第一导电类型，
所述本体的垂直厚度比所述第一沟槽栅极的垂直厚度薄，以及
所述多个第一浮阱的垂直厚度比所述第一沟槽栅极的垂直厚度厚。
22.根据权利要求19的半导体器件，其中，所述第二区在所述一个方向上的长度比所述第一区在所述一个方向上的长度长。
23.根据权利要求19的半导体器件，其中，
所述第一重复单元还包括限定在所述基板中的第三区，
所述第三区与所述第一区点接触，以及
所述第三区包括所述多个第一浮阱中的一些。
24.一种用于制造半导体器件的方法，包括：
在基板中形成第一和第二沟槽栅极以及第三和第四沟槽栅极，
所述第一和第二沟槽栅极在一个方向上伸长；
所述第三和第四沟槽栅极使所述第一和第二沟槽栅极彼此连接，
所述第一至第四沟槽栅极限定所述基板的由所述第一至第四沟槽栅极围绕的第一区，
所述基板的所述第一区与限定在所述基板中的第二区面接触，
所述基板的所述第一区与限定在所述基板中的第三区点接触；
在所述第二区和所述第三区中形成第一导电类型的浮阱；以及
在所述第一区中形成高压半导体器件，
所述高压半导体器件包括所述第一导电类型的本体和在所述本体中的第二导电类型的发射极。
25.根据权利要求24的用于制造半导体器件的方法，还包含：
在形成所述第一和第二沟槽栅极以及所述第三和第四沟槽栅极之前，在所述基板中形成第一导电类型的掺杂区，
其中，形成浮阱包括使所述第一导电类型掺杂区在所述第二区和所述第三区中扩散。
26.一种半导体器件，包含：
基板；以及
在所述基板中的第一沟槽栅结构，
所述基板包括第一区和第二区，
所述第一区包括晶体管，该晶体管由所述基板中的第一导电类型的本体、所述本体中的第二导电类型的发射极、以及在所述本体的由所述发射极暴露的部分中的所述第一导电类型的掺杂区来限定，以及
所述第二区包括所述第一导电类型的浮阱，
所述浮阱具有的垂直厚度大于在所述第一区中的本体的垂直厚度；
所述第一沟槽栅结构在所述第一区的周界与所述第二区之间，
所述第一沟槽栅结构具有梯子形，
所述第一沟槽栅结构暴露所述基板的所述第一区和所述第二区，
所述第一沟槽栅结构具有的垂直厚度大于所述第一区中的本体的垂直厚度。
27.根据权利要求26的半导体器件，还包含：
集电极，接触所述基板的下表面；以及
发射电极，与所述基板的所述第一区中的晶体管的所述掺杂区电连接。
28.根据权利要求26的半导体器件，其中，
所述基板的所述第一区是所述基板中的多个第一区中的一个，
所述基板的所述第二区是所述基板中的多个第二区中的一个，
在具有所述梯子形的所述第一沟槽栅结构的交替行之间，所述多个第二区中的一些第二区沿着第一方向与所述多个第一区交替，
其他的所述多个第二区沿着第二方向成对布置并由所述多个第一区中的一个和所述第一沟槽栅结构分离，以及
所述第二方向与所述第一方向交叉。
29.根据权利要求28的半导体器件，其中，所述多个第一区中的一个在所述第一方向上的长度小于所述多个第二区中的所述一些第二区中的一个在所述第一方向上的长度。
30.根据权利要求28的半导体器件，其中，所述多个第一区中的一个在所述第二方向上的宽度小于所述多个第二区中的其他第二区中的一个在所述第二方向上的宽度。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679816A (zh) * 2016-04-26 2016-06-15 电子科技大学 一种沟槽栅电荷存储型igbt及其制造方法
CN106252389A (zh) * 2016-09-05 2016-12-21 飞昂通讯科技南通有限公司 用于光收发器件抗干扰的半导体器件
CN107425056A (zh) * 2016-05-24 2017-12-01 常州中明半导体技术有限公司 一种绝缘栅双极型晶体管器件
CN110277444A (zh) * 2019-06-28 2019-09-24 电子科技大学 具有scr结构的沟槽栅igbt器件
CN110277443A (zh) * 2019-06-28 2019-09-24 电子科技大学 具有pnp穿通三极管的沟槽栅igbt器件
CN113066861A (zh) * 2019-12-16 2021-07-02 株洲中车时代半导体有限公司 沟槽栅功率半导体器件及其制作方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2016096307A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
JP6053050B2 (ja) * 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6566835B2 (ja) * 2015-10-22 2019-08-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9419118B1 (en) 2015-11-03 2016-08-16 Ixys Corporation Trench IGBT with tub-shaped floating P-well and hole drains to P-body regions
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置
KR102315054B1 (ko) * 2020-05-15 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
EP3913684A1 (en) * 2020-05-20 2021-11-24 Infineon Technologies Austria AG Vertical semiconductor device comprising a lateral arrangement of gates and field plates and method of manufacturing the same
JPWO2023140253A1 (zh) * 2022-01-20 2023-07-27

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
US7470953B2 (en) 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4723816B2 (ja) 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP4500639B2 (ja) 2004-09-24 2010-07-14 トヨタ自動車株式会社 トレンチゲート型半導体装置およびその製造方法
JP4414863B2 (ja) 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2008177335A (ja) 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
JP5151175B2 (ja) 2007-02-21 2013-02-27 株式会社デンソー 半導体装置
KR100902848B1 (ko) 2007-09-04 2009-06-16 고려대학교 산학협력단 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법
JP4644730B2 (ja) 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
KR101039564B1 (ko) 2009-08-10 2011-06-09 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
US8716746B2 (en) 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679816A (zh) * 2016-04-26 2016-06-15 电子科技大学 一种沟槽栅电荷存储型igbt及其制造方法
CN105679816B (zh) * 2016-04-26 2019-01-01 电子科技大学 一种沟槽栅电荷存储型igbt及其制造方法
CN107425056A (zh) * 2016-05-24 2017-12-01 常州中明半导体技术有限公司 一种绝缘栅双极型晶体管器件
CN106252389A (zh) * 2016-09-05 2016-12-21 飞昂通讯科技南通有限公司 用于光收发器件抗干扰的半导体器件
CN106252389B (zh) * 2016-09-05 2023-03-21 飞昂创新科技南通有限公司 用于光收发器件抗干扰的半导体器件
CN110277444A (zh) * 2019-06-28 2019-09-24 电子科技大学 具有scr结构的沟槽栅igbt器件
CN110277443A (zh) * 2019-06-28 2019-09-24 电子科技大学 具有pnp穿通三极管的沟槽栅igbt器件
CN110277443B (zh) * 2019-06-28 2021-02-12 电子科技大学 具有pnp穿通三极管的沟槽栅igbt器件
CN110277444B (zh) * 2019-06-28 2021-02-12 电子科技大学 具有scr结构的沟槽栅igbt器件
CN113066861A (zh) * 2019-12-16 2021-07-02 株洲中车时代半导体有限公司 沟槽栅功率半导体器件及其制作方法
CN113066861B (zh) * 2019-12-16 2023-04-07 株洲中车时代半导体有限公司 沟槽栅功率半导体器件及其制作方法

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US9318586B2 (en) 2016-04-19
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