CN104347689B - 双沟槽‑栅极绝缘栅双极晶体管结构 - Google Patents
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Abstract
本发明提出了一种含有衬底的IGBT器件，其中衬底包括一个第一导电类型的半导体底层和一个第二导电类型的半导体底层，至少一个第一栅极形成在衬底上方的相应的第一沟槽中，至少一个第二栅极形成在衬底上方的第二沟槽中。栅极绝缘物形成在第一和第二沟槽的每个侧面，并用多晶硅填充第一和第二沟槽。第二沟槽垂直延伸到比至少一个第一沟槽更深的地方。IGBT器件还包括一个第二导电类型的本体区，在至少一个第一栅极和/或第二栅极之间，至少一个堆栈层在至少一个第一栅极的底部和半导体顶层的顶部之间。至少一个堆栈层包括一个第二导电类型的浮动本体区，在第一导电类型的浮动本体区上方。
Description
技术领域
本发明主要涉及功率器件。确切地说，本发明是关于用于绝缘栅双极晶体管（IGBT）的器件结构及其制备方法。
背景技术
绝缘栅双极晶体管（IGBT）是一种带有合成结构的半导体功率器件，合成结构中结合了金属-氧化物-半导体场效应晶体管（MOSFET）以及双极结型晶体管（BJT）。设计IGBT的性能特点，以获得高于MOSFET的电流密度，以及比BJT更快、更高效地开关性能以及更好地控制。另外，可以轻掺杂IGBT的漂流区，以提高闭锁性能。同时，由于轻掺杂漂流区承受了来自底部P集电极区的高级别载流子注入，形成传导模式，因此器件仍然可以具有良好的导电性。凭借轻松控制栅极电极、双极电流机制等MOSFET的性能以及开关时间较短、功率损耗较低等优点，IGBT可被广泛应用于高压和高功率应用。
配置和制备IGBT器件的传统技术，由于存在各种取舍关系，在进一步提高性能方面仍然遇到许多困难和局限。在IGBT器件中，传导损耗和断开开关损耗Eoff之间存在取舍。在额定电流处，传导损耗取决于集电极到发射极的饱和电压Vce（SAT）。当器件打开时，较多的载流子注入提高了器件的导电性，从而降低了传导损耗。然而，由于断开时清除注入的载流子所耗散的能量，较多的载流子注入也会使断开开关损耗较高。
饱和时（Vce（SAT））IGBT的集电极-发射极电压及其击穿电压（VBD）之间存在另一种取舍。增加顶部注入时，可以提高Vce（SAT），但是通常会降低击穿电压VBD。带有高密度深沟槽的IGBT器件能够克服这种取舍，但很难制备这种小间距、高纵横比沟槽的高密度器件。
IGBT器件具有不同的结构，例如平面栅IGBT器件以及沟槽栅极类型的IGBT器件。图1A表示一种传统的平面栅IGBT剖面图。图1B表示具有沟槽栅极的另一种传统的IGBT器件剖面图。图1A和1B的两种结构包括一个设置在p-型阱区（20或120）上方的第二个栅极G2，以便在第一阱区（22或122）和漂流区（24或124）之间制备一个MOSFET通道。由于p-型阱区20（也与p-型阱区120类似）具有一个在主电流通路中的P区20a，区20b向上延伸到结构的表面18，使得制备过程比较复杂。另外，对于平面栅IGBT器件来说，第二个栅极G2浪费了有源器件区。
发明内容
本发明提供了关绝缘栅双极晶体管（IGBT）的器件结构，该器件结构击穿电压低，具有良好的饱和电流，可快速断开，并且断开损耗很低。
为了达到上述目的，本发明通过以下技术方案实现：
一种绝缘栅双极晶体管器件，其特点是，包括：
衬底，其包括一个第一导电类型的半导体底层以及一个第二导电类型的半导体顶层；
至少一个第一栅极，其设置在衬底上方的相应的第一沟槽中，所述的第一沟槽在沟槽的每个侧面带有一个栅极绝缘物，并用多晶硅填充；
第二栅极，其设置在衬底上方的第二沟槽中，所述的第二沟槽在沟槽的每个侧面带有一个栅极绝缘物，并用多晶硅填充，所述的第二沟槽垂直延伸到比所述的第一沟槽更深的地方；
第一导电类型的本体区，其设置在所述的第一栅极和/或第二栅极之间；以及
至少一个堆栈层，其设置在所述的第一栅极的底部和半导体顶层的顶部之间，所述的堆栈层包括一个第二导电类型的浮动本体区，位于一个第一导电类型的浮动本体区上方，所述的堆栈层设置在第二沟槽底部和所述的第一沟槽底部之间。
所述的堆栈层的底部在第二栅极的底部上方。
所述的第一栅极垂直延伸到范围约为1至3微米的深度，间距为1至3微米。
所述的第二栅极垂直延伸到比所述的第一栅极更深3至6微米的深度。
所述的第一导电类型的浮动本体区在第二栅极的一个侧壁附近。
所述的第一导电类型的本体区的掺杂浓度，低于第一导电类型的浮动本体区的掺杂浓度。
所述的第一导电类型为P型，第二导电类型为N型。
所述的第一导电类型为N型，第二导电类型为P型。
所述的第二栅极的底部触及到半导体顶层中。
所述的第一导电类型的本体区的掺杂浓度范围在5e17cm-3至5e19cm-3之间。
至少一个所述的第一或第二导电类型的浮动本体区为P-型，掺杂浓度在1e16cm-3至5e17cm-3之间，低于本体区的掺杂浓度。
至少一个所述的第一或第二导电类型的浮动本体区为N-型，掺杂浓度在3e16cm-3至1e18cm-3之间。
当所述的IGBT器件接通和断开时，至少一个第一栅极控制。
一种用于制备绝缘栅双极晶体管器件的方法，其特点是，该方法包括：
制备衬底，其包括第一导电类型的半导体底层和第二导电类型的半导体顶层，半导体顶层位于半导体底层上方；
在衬底中，为第一栅极制备至少一个第一沟槽，为第二栅极制备至少一个第二沟槽，其中至少一个第一沟槽和第二沟槽中的每个沟槽都带有栅极绝缘物，并用多晶硅填充，第二沟槽垂直延伸到比至少一个第一沟槽更深的地方；
在半导体顶层上方，制备至少一个堆栈层，至少一个堆栈层包括一个第二导电类型的浮动本体层，在第一导电类型的浮动本体层上方；并且
在至少一个堆栈层上方，制备一个第一导电类型的本体区，其中至少一个堆栈层位于栅极沟槽底部和至少一个第一沟槽底部之间的深处。
附图说明
图1A和1B表示传统的IGBT器件的两个不同结构的剖面图。
图2表示依据本发明的一个方面，一种IGBT器件的剖面图。
图3表示当器件打开时，本发明所述的IGBT器件的电压图。
图4A-4C表示依据本发明的实施例，制备IGBT器件工艺的剖面图。
图5表示依据本发明的一个方面，一种可选IGBT器件的剖面图。
具体实施方式
尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。
在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。
另外，本文中的浓度、数量以及其他数据都在范围格式中表示。要理解的是，此范围格式的目的仅仅为了方便简洁，应灵活理解为不仅包括明确列出的范围极限值，而且还包括所有的独立数值或范围内所包含的子范围，也就是说每个数值和子范围都明确列出。例如，1nm左右至200nm左右的厚度范围，应认为不仅包括1nm左右和200nm左右明确列出的极限值，还包括单独的数值，包括但不限于2nm、3nm、4nm以及子范围，例如10nm至50nm、20nm至100nm等都在所指的范围内。
在下文中， 第一导电类型特点为P，第二导电类型特点为N。使用相同的工艺，相反的导电类型，可以制备出类似的器件。
依据本发明的一个方面，IGBT器件包括一个衬底，衬底含有第一导电类型的半导体底层以及第二导电类型的半导体顶层；至少一个第一栅极形成在衬底上方的相应的第一沟槽中，其中第一沟槽带有一个栅极绝缘物，在第一沟槽的每个侧边上，并用多晶硅填充；第二栅极形成在衬底上方的第二沟槽中，其中第二沟槽带有一个栅极绝缘物，在第一沟槽的每个侧边上，并用多晶硅填充，并且其中第二沟槽垂直延伸到比至少一个第一沟槽更深的地方；第一导电类型的本体区在至少一个第一栅极和/或第二栅极之间；至少一个堆栈层在至少一个第一栅极的底部和半导体顶层的顶部之间，其中至少一个堆栈层包括一个第二导电类型的浮动本体区，位于第一导电类型的浮动本体区上方。至少一个堆栈层设置在第二沟槽底部和至少一个第一沟槽底部之间。
依据本发明的另一方面，一种制备IGBT器件的方法包括制备一个衬底，衬底含有第一导电类型的半导体底层以及第二导电类型的半导体顶层，并且为第一栅极制备至少一个第一沟槽，为衬底中的第二栅极制备一个第二沟槽。每个至少一个第一栅极和第二沟槽都带有一个栅极绝缘物，并用多晶硅填充。第二沟槽垂直延伸到比至少一个第一沟槽更深的地方。该方法还包括在半导体顶层上方制备至少一个堆栈层，并且在至少一个堆栈层上方制备一个第一导电类型的本体区。至少一个堆栈层包括一个第二导电类型的浮动本体层，位于第一导电类型的浮动本体层上方。至少一个堆栈层设置在第二栅极底部和至少一个第一沟槽底部之间。
图2表示依据本发明的一个方面，具有双沟槽栅极结构的IGBT器件的剖面图。IGBT器件200形成在具有第一导电类型的半导体衬底210（例如P型衬底）中。第二导电类型的外延层220（例如N-型外延层）位于P-型衬底210上方。还可选择，由于P型衬底210和外延层220都具有单晶结构，因此可以一起作为半导体衬底。另外，普遍来说，P-型衬底210可以称作底部或较低半导体层，作为集电极区。普遍来说，外延层220可以称作顶部半导体层，作为集电极区210上方的漂流区。在一个实施例中，IGBT器件200为垂直IGBT器件，其中集电极（图中没有表示出）设置在衬底底面上，发射极（图中没有表示出）设置在衬底顶面上。
图2所示的IGBT器件200包括至少一个浅栅极250，形成在集电极区210和漂流区220上方。至少一个浅栅极250形成在相应的沟槽结构中。该沟槽结构带有栅极绝缘物（例如栅极氧化物252），在沟槽的每个侧面，全部用多晶硅填充。确切地说，至少一个浅栅极250垂直延伸到1至3微米左右的深处，间距约为1至3微米。对于1微米间距来说，沟槽宽度约为0.6微米，对于3微米间距来说，沟槽宽度约为1.5微米。
IGBT器件200还包括一个很深的栅极260，设置在远离浅栅极250处，最佳距离约在1微米至10微米之间。形成在沟槽结构中的深栅极260，设置在集电极区210上方。该沟槽结构带有栅极绝缘物（例如栅极氧化物262），在沟槽的每个侧面，全部用多晶硅填充。确切地说，深栅极260应延伸3至6微米左右，比浅栅极250更深。在一个示例中，深栅极260垂直延伸到4至9微米左右的深处，沟槽开口约为1至3微米。选择深栅极260的深度，使深栅极260的底部伸至漂流区220中。
依据本发明的实施例，IGBT器件具有任意数量的浅栅极250，设置在两个深栅极260之间，例如在两个深栅极260之间有一至十个浅栅极。对于浅栅极250和深栅极260来说，沟槽周围的栅极氧化物厚度比普通的沟槽IGBT器件的厚度更薄。正常情况下，普通的沟槽IGBT器件需要厚度为5000埃的栅极氧化物，提供充足的电屏蔽，尤其是在沟槽底部。对于本发明所述的IGBT器件，对于浅栅极250来说，沟槽周围的栅极氧化物厚度约在400至1000埃之间。对于深栅极260来说，沟槽周围的栅极氧化物具有相同或类似的深度，或者还可选择厚度在1000至5000埃之间。
第一导电类型的本体270（例如P本体）和发射极区设置在每两个栅极结构（深栅极或浅栅极）之间。本体区270与浅栅极250相比，具有较低的穿通深度。P本体270的掺杂浓度约在5e17cm-3至5e19cm-3之间。
在浅栅极250的底部和N漂流区220的顶部之间，以及两个深栅极260之间，IGBT器件200还包括至少一个n-p堆栈层的结构225。n-p堆栈层的结构225包括一个第二导电类型的浮动本体区230（例如浮动N本体），位于第一导电类型的浮动本体区230（例如浮动P本体）上方。浮动P本体230的厚度约在1微米至2.5微米之间。浮动N本体240的厚度约在2至5微米之间。N-p堆栈层的结构225底部，在深栅极260底部的上方。我们希望，浮动P本体230靠近深栅极260的底部，以便为第二栅极的底部拐角提供电屏蔽。在一个实施例中，IGBT器件包括多个结构225，在漂流区220上方，以便进一步增大顶端注入，提高Vce(SAT)。第一和第二导电类型的浮动本体区的掺杂浓度，取决于浮动本体区为p-型还是n-型。作为示例，P-型浮动本体区的掺杂浓度约在1e16cm-3至5e17cm-3之间，低于本体区270的掺杂浓度。作为示例，但不作为局限，N-型浮动本体区的掺杂浓度约在3e16cm-3至1e18cm-3之间。
选择浮动P本体230的掺杂浓度，使深栅极260的阈值电压低于浅栅极250的阈值电压。另外，浮动P本体230的掺杂浓度必须低于P本体270的掺杂浓度。通过对浮动P本体230的掺杂浓度的控制，当器件接通和断开时，浅栅极250进行控制。也就是说，浅栅极250为器件200的控制栅极。在一个示例中，浮动P本体230的掺杂浓度大约比P本体270的掺杂浓度小一个数量级。
与传统的IGBT器件相比，本发明所述的IGBT器件具有许多优势。
对于不带浮动P本体230的传统沟槽IGBT器件来说，由于击穿电压对于P本体270下方的N区的掺杂级别非常敏感，因此在Vce(SAT)和击穿电压之间存在基础的取舍关系。通过增大P本体下方N区的掺杂，并且提高从顶端的注入效率，可以获得很低的Vce(SAT)。然而，P本体270下方N区的掺杂级别较高，将会降低器件的击穿电压。
对于本发明所述的IGBT器件，浮动P本体230与深沟槽结构相结合，使浮动p本体上方的浮动N本体240绝缘，提供电荷平衡，以及对浮动N本体240良好的电场屏蔽。在反向偏压下，很低的电压就能使浮动N本体240和深沟槽栅极260之间的侧壁耗尽，并使浮动P本体230和P本体270穿通。因此，P本体270和浮动N本体240之间的电压降钳制在低于临界电场的电场处，这称为“自钳制”。雪崩电压仅发生在浮动P本体230和N漂流层220之间的结处。因此，IGBT的击穿电压对于浮动N本体240的掺杂浓度并不敏感。对于相同的额定击穿电压，本发明所述的IGBT器件的P本体270下方，浮动N本体240的掺杂级别可以比传统IGBT器件的P本体下方N区的掺杂高5至10倍。
由于浮动N本体240的掺杂较高，当器件处于接通状态时，顶端的注入效率会升高，P本体下方的载流子浓度比传统的IGBT器件高5至10倍。除此之外，在接通状态时，沟槽栅极250上加载的Vgs在P本体270的侧壁上形成一个垂直通路，浮动N本体240通过垂直通路，短接至发射极电势。在这种情况下，通过P衬底210、N漂流层220、浮动P本体230以及浮动N本体240，形成可控硅整流器结构。可控硅整流器结构和高顶端注入增强有助于获得比传统IGBT器件低得多的Vce(SAT)。
虽然本发明所述的IGBT器件表示出了接通状态时可控硅整流器的I-V曲线，但是器件的正向I-V特性并不像可控硅整流器那样具有转折。一般来说，当可控硅整流器开启时，IV曲线上会有转折。也就是说，电压一开始升高，然后急速返回。对于本发明所述类型的IGBT器件，当深沟槽260上加载栅极偏压时，会在浮动P本体230的侧壁上形成一个反相通道，将浮动N本体240短接至N漂流层220。当集电极电压从0V开始增大时，电流仅流经浮动P本体230侧壁处的反相通道，器件像传统的IGBT那样接通。随着总电流的增大，浮动P本体230上的电压差升高，越来越多的电流逐渐流至浮动P本体230的中心，使器件更像一个可控硅整流器。图3表示当器件接通时，本发明所述的IGBT器件的电压没有转折地增大。
此外，与MOS可控硅整流器不同，本发明所述的IGBT器件具有良好的饱和电流，这对于器件的短路电流鲁棒性非常重要。当集电极电压增大时，栅极-集电极偏压会在深沟槽栅极262侧壁上形成一个耗尽层，这将使得浮动P本体230和P本体270穿通，并且为空穴电流提供一个通路。进入浮动P本体230的空穴会通过这条通路，扫入P本体270，从而限制了流至浮动N本体240的电流，器件会像传统的IGBT器件那样饱和。图3还表示当集电极电压Vce很高时，本发明所述的IGBT器件的电流饱和。10-5
另外，本发明所述的IGBT器件可快速断开，并且断开损耗很低。当器件断开时，集电极加载反向偏压，深沟槽栅极和浅沟槽栅极连接到地电势。电子到达器件底部正向偏置的集电极，而空穴被推入浮动P本体230。在集电极和深沟槽栅极260之间的反向偏压下，浮动N本体240的侧壁被耗尽，从而构成电流通路，使空穴沿深栅极260的侧壁迅速漂流至发射极电极。因此，本发明所述的IGBT器件可以快速断开，而且断开损耗也很低。我们发现，本体区270的剂量增大，会提高短路性能（也就是降低饱和电流），从而增大短路耐受时间。IGBT器件的短路性能由饱和电流以及核心晶胞上电流扩散的均匀性决定。较低的饱和电流以及较均匀的电流扩散，会得到一个较鲁棒的短路安全操作区（SC-SOA）。当IGBT处于饱和区是，P本体（270）结反向偏置，限制了饱和电流的幅值。P本体270的剂量越高，饱和电流就会越低，从而显著改善了SC-SOA。
对于本发明所述的IGBT器件，由于存在“自钳制”，反向偏压下的P本体结和浅沟槽氧化物无需支持很高的电场。因此，在相同的Vth下，与传统的IGBT器件相比，可以更轻松地在浅栅极沟槽上配置较薄的栅极氧化物，以及为本体区270配置较高剂量，从而获得较低的饱和电流。表1表示在相同的Vth下，由于本发明所述的双沟槽栅极IGBT中浅栅极的栅极氧化物较薄，而且本体/发射极区的深度较浅，因此P本体剂量远高于传统的IGBT（TIGBT）。
| 本体剂量 | TIGBT | 1.0e14 | 1.5e14 |
| 1.58V | 1.35V | 1.37V | |
| BV | 1443V | 1467V | 1474V |
| 8760 | 3233 | 2038 | |
| SCWT(μsec) | 1.58 | 2.7 | 4.81 |
图4A-4C表示制备本发明所述的IGBT器件500的一种可选方法的示例。图4A表示初始的半导体衬底，包括一个第一导电类型的半导体底层510（例如P-型衬底）以及一个与第一导电类型相反的第二导电类型的半导体层520，半导体层520位于半导体底层510上。第一导电类型的半导体层530和第二导电类型的半导体层540，可以通过外延生长或离子注入形成。作为示例，利用离子注入，并不作为局限，第一导电类型的层530的P-型掺杂物可以是硼或BF2，第二导电类型的层540的N-型掺杂物可以是磷、砷或锑。在图4B中，刻蚀深沟槽，穿过半导体层540和530，略微进入半导体层520。
必须精准地控制深沟槽的深度，以确保半导体层530在反向偏压下提供良好的电场屏蔽，并且深沟槽多晶硅栅极560比半导体层530更深。
在两个邻近的深沟槽之间，至少形成一个浅沟槽。我们希望，浅沟槽的底部不接触半导体层530的底部。在一个实施例中，利用两种工艺为浅栅极550和深栅极560制备沟槽。然后，用电介质（例如氧化物552和562）内衬沟槽。可以在一次氧化物沉积工艺中形成具有相同厚度的深沟槽栅极氧化物562和浅沟槽栅极氧化物552。还可选择，在两次独立的氧化物沉积工艺中，制备不同厚度的深沟槽栅极氧化物562和浅沟槽栅极氧化物552。然后，在沟槽中填充栅极电极材料（例如多晶硅）。还可选择，沉积栅极电极材料之后，通过离子注入，在过程中形成P层530和N层540。P本体区570和源极区 272形成（例如通过注入）在N层540上方，如图4C所示。发射极 271形成在顶面上，接触源极区272 和P本体区570。通过电连接深沟槽多晶硅栅极560和浅多晶硅栅极550，形成栅极电极（图中没有表示出）。在背面形成集电极（图中没有表示出），接触半导体底层510。
要注意的是，上述说明所含示例，其中n-p堆栈层的堆栈结构225包括一个单独的第一导电类型区230和一个单独的第二导电类型浮动本体区240。然而，本发明的各个方面并不局限于这些示例。作为示例，但不作为局限，图5表示一种可选的IGBT器件200’，包括含有多个n-p堆栈层的堆栈结构225’。除此之外，IGBT器件200’与图2所示的器件200结构类似。图2和图5中相同的结构共用参考序号。在可选器件200’中，堆栈结构225’包括含有第二导电类型区240A的堆栈结构225’，第二导电类型区240A在第一导电类型区230A上方。第二堆栈和第三堆栈位于第一堆栈和第二导电类型外延层220之间。第二堆栈包括一个第二导电类型区240B，在第一导电类型区230B上方。第三堆栈包括一个第二导电类型区240C，在第一导电类型区230C上方。通过使用多个堆栈层结构，可以进一步增大传导损耗和短路SOA。
尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。
Claims (14)
1.一种绝缘栅双极晶体管器件，其特征在于，包括：
衬底，其包括一个第一导电类型的半导体底层以及一个第二导电类型的半导体顶层；
至少一个第一栅极，其设置在衬底上方的相应的第一沟槽中，所述的第一沟槽在沟槽的每个侧面带有一个栅极绝缘物，并用多晶硅填充；
第二栅极，其设置在衬底上方的第二沟槽中，所述的第二沟槽在沟槽的每个侧面带有一个栅极绝缘物，并用多晶硅填充，所述的第二沟槽垂直延伸到比所述的第一沟槽更深的地方；
第一导电类型的本体区，其设置在所述的第一栅极和/或第二栅极之间；以及
至少一个堆栈层，其设置在所述的第一栅极的底部和半导体顶层的顶部之间，所述的堆栈层包括一个第二导电类型的浮动本体区，所述的一个第二导电类型的浮动本体区位于一个第一导电类型的浮动本体区上方，所述的堆栈层设置在第二沟槽底部和所述的第一沟槽底部之间。
2.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的堆栈层的底部在第二栅极的底部上方。
3.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一栅极垂直延伸到范围为1至3微米的深度，间距为1至3微米。
4.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第二栅极垂直延伸到比所述的第一栅极更深3至6微米的深度。
5.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一导电类型的浮动本体区在第二栅极的一个侧壁附近。
6.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一导电类型的本体区的掺杂浓度，低于第一导电类型的浮动本体区的掺杂浓度。
7.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一导电类型为P型，第二导电类型为N型。
8.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一导电类型为N型，第二导电类型为P型。
9.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第二栅极的底部触及到半导体顶层中。
10.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一导电类型的本体区的掺杂浓度范围在5e17cm-3至5e19cm-3之间。
11.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，至少一个所述的第一或第二导电类型的浮动本体区为P-型，掺杂浓度在1e16cm-3至5e17cm-3之间，低于本体区的掺杂浓度。
12.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，至少一个所述的第一或第二导电类型的浮动本体区为N-型，掺杂浓度在3e16cm-3至1e18cm-3之间。
13.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，当所述的IGBT器件接通和断开时，至少一个第一栅极控制。
14.一种用于制备绝缘栅双极晶体管器件的方法，其特征在于，该方法包括：
制备衬底，其包括第一导电类型的半导体底层和第二导电类型的半导体顶层，半导体顶层位于半导体底层上方；
在衬底中，为第一栅极制备至少一个第一沟槽，为第二栅极制备至少一个第二沟槽，其中至少一个第一沟槽和第二沟槽中的每个沟槽都带有栅极绝缘物，并用多晶硅填充，第二沟槽垂直延伸到比至少一个第一沟槽更深的地方；
在半导体顶层上方，制备至少一个堆栈层，至少一个堆栈层包括一个第二导电类型的浮动本体层，在第一导电类型的浮动本体层上方；并且
在至少一个堆栈层上方，制备一个第一导电类型的本体区，其中至少一个堆栈层位于第二沟槽底部和至少一个第一沟槽底部之间的深处。
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