CN116895690B - 半导体装置 - Google Patents
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Abstract
本发明公开了一种半导体装置，包括：基体，具有第一主面及与所述第一主面相反侧的第二主面；第一导电型的漂移层，设于所述第一主面和所述第二主面之间；第二导电型的阱区层，与所述漂移层相比设于所述第一主面侧；第一导电型的发射极层，选择性地设于所述阱区层的所述第一主面侧；所述基体设置有从所述第一主面将所述阱区层和所述发射极层贯穿而达到所述漂移层的第一栅极沟槽，以及从所述第一主面将所述发射极层贯穿而达到所述阱区层的第二栅极沟槽；在所述第一栅极沟槽和所述第二栅极沟槽内均隔着栅极绝缘膜配置有栅极电极。根据本发明实施例的半导体装置能够增大Cge/Cgc比值，具有开关损耗小等优点。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体装置
背景技术
相关技术中的半导体装置常在桥式电路中用作开关器件，由于半导体装置的栅极和发射极之间存在寄生电容Cge，以及栅极和集电极之间存在着寄生电容Cgc，在半导体装置的关断过程，CE两端电压从0上升到电源电压，在集电极、发射极两端会产生陡峭的dv/dt,该dv/dt通过寄生电容所产生电流经过栅极电阻和Cge会在栅极、发射极两端产生压降，可能会引起半导体装置的栅极振荡，当该压降大于半导体装置的阈值电压时，可能会导致半导体装置的误开启，导致上下桥短路，损坏器件，而Cge/Cgc比值越小，栅极、发射极两端压降越大，电路越容易振荡和损坏。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种半导体装置，该半导体装置能够增大Cge/Cgc比值，具有开关损耗小等优点。
为了实现上述目的，根据本发明的第一方面实施例提出了一种半导体装置，包括：基体，具有第一主面及与所述第一主面相反侧的第二主面；第一导电型的漂移层，设于所述第一主面和所述第二主面之间；第二导电型的阱区层，与所述漂移层相比设于所述第一主面侧；第一导电型的发射极层，选择性地设于所述阱区层的所述第一主面侧；所述基体设置有从所述第一主面将所述阱区层和所述发射极层贯穿而达到所述漂移层的第一栅极沟槽，以及从所述第一主面将所述发射极层贯穿而达到所述阱区层的第二栅极沟槽；在所述第一栅极沟槽和所述第二栅极沟槽内均隔着栅极绝缘膜配置有栅极电极。
根据本发明实施例的半导体装置具有开关损耗小等优点。
根据本发明的一些实施例，所述第一栅极沟槽相对于所述第二栅极沟槽更靠近所述第二主面。
根据本发明的一些实施例，所述阱区层包括深阱部和浅阱部，所述深阱部相对于所述浅阱部更靠近所述第二主面；在俯视观察时，所述深阱部所处区域设定为深阱区域，所述浅阱部所处区域设定为浅阱区域；所述第一栅极沟槽的至少一部分位于所述浅阱区域，所述第二栅极沟槽位于所述深阱区域。
根据本发明的一些实施例，所述深阱部相对于所述第一栅极沟槽更靠近所述第二主面。
根据本发明的一些实施例，所述第二栅极沟槽相对于所述浅阱部更靠近所述第二主面。
根据本发明的一些实施例，所述第一栅极沟槽为多个，所述第二栅极沟槽为至少一个，每个所述第二栅极沟槽设置于相邻的所述第一栅极沟槽之间；与所述第二栅极沟槽相邻的所述第一栅极沟槽的一部分位于所述深阱区域且另一部分位于所述浅阱区域。
根据本发明的一些实施例，在俯视观察时，所述第一栅极沟槽配置为条带状，所述第二栅极沟槽配置为条带状。
根据本发明的一些实施例，在俯视观察时，所述第一栅极沟槽配置为条带状，所述第二栅极沟槽配置为沿所述第一栅极沟槽的长度方向间隔设置的多个子沟槽。
根据本发明的一些实施例，在俯视观察时，所述子沟槽配置为矩形状、圆形状或者多边形状。
根据本发明的一些实施例，所述半导体装置还包括：层间绝缘膜，设于所述第一主面；发射极金属层，设于所述层间绝缘膜的正面且穿过所述层间绝缘膜分别与所述发射极层和所述阱区层电连接；栅极金属层，设于所述层间绝缘膜的正面且穿过所述层间绝缘膜与所述栅极电极电连接。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明实施例的半导体装置的剖视图。
图2是根据本发明实施例的半导体装置的基体的剖视图。
图3是根据本发明实施例的半导体装置的第二栅极沟槽为条带状的俯视图。
图4是根据本发明实施例的半导体装置的子沟槽为多边形状的俯视图。
图5是根据本发明实施例的半导体装置的子沟槽为圆形状的俯视图。
图6是根据本发明实施例的半导体装置的子沟槽为矩形状的俯视图。
附图标记：
半导体装置1、
基体100、第一主面101、第二主面102、深阱区域103、浅阱区域104、
漂移层200、第一栅极沟槽210、栅极绝缘膜211、栅极电极212、
阱区层300、第二栅极沟槽310、子沟槽311、深阱部320、浅阱部330、
发射极层400、层间绝缘膜500、发射极金属层600、场截止层700、集电极层800、集电极金属900。
具体实施方式
下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，“多个”的含义是两个或两个以上。
下面参考附图描述根据本发明实施例的半导体装置1。该半导体装置1例如是IGBT(绝缘栅型双极晶体管Insulated Gate Bipolar Transistor)。在以下的说明中，n及p表示半导体的导电型，在本发明中，将第1导电型设为n型、第2导电型设为p型而进行说明。能够使导电型逆转。
下面参考附图描述根据本发明实施例的半导体装置1。
如图1-图6所示，根据本发明实施例的半导体装置1包括基体100、第一导电型的漂移层200、第二导电型的阱区层300和发射极层400。
基体100具有第一主面101及与第一主面101相反侧的第二主面102，漂移层200设于第一主面101和第二主面102之间，阱区层300与漂移层200相比设于第一主面101侧，发射极层400选择性地设于阱区层300的第一主面101侧。基体100设置有从第一主面101将阱区层300和发射极层400贯穿而达到漂移层200的第一栅极沟槽210，以及从第一主面101将发射极层400贯穿而达到阱区层300的第二栅极沟槽310，在第一栅极沟槽210和第二栅极沟槽310内均隔着栅极绝缘膜211配置有栅极电极212。
根据本发明实施例的半导体装置1，通过在基体100设置有从第一主面101将发射极层400贯穿而达到阱区层300的第二栅极沟槽310，也就是说，第二栅极沟槽310被完全包裹在阱区层300中，阱区层300与发射极层400的电势相同，因此第二栅极沟槽310内的栅极电极212和漂移层200之间的寄生电容Cgc消失，而第二栅极沟槽310内的栅极电极212和阱区层300之间的相对面积增大，导致第二栅极沟槽310内的栅极电极212和阱区层300之间的寄生电容Cge增加，从而总体上Cge增加，Cgc减小，Cge/Cgc比值增大，这样，能够减小开关损耗，并且能够防止半导体装置1误开启，提高电路稳定性。
如此，根据本发明实施例的半导体装置1能够增大Cge/Cgc比值，具有开关损耗小等优点。
根据本发明的一些具体实施例，如图1和图2所示，第一栅极沟槽210相对于第二栅极沟槽310更靠近第二主面102。也就是说，第一栅极沟槽210的深度大于第二栅极沟槽310的深度，这样第二栅极沟槽310更容易被阱区层300完全包覆，能够降低成本，且制作更为方便。
根据本发明的一些具体实施例，如图1和图2所示，阱区层300包括深阱部320和浅阱部330，深阱部320相对于浅阱部330更靠近第二主面102，也就是说深阱部320的深度大于浅阱部330的深度。在俯视观察时，深阱部320所处区域设定为深阱区域103，浅阱部330所处区域设定为浅阱区域104，第一栅极沟槽210的至少一部分位于浅阱区域104，第二栅极沟槽310位于深阱区域103。
这样，能够保证第二栅极沟槽310完全被深阱部320所包覆，以有效地避免第二栅极沟槽310内的栅极电极212与漂移层200相对，从而减小Cgc，并且能够保证第一栅极沟槽210内的栅极电极212能够与漂移层200相对，以保证半导体装置1的正常开关。
根据本发明的一些具体实施例，如图1和图2所示，深阱部320相对于第一栅极沟槽210更靠近第二主面102，其中，深阱部320的下表面为平面。也就是说，深阱部320的下表面与第二主面102的距离小于第一栅极沟槽210的下端与第二主面102的距离。
这样，深阱部320具有足够的深度，因此在深阱部320内的第二栅极沟槽310也具有足够的深度，第二栅极沟槽310内的栅极电极212在第二栅极沟槽310的深度方向也具有足够的尺寸，从而保证第二栅极沟槽310内的栅极电极212与阱区层300之间有更大的相对面积，以增大Cge，从而增大Cge/Cgc的比值，减少开关损耗。并且，能够保证半导体装置1耐压正常。
根据本发明的一些具体实施例，如图1和图2所示，第二栅极沟槽310相对于浅阱部330更靠近第二主面102，其中，浅阱部330的下表面为平面。也就是说，第二栅极沟槽310的下端与第二主面102的距离小于浅阱部330的下表面与第二主面102的距离，这样，第二栅极沟槽310具有足够的深度，第二栅极沟槽310内的栅极电极212在第二栅极沟槽310的深度方向也具有足够的尺寸，从而保证第二栅极沟槽310内的栅极电极212与阱区层300之间有更大的相对面积，以增大Cge，从而增大Cge/Cgc的比值，减少开关损耗。
根据本发明的一些具体实施例，如图1和图2所示，第一栅极沟槽210为多个，第二栅极沟槽310为至少一个，每个第二栅极沟槽310设置于相邻的第一栅极沟槽210之间，与第二栅极沟槽310相邻的第一栅极沟槽210的一部分位于深阱区域103且另一部分位于浅阱区域104。
这样，深阱部320延伸至与第二栅极沟槽310相邻的第一栅极沟槽210，从而能够保证深阱部320对第二栅极沟槽310的完全包覆的可靠性，以有效地避免第二栅极沟槽310内的栅极电极212与漂移层200相对，从而有效地减小Cgc，以降低开关损耗。
根据本发明的一些具体实施例，如图3所示，在俯视观察时，第一栅极沟槽210配置为条带状，第二栅极沟槽310配置为条带状。这样，第一栅极沟槽210的形状和第二栅极沟槽310的形状相同，第一栅极沟槽210和第二栅极沟槽310可以采用同种方式进行加工，生产更为便捷，提高生产效率，降低生产成本。
根据本发明的一些具体实施例，如图4-图6所示，在俯视观察时，第一栅极沟槽210配置为条带状，第二栅极沟槽310配置为沿第一栅极沟槽210的长度方向间隔设置的多个子沟槽311。这样，能够通过调整子沟槽311的数量，来调节第二栅极沟槽310内栅极电极212和阱区层300之间的相对面积，从而来调整Cge的大小，以更好地调节Cge/Cgc比值，进而控制开关速度，平衡开关损耗以及开关噪声。
根据本发明的一些具体实施例，如图4-图6所示，在俯视观察时，子沟槽311配置为矩形状、圆形状或者多边形状，其中，多边形状可以为正多边形，例如正六边形。这样，能够通过调整子沟槽311的形状，来调节第二栅极沟槽310内栅极电极212和阱区层300之间的相对面积，从而来调整Cge的大小，以更好地调节Cge/Cgc比值，进而控制开关速度，平衡开关损耗以及开关噪声。
根据本发明的一些具体实施例，如图1所示，半导体装置1还包括层间绝缘膜500、发射极金属层600和栅极金属层(图中未示意)。
层间绝缘膜500设于第一主面101，发射极金属层600设于层间绝缘膜500的正面且穿过层间绝缘膜500分别与发射极层400和阱区层300电连接，栅极金属层设于层间绝缘膜500的正面且穿过层间绝缘膜500与栅极电极212电连接。
其中，发射极金属层600和栅极金属层之间间隔设置，避免发射极金属层600和栅极金属层之间发生短路。并且，层间绝缘膜500可以为氧化物。
通过设置层间绝缘膜500能够对半导体装置1起到保护的作用，以避免基体100的第一主面101直接暴露到空气中，提高电路安全性。并且，发射极金属层600和栅极金属层作为半导体装置1的发射极引出端和栅极引出端，以保证半导体装置1的电连接可靠性，便于半导体装置1的使用。
根据本发明的一些具体实施例，如图1和图2所示，半导体装置1还包括第一导电型的场截止层700(Inter Layer Dielectric，ILD)、第二导电型的集电极层800和集电极金属900。
场截止层700与漂移层200相比设于第二主面102侧，场截止层700的杂质浓度比漂移层200高，集电极层800与场截止层700相比设于第二主面102侧，集电极金属900设于第二主面102上且与集电极层800电连接。
通过设置集电极层800和集电极金属900，能够对半导体装置1起到保护的作用，以避免基体100的第二主面102直接暴露到空气中，提高电路安全性。并且，集电极金属900作为半导体装置1的集电极引出端，以保证半导体装置1的电连接可靠性，便于半导体装置1的使用。
根据本发明实施例的半导体装置1的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (8)
1.一种半导体装置，其特征在于，包括：
基体，具有第一主面及与所述第一主面相反侧的第二主面；
第一导电型的漂移层，设于所述第一主面和所述第二主面之间；
第二导电型的阱区层，与所述漂移层相比设于所述第一主面侧，所述阱区层包括深阱部和浅阱部，所述深阱部相对于所述浅阱部更靠近所述第二主面；
在俯视观察时，所述深阱部所处区域设定为深阱区域，所述浅阱部所处区域设定为浅阱区域；
第一导电型的发射极层，选择性地设于所述阱区层的所述第一主面侧；
所述基体设置有从所述第一主面将所述阱区层和所述发射极层贯穿而达到所述漂移层的第一栅极沟槽，以及从所述第一主面将所述发射极层贯穿而达到所述阱区层的第二栅极沟槽；
在所述第一栅极沟槽和所述第二栅极沟槽内均隔着栅极绝缘膜配置有栅极电极，所述第一栅极沟槽从所述第一主面将所述发射极层和所述浅阱区域贯穿而达到所述漂移层，所述第二栅极沟槽位于所述深阱区域，所述第一栅极沟槽相对于所述第二栅极沟槽更靠近所述第二主面。
2.根据权利要求1所述的半导体装置，其特征在于，所述深阱部相对于所述第一栅极沟槽更靠近所述第二主面。
3.根据权利要求2所述的半导体装置，其特征在于，所述第二栅极沟槽相对于所述浅阱部更靠近所述第二主面。
4.根据权利要求2所述的半导体装置，其特征在于，所述第一栅极沟槽为多个，所述第二栅极沟槽为至少一个，每个所述第二栅极沟槽设于相邻所述第一栅极沟槽之间；
与所述第二栅极沟槽相邻的所述第一栅极沟槽的一部分位于所述深阱区域且另一部分位于所述浅阱区域。
5.根据权利要求1-4中任一项所述的半导体装置，其特征在于，在俯视观察时，所述第一栅极沟槽配置为条带状，所述第二栅极沟槽配置为条带状。
6.根据权利要求1-4中任一项所述的半导体装置，其特征在于，在俯视观察时，所述第一栅极沟槽配置为条带状，所述第二栅极沟槽配置为沿所述第一栅极沟槽的长度方向间隔设置的多个子沟槽。
7.根据权利要求6所述的半导体装置，其特征在于，在俯视观察时，所述子沟槽配置为矩形状、圆形状或者多边形状。
8.根据权利要求1-4中任一项所述的半导体装置，其特征在于，还包括：
层间绝缘膜，设于所述第一主面；
发射极金属层，设于所述层间绝缘膜的正面且穿过所述层间绝缘膜分别与所述发射极层和所述阱区层电连接；
栅极金属层，设于所述层间绝缘膜的正面且穿过所述层间绝缘膜与所述栅极电极电连接。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170670A (ja) * | 2008-01-16 | 2009-07-30 | Toyota Motor Corp | 半導体装置とその半導体装置を備えている給電装置の駆動方法 |
| EP2728621A1 (en) * | 2012-11-05 | 2014-05-07 | ABB Technology AG | Insulated gate power semiconductor device |
| JP2018082207A (ja) * | 2018-01-16 | 2018-05-24 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| JP2020031224A (ja) * | 2019-10-24 | 2020-02-27 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| CN113764521A (zh) * | 2020-06-04 | 2021-12-07 | 三菱电机株式会社 | 半导体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009059770A (ja) * | 2007-08-30 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US9293559B2 (en) * | 2013-07-31 | 2016-03-22 | Alpha And Omega Semiconductor Incorporated | Dual trench-gate IGBT structure |
| JP2017168520A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | 半導体装置 |
| WO2018074427A1 (ja) * | 2016-10-17 | 2018-04-26 | 富士電機株式会社 | 半導体装置 |
| JP7055052B2 (ja) * | 2018-04-05 | 2022-04-15 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| US20220238698A1 (en) * | 2021-01-26 | 2022-07-28 | Pakal Technologies, Inc. | Mos-gated trench device using low mask count and simplified processing |
-
2023
- 2023-05-31 CN CN202310641257.4A patent/CN116895690B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170670A (ja) * | 2008-01-16 | 2009-07-30 | Toyota Motor Corp | 半導体装置とその半導体装置を備えている給電装置の駆動方法 |
| JP4840370B2 (ja) * | 2008-01-16 | 2011-12-21 | トヨタ自動車株式会社 | 半導体装置とその半導体装置を備えている給電装置の駆動方法 |
| EP2728621A1 (en) * | 2012-11-05 | 2014-05-07 | ABB Technology AG | Insulated gate power semiconductor device |
| JP2018082207A (ja) * | 2018-01-16 | 2018-05-24 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| JP2020031224A (ja) * | 2019-10-24 | 2020-02-27 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| CN113764521A (zh) * | 2020-06-04 | 2021-12-07 | 三菱电机株式会社 | 半导体装置 |
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