JP4840370B2 - 半導体装置とその半導体装置を備えている給電装置の駆動方法 - Google Patents
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Description
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置に関する。また、その半導体装置を備えており、モータ等の電気的負荷に給電する給電装置の駆動方法にも関する。
同一半導体基板にＩＧＢＴ（insulated gate bipolar transistor）が形成されている領域（ＩＧＢＴ素子領域）とＦＷＤ（free wheel diode）が形成されている領域（ダイオード素子領域）が混在している逆導通型の半導体装置が知られている。
モータ等の電気的負荷に給電する給電装置は、複数個のＩＧＢＴと複数個のＦＷＤから構成される。従来は、複数個のＩＧＢＴと複数個のダイオードを用意して配線することによって給電装置を構成していた。逆導通型の半導体装置を用いると、ＩＧＢＴとＦＷＤが同一半導体基板に形成されているために、従来と比較して給電装置を小型化することができる。
モータ等の電気的負荷に給電する給電装置は、複数個のＩＧＢＴと複数個のＦＷＤから構成される。従来は、複数個のＩＧＢＴと複数個のダイオードを用意して配線することによって給電装置を構成していた。逆導通型の半導体装置を用いると、ＩＧＢＴとＦＷＤが同一半導体基板に形成されているために、従来と比較して給電装置を小型化することができる。
逆導通型の半導体装置では２種類の素子が混在しているために、双方の素子にとって最適な構成を同一半導体基板に形成することが難しい。
特許文献１に、逆導通型の半導体装置を用いると、従来と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置では、ＩＧＢＴ素子領域ではボディ層として機能するとともにダイオード素子領域ではアノード層として機能するp型層を、例えば、半導体基板の表面に断続的に形成している。この構造によると、ダイオード素子領域が導通状態の際にp型層から流出するホールの量を抑制することができるので、ダイオード素子領域のリカバリ損失を低減化することができる。
特許文献１に、逆導通型の半導体装置を用いると、従来と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置では、ＩＧＢＴ素子領域ではボディ層として機能するとともにダイオード素子領域ではアノード層として機能するp型層を、例えば、半導体基板の表面に断続的に形成している。この構造によると、ダイオード素子領域が導通状態の際にp型層から流出するホールの量を抑制することができるので、ダイオード素子領域のリカバリ損失を低減化することができる。
特許文献１に開示されている逆導通型の半導体装置を用いると、ダイオード素子領域のリカバリ損失を低減化することができる。しかしながら、ダイオード素子領域が導通状態の際にp型層から流出するホールの量を減少させたために、ダイオード素子領域の定常損失が増加してしまう。リカバリ損失の低減化と定常損失の低減化を両立させることは難しい。
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、逆導通型の半導体装置のダイオード素子領域のリカバリ損失を増大させないでダイオード素子領域の定常損失を低減化する技術を提供する。
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、逆導通型の半導体装置のダイオード素子領域のリカバリ損失を増大させないでダイオード素子領域の定常損失を低減化する技術を提供する。
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置に具現化することができる。
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されている。また、半導体基板の表面からボディ層を貫通してドリフト層内に突出して伸びている第１トレンチゲート電極が形成されている。また、第１トレンチゲート電極に接しているとともに半導体基板の表面に臨む範囲にn型のエミッタ領域が形成されている。そのエミッタ領域はボディ層によってドリフト層から分離されている。
ダイオード素子領域では、n型のカソード層とドリフト層とp型のアノード層が順に積層されている。また、半導体基板の表面からアノード層を貫通してドリフト層内に突出して伸びている第２トレンチゲート電極が形成されている。また、半導体基板の表面に臨む範囲にp型のアノード領域が形成されている。そのアノード領域は、アノード層によってドリフト層から分離されている。
本発明の半導体装置では、第２トレンチゲート電極がアノード層から突出している長さが、第１トレンチゲート電極がボディ層から突出している長さよりも長い。第２トレンチゲート電極は、第１トレンチゲート電極よりも深くまで伸びている。
なお、本明細書では、トレンチの内面に形成されている絶縁膜と、絶縁膜に覆われた状態でトレンチ内に収容されているゲート電極を合わせてトレンチゲート電極という。
第１トレンチゲート電極と第２トレンチゲート電極の双方が浮遊状態ではない場合には、共通のゲート配線に接続されていてもよいし、各々が独立のゲート配線とゲート制御回路に接続されていてもよい。
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されている。また、半導体基板の表面からボディ層を貫通してドリフト層内に突出して伸びている第１トレンチゲート電極が形成されている。また、第１トレンチゲート電極に接しているとともに半導体基板の表面に臨む範囲にn型のエミッタ領域が形成されている。そのエミッタ領域はボディ層によってドリフト層から分離されている。
ダイオード素子領域では、n型のカソード層とドリフト層とp型のアノード層が順に積層されている。また、半導体基板の表面からアノード層を貫通してドリフト層内に突出して伸びている第２トレンチゲート電極が形成されている。また、半導体基板の表面に臨む範囲にp型のアノード領域が形成されている。そのアノード領域は、アノード層によってドリフト層から分離されている。
本発明の半導体装置では、第２トレンチゲート電極がアノード層から突出している長さが、第１トレンチゲート電極がボディ層から突出している長さよりも長い。第２トレンチゲート電極は、第１トレンチゲート電極よりも深くまで伸びている。
なお、本明細書では、トレンチの内面に形成されている絶縁膜と、絶縁膜に覆われた状態でトレンチ内に収容されているゲート電極を合わせてトレンチゲート電極という。
第１トレンチゲート電極と第２トレンチゲート電極の双方が浮遊状態ではない場合には、共通のゲート配線に接続されていてもよいし、各々が独立のゲート配線とゲート制御回路に接続されていてもよい。
エミッタ領域とアノード領域が接地され、コレクタ層とカソード層に正電圧が印加されている状態で、第１トレンチゲート電極と第２トレンチゲート電極に閾値以上の正電圧が印加されると、ＩＧＢＴ素子領域では、p型ボディ層のうちの第１トレンチゲート電極に接する範囲にn型チャネルが形成される。第１トレンチゲート電極に接しているn型エミッタ領域からn型チャネルを介してn型ドリフト層に電子が注入される。ドリフト層に電子が注入されと、コレクタ層からドリフト層にホールが注入される。ドリフト層に電子とホールが注入され、活発な伝導度変調現象が生じる。これによってＩＧＢＴ素子がオン状態となる。
アノード領域に印加されている電圧が、カソード層に印加されている電圧よりも高くなると、ダイオード素子領域では、p型アノード領域からp型アノード層を介してn型ドリフト層にホールが注入される。ダイオード素子領域が導通状態となる。
アノード領域に印加されている電圧が、カソード層に印加されている電圧よりも高くなると、ダイオード素子領域では、p型アノード領域からp型アノード層を介してn型ドリフト層にホールが注入される。ダイオード素子領域が導通状態となる。
後に詳述するが、ダイオード素子領域が導通状態の際に、第２絶縁トレンチゲート電極に負電圧を印加する制御を行うことが好ましい。そのような制御を行うと、ダイオード素子領域が導通状態の際に、n型ドリフト層のうちの第２トレンチゲート電極と接している部分の導電型が反転してp型の反転領域が形成される。本発明の半導体装置のように、第２トレンチゲート電極がアノード層から突出している長さが、第１トレンチゲート電極がボディ層から突出している長さよりも長いと、反転領域が広く形成される。反転領域に多くのホールが集まることでダイオード素子領域が導通状態の際の順方向電圧降下を低減化することができる。ダイオード素子領域の定常損失を低減化することができる。
上記の半導体装置では、第２トレンチゲート電極が第１トレンチゲート電極よりも深くまで伸びているとともに、アノード層がボディ層よりも浅いことにより、第２トレンチゲート電極がアノード層から突出している長さが、第１トレンチゲート電極がボディ層から突出している長さよりも長く設定されていてもよい。
アノード層をボディ層よりも浅く形成すると、ダイオード素子領域が導通状態の際のホールの注入量を抑制することができる。ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。ダイオード素子領域が導通状態の際には、第２絶縁トレンチゲート電極に負電圧を印加する制御を行うことにより、リカバリ損失を低減化しながら定常損失を低減化することができる。
アノード層をボディ層よりも浅く形成すると、ダイオード素子領域が導通状態の際のホールの注入量を抑制することができる。ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。ダイオード素子領域が導通状態の際には、第２絶縁トレンチゲート電極に負電圧を印加する制御を行うことにより、リカバリ損失を低減化しながら定常損失を低減化することができる。
ＩＧＢＴ素子領域とダイオード素子領域の間に、p型の拡散領域が形成されていることが好ましい。そのp型の拡散領域は、第２トレンチゲート電極に等しいか又は深くまで形成されており、隣接する第２トレンチゲート電極の底面とその第２トレンチゲート電極の拡散領域側の側面が交わるエッジを覆っていることが好ましい。なお、エッジは角を成していてもよいし、角を成していなくてもよい。
同一半導体基板に深さの異なるトレンチが形成されていると（第２トレンチゲート電極が第１トレンチゲート電極よりも深くまで伸びていると）、深い方のトレンチ（第２トレンチゲート電極）の底面と側面が交わっているエッジに電界が集中する。これによって半導体装置の耐圧が低下することがある。上記したp型の拡散領域を備えていると、電界が集中し易いエッジがp型の拡散領域で覆われるので、半導体装置の耐圧が低下しない。
同一半導体基板に深さの異なるトレンチが形成されていると（第２トレンチゲート電極が第１トレンチゲート電極よりも深くまで伸びていると）、深い方のトレンチ（第２トレンチゲート電極）の底面と側面が交わっているエッジに電界が集中する。これによって半導体装置の耐圧が低下することがある。上記したp型の拡散領域を備えていると、電界が集中し易いエッジがp型の拡散領域で覆われるので、半導体装置の耐圧が低下しない。
本発明は、新規な給電装置の駆動方法をも実現する。本発明で駆動する給電装置は、前述した本発明の逆導通型の半導体装置の複数個を組み合せて構成されている。この給電装置は、モータ等の電気的負荷に給電する。
本方法では、半導体装置のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の第１トレンチゲート電極に正電圧を印加する。そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の第２トレンチゲート電極に負電圧を印加する。
本方法では、半導体装置のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の第１トレンチゲート電極に正電圧を印加する。そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の第２トレンチゲート電極に負電圧を印加する。
第２トレンチゲート電極に負電圧を印加すると、n型ドリフト層のうちの第２トレンチゲート電極と接している部分の導電型が反転してp型の反転領域が形成される。本発明の給電装置を構成している半導体装置では、反転領域が広く形成される。反転領域に多くのホールが集まることでダイオード素子領域が導通状態の際の順方向電圧降下を低減化することができる。ダイオード素子領域の定常損失を低減化することができる。
この駆動方法は、リカバリ損失を低化させる目的でダイオード素子領域が導通状態の際に注入するホールの量を低減化する構成を採用した場合に特に有用となる。
この駆動方法は、リカバリ損失を低化させる目的でダイオード素子領域が導通状態の際に注入するホールの量を低減化する構成を採用した場合に特に有用となる。
ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って、他の半導体装置の第２トレンチゲート電極に負電圧を印加することを中断することが好ましい。
第２トレンチゲート電極に負電圧を印加した状態では、ドリフト層に対するホールの注入量が増加している。このまま、先にオフ状態にしたＩＧＢＴ素子領域を再びオン状態に切換え、還流電流が流れているダイオード素子領域を非導通状態に切換えると、ドリフト層に蓄積されていたホールによってダイオード素子領域にリカバリ電流が流れる。そこで、ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って（還流電流が流れているダイオード素子領域が非導通状態に切換えられるのに先立って）、還流電流が流れている半導体装置の第２トレンチゲート電極に、負電圧を印加することを中断する。これにより、ドリフト層に蓄積されるホールの量が減少し、ダイオード素子領域が非導通状態に切換えられるときに流れるリカバリ電流を小さくすることができる。ダイオード素子領域のリカバリ損失を低減化することができる。
第２トレンチゲート電極に負電圧を印加した状態では、ドリフト層に対するホールの注入量が増加している。このまま、先にオフ状態にしたＩＧＢＴ素子領域を再びオン状態に切換え、還流電流が流れているダイオード素子領域を非導通状態に切換えると、ドリフト層に蓄積されていたホールによってダイオード素子領域にリカバリ電流が流れる。そこで、ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って（還流電流が流れているダイオード素子領域が非導通状態に切換えられるのに先立って）、還流電流が流れている半導体装置の第２トレンチゲート電極に、負電圧を印加することを中断する。これにより、ドリフト層に蓄積されるホールの量が減少し、ダイオード素子領域が非導通状態に切換えられるときに流れるリカバリ電流を小さくすることができる。ダイオード素子領域のリカバリ損失を低減化することができる。
本発明は、さらに、新規な給電装置の駆動方法をも実現する。
本方法では、少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の第１トレンチゲート電極に正電圧を印加する。そうしてオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流す。そして、先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に、還流電流が流れていた別の半導体装置の第２トレンチゲート電極に負電圧を印加する。
ダイオード素子領域が導通状態から非導通状態に移行してリカバリ電流が流れているときに、そのリカバリ電流が流れている半導体装置の第２トレンチゲート電極に負電圧を印加する。すると、ドリフト層に蓄積していたホールが、第２トレンチゲート電極に引き付けられ、ホールがアノード領域に戻る速度が遅くなる。ソフト・リカバリ特性を実現することができ、リカバリ電流が大きな電流に発達することを抑制することができる。サージ電圧の発生を抑制することができる。
本方法では、少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の第１トレンチゲート電極に正電圧を印加する。そうしてオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流す。そして、先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に、還流電流が流れていた別の半導体装置の第２トレンチゲート電極に負電圧を印加する。
ダイオード素子領域が導通状態から非導通状態に移行してリカバリ電流が流れているときに、そのリカバリ電流が流れている半導体装置の第２トレンチゲート電極に負電圧を印加する。すると、ドリフト層に蓄積していたホールが、第２トレンチゲート電極に引き付けられ、ホールがアノード領域に戻る速度が遅くなる。ソフト・リカバリ特性を実現することができ、リカバリ電流が大きな電流に発達することを抑制することができる。サージ電圧の発生を抑制することができる。
本発明によると、ダイオード素子領域のリカバリ損失を増大させないでダイオード素子領域の定常損失を低減化することができる。
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）本発明の駆動方法で駆動する給電装置Ｋは、４個の逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えているインバータ回路である。
（特徴２）ＩＧＢＴ素子領域Ｊ１のゲート電極１２と、ダイオード素子領域Ｊ２のゲート電極１３は、共通のゲート配線に接続されている。
（特徴１）本発明の駆動方法で駆動する給電装置Ｋは、４個の逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えているインバータ回路である。
（特徴２）ＩＧＢＴ素子領域Ｊ１のゲート電極１２と、ダイオード素子領域Ｊ２のゲート電極１３は、共通のゲート配線に接続されている。
（第１実施例）
本発明を具現化した半導体装置と、その半導体装置を備えている給電装置の駆動方法の第１実施例を、図１から図１３を参照して説明する。本実施例の半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通ＩＧＢＴである。図１に示すように、本実施例の半導体装置Ｂ１の特徴は、ダイオード素子領域Ｊ２に形成されている複数個の第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さＸ２が、ＩＧＢＴ素子領域Ｊ１に形成されている複数個の第１トレンチゲート電極ＴＧ１がボディ層３０から突出している長さＸ１よりも長いことである。
図１は、半導体装置Ｂ１の要部断面図である。図２から図７は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えている給電装置Ｋが、モータＭに給電している状態を説明する図である。なお、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々は、同一の構成である。図８は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1，VGA2，VGB1，VGB2のタイミングチャート図である。図９は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。図１０は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。図１１は、図１０のダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２近傍を拡大した図である。図１２は、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態であり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にする直前の状態を説明する図である。図１３は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にした後に、半導体装置Ｂ２のダイオード素子領域Ｊ２にリカバリ電流が流れている状態を説明する図である。
本発明を具現化した半導体装置と、その半導体装置を備えている給電装置の駆動方法の第１実施例を、図１から図１３を参照して説明する。本実施例の半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通ＩＧＢＴである。図１に示すように、本実施例の半導体装置Ｂ１の特徴は、ダイオード素子領域Ｊ２に形成されている複数個の第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さＸ２が、ＩＧＢＴ素子領域Ｊ１に形成されている複数個の第１トレンチゲート電極ＴＧ１がボディ層３０から突出している長さＸ１よりも長いことである。
図１は、半導体装置Ｂ１の要部断面図である。図２から図７は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えている給電装置Ｋが、モータＭに給電している状態を説明する図である。なお、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々は、同一の構成である。図８は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1，VGA2，VGB1，VGB2のタイミングチャート図である。図９は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。図１０は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。図１１は、図１０のダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２近傍を拡大した図である。図１２は、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態であり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にする直前の状態を説明する図である。図１３は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にした後に、半導体装置Ｂ２のダイオード素子領域Ｊ２にリカバリ電流が流れている状態を説明する図である。
図１の要部断面図を用いて、半導体装置Ｂ１の構成を説明する。
半導体装置Ｂ１は、n-型の半導体基板２を用いて形成されている。半導体基板２には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している。ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２は、分離領域Ｊ４によって分離されている。図１には、限られた範囲しか図示されていないが、実際には、ＩＧＢＴ素子領域Ｊ１と分離領域Ｊ４とダイオード素子領域Ｊ２と分離領域Ｊ４の組合せが左右方向に繰り返し形成されている。
ＩＧＢＴ素子領域Ｊ１では、p+型のコレクタ領域８０とn-型のドリフト層６０とp-型のボディ層３０が順に積層されている。ＩＧＢＴ素子領域Ｊ１の上層部２Ｕでは、半導体基板２の表面２ａからボディ層３０を貫通してn-型のドリフト層６０内に長さｘ１だけ突出して伸びている複数本の第１トレンチゲート電極ＴＧ１が形成されている。各々の第１トレンチゲート電極ＴＧ１は、その長手方向を図１の奥行き方向に揃えて伸びている。第１トレンチゲート電極ＴＧ１は、トレンチの内面に形成されている絶縁膜１４を備えている。第１トレンチゲート電極ＴＧ１は、絶縁膜１４で覆われた状態でトレンチに収容されているゲート電極１２を備えている。
半導体装置Ｂ１は、n-型の半導体基板２を用いて形成されている。半導体基板２には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している。ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２は、分離領域Ｊ４によって分離されている。図１には、限られた範囲しか図示されていないが、実際には、ＩＧＢＴ素子領域Ｊ１と分離領域Ｊ４とダイオード素子領域Ｊ２と分離領域Ｊ４の組合せが左右方向に繰り返し形成されている。
ＩＧＢＴ素子領域Ｊ１では、p+型のコレクタ領域８０とn-型のドリフト層６０とp-型のボディ層３０が順に積層されている。ＩＧＢＴ素子領域Ｊ１の上層部２Ｕでは、半導体基板２の表面２ａからボディ層３０を貫通してn-型のドリフト層６０内に長さｘ１だけ突出して伸びている複数本の第１トレンチゲート電極ＴＧ１が形成されている。各々の第１トレンチゲート電極ＴＧ１は、その長手方向を図１の奥行き方向に揃えて伸びている。第１トレンチゲート電極ＴＧ１は、トレンチの内面に形成されている絶縁膜１４を備えている。第１トレンチゲート電極ＴＧ１は、絶縁膜１４で覆われた状態でトレンチに収容されているゲート電極１２を備えている。
ＩＧＢＴ素子領域Ｊ１では、隣接する第１トレンチゲート電極ＴＧ１間の上層部２Ｕに、複数個のn+型のエミッタ領域２０が形成されている。各々のエミッタ領域２０は、半導体基板２の表面２ａに臨む範囲に形成されている。各々のエミッタ領域２０は、第１トレンチゲート電極ＴＧ１と接している。したがって、エミッタ領域２０は、絶縁膜１４を介してゲート電極１２と対向している。
また、ＩＧＢＴ素子領域Ｊ１では、上層部２Ｕに、p+型のボディコンタクト領域２２が形成されている。ボディコンタクト領域２２は、表面２ａに臨む範囲に形成されている。ボディコンタクト領域２２は、隣接するエミッタ領域２０の間に配置されている。
ＩＧＢＴ素子領域Ｊ１では、エミッタ領域２０とボディコンタクト領域２２が、ボディ層３０によってn-型のドリフト層６０から分離されている。
また、ＩＧＢＴ素子領域Ｊ１では、上層部２Ｕに、p+型のボディコンタクト領域２２が形成されている。ボディコンタクト領域２２は、表面２ａに臨む範囲に形成されている。ボディコンタクト領域２２は、隣接するエミッタ領域２０の間に配置されている。
ＩＧＢＴ素子領域Ｊ１では、エミッタ領域２０とボディコンタクト領域２２が、ボディ層３０によってn-型のドリフト層６０から分離されている。
ダイオード素子領域Ｊ２では、n+型のカソード領域７０とn-型のドリフト層６０とp--型アノード層５０が順に積層されている。n-型のドリフト層６０は、ダイオードのカソード領域の一部として（高抵抗領域として）機能する。本発明では、ＩＧＢＴ素子領域Ｊ１のn-型のドリフト層６０と、ダイオード素子領域Ｊ２のn-型のドリフト層６０が共通であることから、両者を総称してドリフト層という。
ダイオード素子領域Ｊ２の上層部２Ｕでは、半導体基板２の表面２ａからアノード層５０を貫通してn-型のドリフト層６０内に長さｘ２（ｘ２＞ｘ１）だけ突出して伸びている複数本の第２トレンチゲート電極ＴＧ２が形成されている。各々の第２トレンチゲート電極ＴＧ２は、その長手方向を図１に示す奥行き方向に揃えて伸びている。第２トレンチゲート電極ＴＧ２は、トレンチの内面に形成されている絶縁膜１５を備えている。第２トレンチゲート電極ＴＧ２は、絶縁膜１５で覆われた状態でトレンチに収容されているゲート電極１３を備えている。
ダイオード素子領域Ｊ２の上層部２Ｕでは、半導体基板２の表面２ａからアノード層５０を貫通してn-型のドリフト層６０内に長さｘ２（ｘ２＞ｘ１）だけ突出して伸びている複数本の第２トレンチゲート電極ＴＧ２が形成されている。各々の第２トレンチゲート電極ＴＧ２は、その長手方向を図１に示す奥行き方向に揃えて伸びている。第２トレンチゲート電極ＴＧ２は、トレンチの内面に形成されている絶縁膜１５を備えている。第２トレンチゲート電極ＴＧ２は、絶縁膜１５で覆われた状態でトレンチに収容されているゲート電極１３を備えている。
ダイオード素子領域Ｊ２では、隣接する第２トレンチゲート電極ＴＧ２間の上層部２Ｕに、p+型のアノード領域４０が形成されている。アノード領域４０は、半導体基板２の表面２ａに臨む範囲に形成されている。ダイオード素子領域Ｊ２では、アノード領域４０が、アノード層５０によってドリフト層６０から分離されている。
ダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さＸ２は、ＩＧＢＴ素子領域Ｊ１の第１トレンチゲート電極ＴＧ１がボディ層３０から突出している長さＸ１よりも長い。図１に示す半導体装置Ｂ１では、第２トレンチゲート電極ＴＧ２が、第１トレンチゲート電極ＴＧ１よりも深くまで伸びている。また、ダイオード素子領域Ｊ２のアノード層５０が、ＩＧＢＴ素子領域Ｊ１のボディ層３０よりも浅い範囲に形成されている。
分離領域Ｊ４には、p型拡散領域９０と第２トレンチゲート電極ＴＧ２と同じ深さのトレンチゲート電極が形成されている。p型拡散領域９０は、第２トレンチゲート電極ＴＧ２よりも深くまで伸びている。また、p型拡散領域９０は、隣接する第２トレンチゲート電極ＴＧ２のエッジ部１９を覆っている。ここでいうエッジ部１９は、その第２トレンチゲート電極ＴＧ２の底面１１と、その第２トレンチゲート電極ＴＧ２の側面のうちのp型拡散領域９０側の側面１８が交わる部分である。
半導体基板２の表面２ａには、表面電極１が形成されている。表面電極１は、ＩＧＢＴ素子領域Ｊ１の表面とダイオード素子領域Ｊ２の表面に連続して伸びている。表面電極１は、ＩＧＢＴ素子領域Ｊ１ではエミッタ領域２０とボディコンタクト領域２２と導通している。また、表面電極１は、ダイオード素子領域Ｊ２ではアノード領域４０と導通している。
ゲート電極１２，１３と表面電極１の間には絶縁膜１０が形成されており、両者は接続していない。ゲート電極１２，１３は、表面電極１が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極３が形成されている。裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。裏面電極３は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８０とカソード領域７０の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置Ｂ１が構成されている。
ゲート電極１２，１３と表面電極１の間には絶縁膜１０が形成されており、両者は接続していない。ゲート電極１２，１３は、表面電極１が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極３が形成されている。裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。裏面電極３は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８０とカソード領域７０の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置Ｂ１が構成されている。
図２から図７に示すように、上述した半導体装置Ｂ１と同一構成の４個の逆導通ＩＧＢＴを用いて給電装置Ｋを構成することができる。各々の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２は、図２に示すように、ＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴの一対の主電極間（コレクタ・エミッタ間）に、ダイオード素子領域Ｊ２で構成されるダイオードが逆並列に接続されている回路として機能する。
図２から図７に示す半導体装置Ｂ１のコレクタＣＢ１は、半導体装置Ｂ１の裏面電極３(図１参照）と導通している。半導体装置Ｂ１のエミッタＥＢ１は、半導体装置Ｂ１の表面電極１(図１参照）と導通している。半導体装置Ｂ１のゲートＧＢ１は、半導体装置Ｂ１のゲート電極１２，１３(図１参照）と導通している。半導体装置Ａ１のコレクタＣＡ１とエミッタＥＡ１とゲートＧＡ１も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ａ２のコレクタＣＡ２とエミッタＥＡ２とゲートＧＡ２も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ｂ２のコレクタＣＢ２とエミッタＥＢ２とゲートＧＢ２も半導体装置Ｂ１と同様に各々の電極と導通している。
図２から図７に示す半導体装置Ｂ１のコレクタＣＢ１は、半導体装置Ｂ１の裏面電極３(図１参照）と導通している。半導体装置Ｂ１のエミッタＥＢ１は、半導体装置Ｂ１の表面電極１(図１参照）と導通している。半導体装置Ｂ１のゲートＧＢ１は、半導体装置Ｂ１のゲート電極１２，１３(図１参照）と導通している。半導体装置Ａ１のコレクタＣＡ１とエミッタＥＡ１とゲートＧＡ１も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ａ２のコレクタＣＡ２とエミッタＥＡ２とゲートＧＡ２も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ｂ２のコレクタＣＢ２とエミッタＥＢ２とゲートＧＢ２も半導体装置Ｂ１と同様に各々の電極と導通している。
図２を参照して給電装置Ｋの構成を説明する。
給電装置Ｋは、逆導通ＩＧＢＴの２個の半導体装置Ａ１，Ａ２が直列に接続されている直列回路Ａと、逆導通ＩＧＢＴの２個の半導体装置Ｂ１，Ｂ２が直列に接続されている直列回路Ｂを備えている。それらの直列回路Ａ，Ｂは並列に接続されている。その並列回路が、電源Ｓの一対の端子ｃ，ｄ間に接続されている。直列回路Ａの半導体装置Ａ１，Ａ２間の中間電位点ｘは、モータＭの一方の給電点に接続されている。直列回路Ｂの半導体装置Ｂ１，Ｂ２間の中間電位点ｙは、モータＭの他方の給電点に接続されている。
給電装置Ｋは、逆導通ＩＧＢＴの２個の半導体装置Ａ１，Ａ２が直列に接続されている直列回路Ａと、逆導通ＩＧＢＴの２個の半導体装置Ｂ１，Ｂ２が直列に接続されている直列回路Ｂを備えている。それらの直列回路Ａ，Ｂは並列に接続されている。その並列回路が、電源Ｓの一対の端子ｃ，ｄ間に接続されている。直列回路Ａの半導体装置Ａ１，Ａ２間の中間電位点ｘは、モータＭの一方の給電点に接続されている。直列回路Ｂの半導体装置Ｂ１，Ｂ２間の中間電位点ｙは、モータＭの他方の給電点に接続されている。
図２から図７を参照して給電装置ＫがモータＭに給電する動作について説明する。
ＩＧＢＴがオン・オフしている時のＩＧＢＴ素子領域Ｊ１のオン状態・オフ状態については、後述する。また、ダイオードが導通・非導通の時のダイオード素子領域Ｊ２の状態（導通状態・非導通状態）についても、後述する。まずは、給電装置ＫのがモータＭに給電する動作のみを説明する。
以下の説明では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴを簡単にＩＧＢＴという。また、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２で構成されるダイオードをダイオードという。
ＩＧＢＴがオン・オフしている時のＩＧＢＴ素子領域Ｊ１のオン状態・オフ状態については、後述する。また、ダイオードが導通・非導通の時のダイオード素子領域Ｊ２の状態（導通状態・非導通状態）についても、後述する。まずは、給電装置ＫのがモータＭに給電する動作のみを説明する。
以下の説明では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴを簡単にＩＧＢＴという。また、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２で構成されるダイオードをダイオードという。
給電装置Ｋは、電源Ｓからの電力をモータＭに給電する。
図３は、給電装置ＫがモータＭに給電している１つの状態を示している。半導体装置Ｂ１，Ａ２のＩＧＢＴをオンし、半導体装置Ａ１，Ｂ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ｂ１のＩＧＢＴとモータＭと半導体装置Ａ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図３に示す矢印方向の電流が流れる。モータＭが給電される。
次に、図４に示すように、半導体装置Ｂ１のＩＧＢＴをオフし、半導体装置Ａ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ２のＩＧＢＴと半導体装置Ｂ２のダイオードを介して流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図２に示すように、半導体装置Ａ２のＩＧＢＴをオフし、半導体装置Ｂ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ１のダイオードと半導体装置Ｂ１のＩＧＢＴを介して流れる。モータＭに図２に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
図３は、給電装置ＫがモータＭに給電している１つの状態を示している。半導体装置Ｂ１，Ａ２のＩＧＢＴをオンし、半導体装置Ａ１，Ｂ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ｂ１のＩＧＢＴとモータＭと半導体装置Ａ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図３に示す矢印方向の電流が流れる。モータＭが給電される。
次に、図４に示すように、半導体装置Ｂ１のＩＧＢＴをオフし、半導体装置Ａ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ２のＩＧＢＴと半導体装置Ｂ２のダイオードを介して流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図２に示すように、半導体装置Ａ２のＩＧＢＴをオフし、半導体装置Ｂ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ１のダイオードと半導体装置Ｂ１のＩＧＢＴを介して流れる。モータＭに図２に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
給電装置ＫはモータＭに対する給電方向を切換えることができる。
図６は、給電装置ＫがモータＭに給電している別の状態を示している。半導体装置Ａ１，Ｂ２のＩＧＢＴをオンし、半導体装置Ｂ１，Ａ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ａ１のＩＧＢＴとモータＭと半導体装置Ｂ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図６に示す矢印方向（図３とは逆方向）の電流が流れる。モータＭが給電される。
次に、図７に示すように、半導体装置Ａ１のＩＧＢＴをオフし、半導体装置Ｂ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ２のＩＧＢＴと半導体装置Ａ２のダイオードを介して流れる。モータＭに図７に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図５に示すように、半導体装置Ｂ２のＩＧＢＴをオフし、半導体装置Ａ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ１のダイオードと半導体装置Ａ１のＩＧＢＴを介して流れる。モータＭに図５に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
図６は、給電装置ＫがモータＭに給電している別の状態を示している。半導体装置Ａ１，Ｂ２のＩＧＢＴをオンし、半導体装置Ｂ１，Ａ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ａ１のＩＧＢＴとモータＭと半導体装置Ｂ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図６に示す矢印方向（図３とは逆方向）の電流が流れる。モータＭが給電される。
次に、図７に示すように、半導体装置Ａ１のＩＧＢＴをオフし、半導体装置Ｂ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ２のＩＧＢＴと半導体装置Ａ２のダイオードを介して流れる。モータＭに図７に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図５に示すように、半導体装置Ｂ２のＩＧＢＴをオフし、半導体装置Ａ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ１のダイオードと半導体装置Ａ１のＩＧＢＴを介して流れる。モータＭに図５に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
上記した状態を実現するための給電装置Ｋの駆動方法を、図８を用いて説明する。併せて、図８の駆動方法で給電装置Ｋを駆動している際に、給電装置Ｋを構成する半導体装置Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２がどのような状態となっているかについて、図９から図１３を用いて説明する。
なお、以下では、給電装置ＫがモータＭに、図２から図４に示す矢印方向の電流を流す場合について説明する。図５から図７に示す矢印方向の電流を流す場合も同様な方法を用いるので、この場合に関する説明は省略する。
なお、以下では、給電装置ＫがモータＭに、図２から図４に示す矢印方向の電流を流す場合について説明する。図５から図７に示す矢印方向の電流を流す場合も同様な方法を用いるので、この場合に関する説明は省略する。
図８では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２（併せて図２参照）に印加するゲート電圧VGA1,VGA2,VGB1,VGB2をタイミングチャートで示している。
図８の期間Ｑ１（時刻ｔ１まで）では、給電装置Ｋが図３に示す状態になる。
図８に示すように、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
半導体装置Ｂ１のコレクタＣＢ１が電源Ｓの正側に接続され、エミッタＥＢ１が負側に接続され、ゲートＧＢ１に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ｂ１のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。また、半導体装置Ａ２のコレクタＣＡ２が正側に接続され、エミッタＥＡ２が負側に接続され、ゲートＧＡ２に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ａ２のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。モータＭに図３に示す矢印方向の電流が流れる。
図８の期間Ｑ１（時刻ｔ１まで）では、給電装置Ｋが図３に示す状態になる。
図８に示すように、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
半導体装置Ｂ１のコレクタＣＢ１が電源Ｓの正側に接続され、エミッタＥＢ１が負側に接続され、ゲートＧＢ１に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ｂ１のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。また、半導体装置Ａ２のコレクタＣＡ２が正側に接続され、エミッタＥＡ２が負側に接続され、ゲートＧＡ２に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ａ２のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。モータＭに図３に示す矢印方向の電流が流れる。
期間Ｑ１での半導体装置Ｂ１の要部断面図を図９に示す。半導体装置Ａ２も同様であるので、半導体装置Ｂ１を例にとって説明する。
半導体装置Ｂ１の裏面電極３（コレクタＣＢ１）に、図３に示す電源Ｓの正側が接続されて正電圧が印加されている。半導体装置Ｂ１の表面電極１（エミッタＥＢ１）が負側に接続されている。また、ゲート電極１２（ゲートＧＢ１）に＋Ｖ（Ｖ）が印加されている。
半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１では、ゲート電極１２に絶縁膜１４を介して対向しているp-型のボディ層３０がn型に反転してn型チャネル（図９では、バツ印で模式的に示している。）が形成される。これにより、エミッタ領域２０から流出した電子（図９では、マイナス印で模式的に示している）が、n型チャネルを介してドリフト層６０に注入される。この結果、コレクタ領域８０からは、ドリフト層６０に向けてホール（図９では、プラス印で模式的に示している。）が移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、ボディ層３０とボディコンタクト領域２２を経由して表面電極１へと排出される。
半導体装置Ｂ１のダイオード素子領域Ｊ２でも、ゲート電極１３に絶縁膜１５を介して対向しているp-型のアノード層５０がn型に反転し、n型チャネルが形成される。しかしながら、ダイオード素子領域Ｊ２には、n型のエミッタ領域２０がないので、電子がドリフト層６０に注入されることはない。
半導体装置Ｂ１の裏面電極３（コレクタＣＢ１）に、図３に示す電源Ｓの正側が接続されて正電圧が印加されている。半導体装置Ｂ１の表面電極１（エミッタＥＢ１）が負側に接続されている。また、ゲート電極１２（ゲートＧＢ１）に＋Ｖ（Ｖ）が印加されている。
半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１では、ゲート電極１２に絶縁膜１４を介して対向しているp-型のボディ層３０がn型に反転してn型チャネル（図９では、バツ印で模式的に示している。）が形成される。これにより、エミッタ領域２０から流出した電子（図９では、マイナス印で模式的に示している）が、n型チャネルを介してドリフト層６０に注入される。この結果、コレクタ領域８０からは、ドリフト層６０に向けてホール（図９では、プラス印で模式的に示している。）が移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、ボディ層３０とボディコンタクト領域２２を経由して表面電極１へと排出される。
半導体装置Ｂ１のダイオード素子領域Ｊ２でも、ゲート電極１３に絶縁膜１５を介して対向しているp-型のアノード層５０がn型に反転し、n型チャネルが形成される。しかしながら、ダイオード素子領域Ｊ２には、n型のエミッタ領域２０がないので、電子がドリフト層６０に注入されることはない。
図８の期間Ｑ２では、給電装置Ｋが図４に示す状態になる。期間Ｑ２では、図８に示すように、半導体装置Ｂ１のゲートＧＢ１に印加するゲート電圧VGB1を０Ｖとしている。半導体装置Ａ２のゲートＧＡ２に印加するゲート電圧VGA2は＋Ｖ（Ｖ）を維持している。
期間Ｑ２では、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１がオフ状態となり、半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１のオン状態が維持される。この結果、モータＭと電源Ｓとの接続は切断する。しかしながら、モータＭのインダクタンス成分によってモータＭが電圧源となる。この電圧によって、半導体装置Ｂ２の表面電極１に裏面電極３よりも高い電圧が印加される。これにより、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態となる。モータＭと半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１と半導体装置Ｂ２のダイオード素子領域Ｊ２を介して還流電流が流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
期間Ｑ２では、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１がオフ状態となり、半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１のオン状態が維持される。この結果、モータＭと電源Ｓとの接続は切断する。しかしながら、モータＭのインダクタンス成分によってモータＭが電圧源となる。この電圧によって、半導体装置Ｂ２の表面電極１に裏面電極３よりも高い電圧が印加される。これにより、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態となる。モータＭと半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１と半導体装置Ｂ２のダイオード素子領域Ｊ２を介して還流電流が流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
図８に示すように、期間Ｑ２のうちの時刻ｔ１から時刻ｔ２までの期間では、還流電流が流れる半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））が印加される。
時刻ｔ１から時刻ｔ２までの期間に還流電流が流れている半導体装置Ｂ２の要部断面図を図１０に示す。
図１０に示すように、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。
これにより、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となる。
ゲート電極１３に負電圧を印加すると、アノード層５０のうちのゲート電極１３に絶縁膜１５を介して対向する範囲（図１１に示す範囲Ｈ１）に、ホールが集中する。また、ゲート電極１３に負電圧を印加すると、n-型のドリフト層６０のうちの絶縁膜１５を介してゲート電極１３に対向する範囲（図１１に、バツ印で模式的に示している。）にホールが誘起され、ｐ型領域に反転する。アノード領域４０から流出したホールが、ホールの集中範囲Ｈ１とトレンチ底部の周囲に形成されたｐ型反転領域を介して、n-型のドリフト層６０に効率的に注入される。ホールの集中範囲Ｈ１とｐ型反転領域を介してホールが移動するために、ダイオード素子領域Ｊ２での順方向電圧降下が低く、定常損失を低減化することができる。この駆動方法は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２のリカバリ損失を低減するために、ダイオード素子領域Ｊ２が導通状態の際にドリフト層６０に注入されるホールの量を少なく設定した場合に特に有用となる。
時刻ｔ１から時刻ｔ２までの期間に還流電流が流れている半導体装置Ｂ２の要部断面図を図１０に示す。
図１０に示すように、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。
これにより、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となる。
ゲート電極１３に負電圧を印加すると、アノード層５０のうちのゲート電極１３に絶縁膜１５を介して対向する範囲（図１１に示す範囲Ｈ１）に、ホールが集中する。また、ゲート電極１３に負電圧を印加すると、n-型のドリフト層６０のうちの絶縁膜１５を介してゲート電極１３に対向する範囲（図１１に、バツ印で模式的に示している。）にホールが誘起され、ｐ型領域に反転する。アノード領域４０から流出したホールが、ホールの集中範囲Ｈ１とトレンチ底部の周囲に形成されたｐ型反転領域を介して、n-型のドリフト層６０に効率的に注入される。ホールの集中範囲Ｈ１とｐ型反転領域を介してホールが移動するために、ダイオード素子領域Ｊ２での順方向電圧降下が低く、定常損失を低減化することができる。この駆動方法は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２のリカバリ損失を低減するために、ダイオード素子領域Ｊ２が導通状態の際にドリフト層６０に注入されるホールの量を少なく設定した場合に特に有用となる。
図８の期間Ｑ２のうち時刻ｔ２から時刻ｔ３までの期間では、還流電流が流れている半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2を印加することを中断する。
このときの半導体装置Ｂ２の要部断面図を図１２に示す。
図１２に示すように、図１０の場合と同様に（期間Ｑ２の時刻ｔ１から時刻ｔ２までと同様に）、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。これにより、図１０の場合と同様に、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となっている。
この期間では、半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加することを中断しているので、ホールの集中範囲Ｈ１は消失している。また、トレンチ底部の周囲に形成されていたｐ型反転層も消失している。このために、ドリフト層６０にホールが注入される効率が低下する。半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加した場合（図１０の場合）と比較して、ドリフト層６０に蓄積されるホールの量が減少する。半導体装置Ｂ１のＩＧＢＴを再びオンする前に（すなわち還流電流が流れていた半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる前に）、予め、半導体装置Ｂ２のダイオード素子領域Ｊ２のドリフト層６０に蓄積されているホールの量を低減化しておくことができる。このために、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際に発生するリカバー損失を低下させることができる。
このときの半導体装置Ｂ２の要部断面図を図１２に示す。
図１２に示すように、図１０の場合と同様に（期間Ｑ２の時刻ｔ１から時刻ｔ２までと同様に）、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。これにより、図１０の場合と同様に、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となっている。
この期間では、半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加することを中断しているので、ホールの集中範囲Ｈ１は消失している。また、トレンチ底部の周囲に形成されていたｐ型反転層も消失している。このために、ドリフト層６０にホールが注入される効率が低下する。半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加した場合（図１０の場合）と比較して、ドリフト層６０に蓄積されるホールの量が減少する。半導体装置Ｂ１のＩＧＢＴを再びオンする前に（すなわち還流電流が流れていた半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる前に）、予め、半導体装置Ｂ２のダイオード素子領域Ｊ２のドリフト層６０に蓄積されているホールの量を低減化しておくことができる。このために、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際に発生するリカバー損失を低下させることができる。
図８の期間Ｑ３では、給電装置Ｋが図３に示す状態に戻る。期間Ｑ３では、再び、期間Ｑ１と同様に、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
期間Ｑ３のうち、時刻ｔ３から時刻ｔ４までの間は、期間Ｑ２で還流電流が流れていた半導体装置Ｂ２のゲートＧＢ２のゲート電圧VGB2を、０（Ｖ）としている。時刻ｔ４以降は、ゲートＧＢ２に再び負のゲート電圧VGB2（−Ｖ（Ｖ））を印加する。
なお、時刻ｔ４は半導体装置Ｂ１のＩＧＢＴを再びオンした時刻ｔ３よりも後であり、半導体装置Ｂ２のダイオード素子領域Ｊ２がリカバリ動作をしている時に設定する。
ダイオード素子領域Ｊ２では、導通状態から非導通状態となった時に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流の発生は、導通状態の期間に、ドリフト層６０に流入したホールがアノード層５０やアノード領域４０に戻ることに起因する。本実施例では、半導体装置Ｂ２にリカバリ電流が発生する時に、半導体装置Ｂ２のゲート電極１３に負のゲート電圧VGB2を印加している。負電圧を印加すると、図１３に示すように、ドリフト層６０に残留していたホールが、ゲート電極１３に引き寄せられ、ホールがアノード層５０やアノード領域４０に戻る速度を遅くすることができる。これにより、リカバリ電流の変化速度を抑制することができ、ソフト・リカバリ特性を実現することができる。リカバリ電流の変化速度に起因するサージ電圧を抑制することができる。また、リカバリ電流が大きな電流に発達することを防止することができる。
期間Ｑ３のうち、時刻ｔ３から時刻ｔ４までの間は、期間Ｑ２で還流電流が流れていた半導体装置Ｂ２のゲートＧＢ２のゲート電圧VGB2を、０（Ｖ）としている。時刻ｔ４以降は、ゲートＧＢ２に再び負のゲート電圧VGB2（−Ｖ（Ｖ））を印加する。
なお、時刻ｔ４は半導体装置Ｂ１のＩＧＢＴを再びオンした時刻ｔ３よりも後であり、半導体装置Ｂ２のダイオード素子領域Ｊ２がリカバリ動作をしている時に設定する。
ダイオード素子領域Ｊ２では、導通状態から非導通状態となった時に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流の発生は、導通状態の期間に、ドリフト層６０に流入したホールがアノード層５０やアノード領域４０に戻ることに起因する。本実施例では、半導体装置Ｂ２にリカバリ電流が発生する時に、半導体装置Ｂ２のゲート電極１３に負のゲート電圧VGB2を印加している。負電圧を印加すると、図１３に示すように、ドリフト層６０に残留していたホールが、ゲート電極１３に引き寄せられ、ホールがアノード層５０やアノード領域４０に戻る速度を遅くすることができる。これにより、リカバリ電流の変化速度を抑制することができ、ソフト・リカバリ特性を実現することができる。リカバリ電流の変化速度に起因するサージ電圧を抑制することができる。また、リカバリ電流が大きな電流に発達することを防止することができる。
その後に、給電装置Ｋを構成する半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1,VGA2,VGB1,VGB2を切換え、図２から図４に示す状態を繰り返す。
本実施例では、図４に示す半導体装置Ｂ２のダイオード素子領域Ｊ２に還流電流が流れる場合について説明したが、他の半導体装置のダイオード素子領域Ｊ２に還流電流が流れる場合（図２、図５、図７に示す各々の状態）も、半導体装置Ｂ２の場合と同様である。
本実施例では、図４に示す半導体装置Ｂ２のダイオード素子領域Ｊ２に還流電流が流れる場合について説明したが、他の半導体装置のダイオード素子領域Ｊ２に還流電流が流れる場合（図２、図５、図７に示す各々の状態）も、半導体装置Ｂ２の場合と同様である。
上記した給電装置Ｋの駆動方法によると、各々の半導体装置のダイオード素子領域Ｊ２の特性を能動的に制御することができる。
いずれかの半導体装置のダイオード素子領域Ｊ２に還流電流が流れるときには、そのダイオード素子領域Ｊ２のホールの流入量を増加する。還流電流が流れるダイオード素子領域Ｊ２の第２絶縁トレンチゲート電極ＴＧ２に負電圧を印加する。これにより、ダイオード素子領域Ｊ２のn型ドリフト層６０のうちの第２トレンチゲート電極ＴＧ２と接している部分の導電型が反転してp型の反転領域が形成される。反転領域にホールが集まる。給電装置Ｋを構成している半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２は、第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さが長い。これにより、上記反転領域が広く形成される。ダイオード素子領域Ｊ２に還流電流が流れる際に、広く形成された反転領域に多くのホールが集まる。ダイオード素子領域Ｊ２に還流電流が流れ易い。ダイオード素子領域Ｊ２が導通状態の際の順方向電圧降下を効果的に低減し、定常損失を低減化することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れるときには、予めそのダイオード素子領域Ｊ２に蓄積されているホールの量を減少させておくことでリカバリ電流を抑制することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れているときには、そのダイオード素子領域Ｊ２におけるホールの移動を抑制することでリカバリ電流が増大化することを抑制し、リカバリ電流の変化速度を遅くすることができる。
なお、本実施例では、モータＭが単相の場合の給で装置Ｋについて説明したが、例えばモータＭが３相の場合には、６個の逆導通型の半導体装置を用いて給電装置を構成することができる。本発明は、給電回路の相数に限定されるものではない。
いずれかの半導体装置のダイオード素子領域Ｊ２に還流電流が流れるときには、そのダイオード素子領域Ｊ２のホールの流入量を増加する。還流電流が流れるダイオード素子領域Ｊ２の第２絶縁トレンチゲート電極ＴＧ２に負電圧を印加する。これにより、ダイオード素子領域Ｊ２のn型ドリフト層６０のうちの第２トレンチゲート電極ＴＧ２と接している部分の導電型が反転してp型の反転領域が形成される。反転領域にホールが集まる。給電装置Ｋを構成している半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２は、第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さが長い。これにより、上記反転領域が広く形成される。ダイオード素子領域Ｊ２に還流電流が流れる際に、広く形成された反転領域に多くのホールが集まる。ダイオード素子領域Ｊ２に還流電流が流れ易い。ダイオード素子領域Ｊ２が導通状態の際の順方向電圧降下を効果的に低減し、定常損失を低減化することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れるときには、予めそのダイオード素子領域Ｊ２に蓄積されているホールの量を減少させておくことでリカバリ電流を抑制することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れているときには、そのダイオード素子領域Ｊ２におけるホールの移動を抑制することでリカバリ電流が増大化することを抑制し、リカバリ電流の変化速度を遅くすることができる。
なお、本実施例では、モータＭが単相の場合の給で装置Ｋについて説明したが、例えばモータＭが３相の場合には、６個の逆導通型の半導体装置を用いて給電装置を構成することができる。本発明は、給電回路の相数に限定されるものではない。
本実施例では、ダイオード素子領域Ｊ２のアノード層５０がＩＧＢＴ素子領域Ｊ１のボディ層３０よりも浅く、なおかつ、ダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２がＩＧＢＴ素子領域Ｊ１の第１トレンチゲート電極ＴＧ１よりも深くまで伸びている場合について説明した。図１４に示すように、第２トレンチゲート電極ＴＧ２が第１トレンチゲート電極ＴＧ１よりも深くまで伸びていれば、アノード層５０がボディ層３０よりも浅くなくても本発明の効果を得ることができる。図１４では、ダイオード素子領域Ｊ２のアノード層５２がＩＧＢＴ素子領域Ｊ１のボディ層３０と同等程度の深さまで形成されている。その他の構成要素は、図１に示す半導体装置Ｂ１と同じであるので説明を省略する。
また、図１５に示すように、第２トレンチゲート電極ＴＧ２が第１トレンチゲート電極ＴＧ１よりも深くまで伸びていれば、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の上層部２Ｕの構成（隣接する第１トレンチゲート電極ＴＧ１間に形成されている半導体領域のレイアウトと、隣接する第２トレンチゲート電極ＴＧ２間に形成されている半導体領域のレイアウト）が同じであっても、本発明の効果を得られることができる。
また、図１５に示すように、第２トレンチゲート電極ＴＧ２が第１トレンチゲート電極ＴＧ１よりも深くまで伸びていれば、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の上層部２Ｕの構成（隣接する第１トレンチゲート電極ＴＧ１間に形成されている半導体領域のレイアウトと、隣接する第２トレンチゲート電極ＴＧ２間に形成されている半導体領域のレイアウト）が同じであっても、本発明の効果を得られることができる。
また、図１６に示すように、ダイオード素子領域Ｊ２のアノード層５０がＩＧＢＴ素子領域Ｊ１のボディ層３０よりも浅ければ、第２トレンチゲート電極ＴＧ２が第１トレンチゲート電極ＴＧ１よりも深くなくても本発明の効果を得ることができる。図１６では、ダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２が、ＩＧＢＴ素子領域Ｊ１の第１トレンチゲート電極ＴＧ１が同程度の深さまで伸びている。同一半導体基板２に形成されているトレンチが同じ深さであるので、分離領域Ｊ４を形成して第２トレンチゲート電極ＴＧ２のエッジ部を保護する必要がない。したがって、分離領域Ｊ４は形成されていない。その他の構成要素は、図１に示す半導体装置Ｂ１と同じであるので説明を省略する。
また、図１７に示すように、ダイオード素子領域Ｊ２のアノード層５０がＩＧＢＴ素子領域Ｊ１のボディ層３０よりも浅ければ、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の上層部２Ｕの構成が同じであっても、本発明の効果を得られることができる。
また、図１７に示すように、ダイオード素子領域Ｊ２のアノード層５０がＩＧＢＴ素子領域Ｊ１のボディ層３０よりも浅ければ、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の上層部２Ｕの構成が同じであっても、本発明の効果を得られることができる。
（第２実施例）
逆導通型の半導体装置では、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が存在するために、ＩＧＢＴ素子領域のコレクタ電圧VCEとコレクタ電流ICの関係がスナップバック特性を示すことがある。この現象は、逆導通型の半導体装置のコレクタショート構造に起因している。図２３に示すように、逆導通型の半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１のp+型コレクタ領域１８２とダイオード素子領域Ｊ１０２のn+型カソード領域１７２が共通の裏面電極３に接続される。このため、トレンチゲート電極に閾値以上のゲート電圧を印加している状態でコレクタ電圧VCE（表面電極１と裏面電極３間の電圧）を上昇させていくと、初期段階で、エミッタ領域１２０から流出した電子がチャネル（バツ印で模式的に示している。）とドリフト層１６２とn+型フィールドストップ領域１７４を介してコレクタ領域１８２を迂回して（電子迂回経路によって）カソード領域１７２に流れ去ってしまうことがある。これにより、コレクタ電圧VCEを上げても、p+型コレクタ領域１８２とn+型フィールドストップ領域１７４の間の電位差が、pn接合Ｄ１０１が導通する電位差に達し難い。コレクタ領域１８２からドリフト層１６２にホールが注入され難い。すなわち、コレクタ電圧VCEを上昇させていく過程の初期段階でＩＧＢＴ素子領域Ｊ１０１は、同じ構成のＩＧＢＴ素子単体と比較してオン状態になり難い。エミッタ領域１２０とコレクタ領域１８２の間にコレクタ電流ICが流れるタイミングに遅れが生じる。電子迂回経路に電流が流れることによってフィールドストップ領域１７４に電圧降下が発生する。コレクタ領域１８２とフィールドストップ領域１７４の電位差がpn接合Ｄ１０１が導通する電位差に達した時点で、ようやくpn接合Ｄ１０１が順バイアスされて導通する。コレクタ領域１８２からドリフト層１６２にホールが注入されてＩＧＢＴ素子領域Ｊ１０１がオン状態となる。この時点のコレクタ電圧VCEをＩＧＢＴ素子領域Ｊ１０１のスナップバック電圧という。
逆導通型の半導体装置では、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が存在するために、ＩＧＢＴ素子領域のコレクタ電圧VCEとコレクタ電流ICの関係がスナップバック特性を示すことがある。この現象は、逆導通型の半導体装置のコレクタショート構造に起因している。図２３に示すように、逆導通型の半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１のp+型コレクタ領域１８２とダイオード素子領域Ｊ１０２のn+型カソード領域１７２が共通の裏面電極３に接続される。このため、トレンチゲート電極に閾値以上のゲート電圧を印加している状態でコレクタ電圧VCE（表面電極１と裏面電極３間の電圧）を上昇させていくと、初期段階で、エミッタ領域１２０から流出した電子がチャネル（バツ印で模式的に示している。）とドリフト層１６２とn+型フィールドストップ領域１７４を介してコレクタ領域１８２を迂回して（電子迂回経路によって）カソード領域１７２に流れ去ってしまうことがある。これにより、コレクタ電圧VCEを上げても、p+型コレクタ領域１８２とn+型フィールドストップ領域１７４の間の電位差が、pn接合Ｄ１０１が導通する電位差に達し難い。コレクタ領域１８２からドリフト層１６２にホールが注入され難い。すなわち、コレクタ電圧VCEを上昇させていく過程の初期段階でＩＧＢＴ素子領域Ｊ１０１は、同じ構成のＩＧＢＴ素子単体と比較してオン状態になり難い。エミッタ領域１２０とコレクタ領域１８２の間にコレクタ電流ICが流れるタイミングに遅れが生じる。電子迂回経路に電流が流れることによってフィールドストップ領域１７４に電圧降下が発生する。コレクタ領域１８２とフィールドストップ領域１７４の電位差がpn接合Ｄ１０１が導通する電位差に達した時点で、ようやくpn接合Ｄ１０１が順バイアスされて導通する。コレクタ領域１８２からドリフト層１６２にホールが注入されてＩＧＢＴ素子領域Ｊ１０１がオン状態となる。この時点のコレクタ電圧VCEをＩＧＢＴ素子領域Ｊ１０１のスナップバック電圧という。
特開２００７−１８４４８６号公報に記載されている技術では、スナップバック電圧を低減化するために、電子迂回経路中のフィールドストップ領域１７４の抵抗値Ｒ１０１を大きくしている。図２３に示すように、半導体基板２の裏面１０２ｂからフィールドストップ領域１７４に至るまで延びる絶縁トレンチＺＴを形成している。絶縁トレンチＺＴが形成されていると、フィールドストップ領域１７４の抵抗値が増える。電子迂回経路に電子が流れることによる電圧降下が大きくなる。ＩＧＢＴ素子領域Ｊ１０１がオン状態に移行する際に、pn接合Ｄ１０１を迅速に導通させることができる。スナップバック電圧を小さくすることができる。
しかしながら、この技術では、裏面１０２ｂ側からトレンチを形成して絶縁体を埋める等の工程を追加して抵抗値Ｒ１０１を増大する構成を形成するのに手間がかかる。
しかしながら、この技術では、裏面１０２ｂ側からトレンチを形成して絶縁体を埋める等の工程を追加して抵抗値Ｒ１０１を増大する構成を形成するのに手間がかかる。
また、上記した従来技術以外であっても、コレクタ領域１８２の延伸距離を大きくすれば（カソード領域１７２から遠くまで広げれば）、スナップバック特性を改善することができる。しかしながら、限られた裏面１０２ｂの面積のうちコレクタ領域１８２の占有面積が大きすぎると、ダイオード素子領域Ｊ１０２の特性に支障がある。
また、ＩＧＢＴ素子領域Ｊ１０１のコレクタ領域１８２の上にフィールドストップ領域１７４を形成しない構成とすると、ホールがコレクタ領域１８２からドリフト領域１６２に注入され易くなり、スナップバック特性を改善することができる。しかしながら、ＩＧＢＴ素子領域Ｊ１０１がターンオフする際のテール電流が増加してしまう。
他の特性を劣化させることなく、逆導通型半導体装置のＩＧＢＴ素子領域のスナップバック特性を改善することは難しい。
本実施例では、逆導通型半導体装置のＩＧＢＴ素子領域のスナップバック特性を、他の特性を劣化させないで改善する技術を提供する。
また、ＩＧＢＴ素子領域Ｊ１０１のコレクタ領域１８２の上にフィールドストップ領域１７４を形成しない構成とすると、ホールがコレクタ領域１８２からドリフト領域１６２に注入され易くなり、スナップバック特性を改善することができる。しかしながら、ＩＧＢＴ素子領域Ｊ１０１がターンオフする際のテール電流が増加してしまう。
他の特性を劣化させることなく、逆導通型半導体装置のＩＧＢＴ素子領域のスナップバック特性を改善することは難しい。
本実施例では、逆導通型半導体装置のＩＧＢＴ素子領域のスナップバック特性を、他の特性を劣化させないで改善する技術を提供する。
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のフィールドストップ領域とn型のドリフト層とp型のボディ層が順に積層されており、前記半導体基板の表面から前記ボディ層を貫通して前記ドリフト層内に突出して伸びている第１トレンチゲート電極が形成されており、その第１トレンチゲート電極に接しているとともに前記表面に臨む範囲にn型のエミッタ領域が形成されており、そのエミッタ領域が前記ボディ層によって前記ドリフト層から分離されており、
ダイオード素子領域では、n型のカソード層と前記フィールドストップ領域と前記ドリフト層とp型のアノード層が順に積層されており、前記表面から前記アノード層を貫通して前記ドリフト層内に突出して伸びている第２トレンチゲート電極が形成されており、前記表面に臨む範囲にp型のアノード領域が形成されており、そのアノード領域が前記アノード層によって前記ドリフト層から分離されており、
ＩＧＢＴ素子領域に隣接している周辺領域を備えており、
周辺領域では、p型のコレクタ延伸層と前記ドリフト層が順に積層されており、前記コレクタ延伸層は、前記ＩＧＢＴ領素子領域の前記コレクタ層と連続している。（図１９）
（特徴２）コレクタ延伸層は、半導体基板の周辺領域の裏面に、チップの端部から２７０μｍ程度の幅をもって形成されている。（図１８）
上記の半導体装置によって、ＩＧＢＴ素子領域のスナップバック特性を、他の特性を劣化させないで改善することができる。
（特徴１）同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のフィールドストップ領域とn型のドリフト層とp型のボディ層が順に積層されており、前記半導体基板の表面から前記ボディ層を貫通して前記ドリフト層内に突出して伸びている第１トレンチゲート電極が形成されており、その第１トレンチゲート電極に接しているとともに前記表面に臨む範囲にn型のエミッタ領域が形成されており、そのエミッタ領域が前記ボディ層によって前記ドリフト層から分離されており、
ダイオード素子領域では、n型のカソード層と前記フィールドストップ領域と前記ドリフト層とp型のアノード層が順に積層されており、前記表面から前記アノード層を貫通して前記ドリフト層内に突出して伸びている第２トレンチゲート電極が形成されており、前記表面に臨む範囲にp型のアノード領域が形成されており、そのアノード領域が前記アノード層によって前記ドリフト層から分離されており、
ＩＧＢＴ素子領域に隣接している周辺領域を備えており、
周辺領域では、p型のコレクタ延伸層と前記ドリフト層が順に積層されており、前記コレクタ延伸層は、前記ＩＧＢＴ領素子領域の前記コレクタ層と連続している。（図１９）
（特徴２）コレクタ延伸層は、半導体基板の周辺領域の裏面に、チップの端部から２７０μｍ程度の幅をもって形成されている。（図１８）
上記の半導体装置によって、ＩＧＢＴ素子領域のスナップバック特性を、他の特性を劣化させないで改善することができる。
本実施例の半導体装置を、図１８から図２２を参照して説明する。本実施例の半導体装置９は、同一半導体基板２にＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２が混在している逆導通ＩＧＢＴである。本実施例の半導体装置９の特徴は、図２２に示すように、周辺領域Ｊ３の裏面２ｂ側に、p型のコレクタ延伸領域８４とn型のドリフト層６２が順に積層されていることである。p型のコレクタ延伸領域８４とn型のドリフト層６２の間には、n型フィールドストップ領域７４が形成されていない。
図１８は、半導体装置９を上面視した図である。図１９は、半導体装置９のコレクタ電圧VCEとコレクタ電流ICの関係を示している。図２０から図２２は、半導体装置９を図１８のXX-XX線で切断した図であり、半導体装置９の要部断面図である。
図１８は、半導体装置９を上面視した図である。図１９は、半導体装置９のコレクタ電圧VCEとコレクタ電流ICの関係を示している。図２０から図２２は、半導体装置９を図１８のXX-XX線で切断した図であり、半導体装置９の要部断面図である。
図１８に示すように、半導体装置９は、上面視すると一辺の長さＬ２が数百μｍから１ｍｍ程度の略正方形のチップに形成されている。チップの中央にはダイオード素子領域Ｊ１２が形成されている。ダイオード素子領域Ｊ１２を取り囲むようにＩＧＢＴ素子領域Ｊ１１が形成されている。ＩＧＢＴ素子領域Ｊ１１を取り囲むように周辺領域Ｊ３が形成されている。周辺領域Ｊ３は、チップの端部Ｆから２７０μｍの幅で各々の辺に形成されている。
図２２に示すように、半導体装置９は、n-型の半導体基板２を用いて形成されている。
ＩＧＢＴ素子領域Ｊ１１では、p+型のコレクタ領域８２とn型のフィールドストップ領域７４とn-型のドリフト層６２とp-型層３２が順に積層されている。一方、ダイオード素子領域Ｊ１２では、n+型のカソード領域７２とn型のフィールドストップ領域７４とn-型のドリフト層６２とp-型層３２が順に積層されている。
半導体基板２の上層部２Ｕでは、表面２ａからp-型層３２を貫通してn-型のドリフト層６２内に突出して伸びている複数本のトレンチゲート電極ＴＧが形成されている。各々のトレンチゲート電極ＴＧは、その長手方向を図１９の奥行き方向に揃えて伸びている。トレンチゲート電極ＴＧは、トレンチの内面に形成されている絶縁膜１７を備えている。トレンチゲート電極ＴＧは、絶縁膜１７で覆われた状態でトレンチに収容されているゲート電極１６を備えている。また、隣接するトレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のn+型領域２１が形成されている。各々のn+型領域２１は、表面２ａに臨む範囲に形成されている。各々のn+型領域２１は、トレンチゲート電極ＴＧと接している。したがって、n+型領域２１は、絶縁膜１７を介してゲート電極１６と対向している。また、上層部２Ｕに、p+型領域２３が形成されている。p+型領域２３は、表面２ａに臨む範囲に形成されている。p+型領域２３は、隣接するn+型領域２１の間に配置されている。
n+型領域２１とp+型領域２３が、p-型層３２によってn-型のドリフト層６２から分離されている。ＩＧＢＴ素子領域Ｊ１１では、n+型領域２１がエミッタ領域として機能し、p+型領域２３がボディコンタクト領域として機能し、p-型層３２がボディ層３２として機能する。ダイオード素子領域Ｊ１２では、p+型領域２３がアノード領域として機能し、p-型層３２がアノード層として機能する。
ＩＧＢＴ素子領域Ｊ１１では、p+型のコレクタ領域８２とn型のフィールドストップ領域７４とn-型のドリフト層６２とp-型層３２が順に積層されている。一方、ダイオード素子領域Ｊ１２では、n+型のカソード領域７２とn型のフィールドストップ領域７４とn-型のドリフト層６２とp-型層３２が順に積層されている。
半導体基板２の上層部２Ｕでは、表面２ａからp-型層３２を貫通してn-型のドリフト層６２内に突出して伸びている複数本のトレンチゲート電極ＴＧが形成されている。各々のトレンチゲート電極ＴＧは、その長手方向を図１９の奥行き方向に揃えて伸びている。トレンチゲート電極ＴＧは、トレンチの内面に形成されている絶縁膜１７を備えている。トレンチゲート電極ＴＧは、絶縁膜１７で覆われた状態でトレンチに収容されているゲート電極１６を備えている。また、隣接するトレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のn+型領域２１が形成されている。各々のn+型領域２１は、表面２ａに臨む範囲に形成されている。各々のn+型領域２１は、トレンチゲート電極ＴＧと接している。したがって、n+型領域２１は、絶縁膜１７を介してゲート電極１６と対向している。また、上層部２Ｕに、p+型領域２３が形成されている。p+型領域２３は、表面２ａに臨む範囲に形成されている。p+型領域２３は、隣接するn+型領域２１の間に配置されている。
n+型領域２１とp+型領域２３が、p-型層３２によってn-型のドリフト層６２から分離されている。ＩＧＢＴ素子領域Ｊ１１では、n+型領域２１がエミッタ領域として機能し、p+型領域２３がボディコンタクト領域として機能し、p-型層３２がボディ層３２として機能する。ダイオード素子領域Ｊ１２では、p+型領域２３がアノード領域として機能し、p-型層３２がアノード層として機能する。
半導体基板２の表面２ａには、表面電極（図示していない）が形成されている。表面電極は、ＩＧＢＴ素子領域Ｊ１１の表面とダイオード素子領域Ｊ１２の表面に連続して伸びている。表面電極は、n+型領域２１とp+型領域２３と導通している。トレンチゲート電極ＴＧに収容されているゲート電極１６と表面電極の間には絶縁膜（図示していない）が形成されており、両者は接続していない。ゲート電極１６は、表面電極が形成されていない領域で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極（図示していない）が形成されている。裏面電極は、ＩＧＢＴ素子領域Ｊ１１の裏面とダイオード素子領域Ｊ１２の裏面に連続して伸びている。裏面電極は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８２とカソード領域７２の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置９が構成されている。
なお、ＩＧＢＴ素子領域Ｊ１１として第１実施例で説明したＩＧＢＴ素子領域Ｊ１を採用し、ダイオード素子領域Ｊ１２として第１実施例で説明したダイオード素子領域Ｊ２を採用してもよい。ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２の間に、第１実施例で説明した分離領域Ｊ４を形成してもよい。
半導体基板２の裏面２ｂには、裏面電極（図示していない）が形成されている。裏面電極は、ＩＧＢＴ素子領域Ｊ１１の裏面とダイオード素子領域Ｊ１２の裏面に連続して伸びている。裏面電極は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８２とカソード領域７２の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置９が構成されている。
なお、ＩＧＢＴ素子領域Ｊ１１として第１実施例で説明したＩＧＢＴ素子領域Ｊ１を採用し、ダイオード素子領域Ｊ１２として第１実施例で説明したダイオード素子領域Ｊ２を採用してもよい。ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２の間に、第１実施例で説明した分離領域Ｊ４を形成してもよい。
周辺領域Ｊ３では、半導体基板２の上層部２Ｕに、耐圧を確保するための複数のp型の耐圧確保領域２Ｇが形成されている。耐圧確保領域２Ｇは半導体基板２の外周の内側を外周に沿って一巡している。下層部２Ｌでは、周辺領域Ｊ３の裏面２ｂの全面に臨む範囲にp+型のコレクタ延伸領域８４が形成されている。コレクタ延伸領域８４は、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２と連続している。コレクタ延伸領域８４上には、n型のフィールドストップ領域７４が形成されていない。コレクタ延伸領域８４は、ドリフト層６２と接している。
半導体装置９のＩＧＢＴ素子領域Ｊ１１が、オン状態の定常状態となっている場合の動作を、図２２を参照して説明する。
半導体装置９の裏面電極が正側に接続されているとともに、表面電極が接地されている状態（コレクタ電圧VCEとして正電圧が印加されている状態）で、トレンチゲート電極ＴＧに印加するゲート電圧をオン・オフすることによってＩＧＢＴ素子領域Ｊ１１のエミッタ・コレクタ間（n+型領域２１とコレクタ領域８２との間）に流れる電流をオン・オフする。
トレンチゲート電極ＴＧに、閾値以上のゲート電圧を印加すると、ゲート電極１６が絶縁膜１７を介して対向している範囲のp-型層３２にn型チャネル（図２２ではバツ印で模式的に示している。）が形成される。n+型領域２１から流出した電子が、チャネルを介してドリフト層６２に注入される。また、ドリフト層６２に電子が注入されると、コレクタ領域８２からドリフト層６２に向けてホールが注入される。ドリフト層６２には電子とホールが注入されて伝導度変調現象が起こり、半導体装置９のＩＧＢＴ素子領域Ｊ１１が低いオン電圧でオン状態となる。
トレンチゲート電極ＴＧに印加するゲート電圧が閾値未満となると、p-型層３２に形成されていたn型チャネルが消失する。n+型領域２１からから流出した電子がドリフト層６２に注入されなくなり、半導体装置９のＩＧＢＴ素子領域Ｊ１１がオフ状態となる。
一方、半導体装置９の表面電極が正側に接続されるとともに、裏面電極が接地されると、ダイオード素子領域Ｊ１２のアノード・カソード間（p+型領域２３とカソード領域７２の間）に電流が流れて導通状態となる。
半導体装置９の裏面電極が正側に接続されているとともに、表面電極が接地されている状態（コレクタ電圧VCEとして正電圧が印加されている状態）で、トレンチゲート電極ＴＧに印加するゲート電圧をオン・オフすることによってＩＧＢＴ素子領域Ｊ１１のエミッタ・コレクタ間（n+型領域２１とコレクタ領域８２との間）に流れる電流をオン・オフする。
トレンチゲート電極ＴＧに、閾値以上のゲート電圧を印加すると、ゲート電極１６が絶縁膜１７を介して対向している範囲のp-型層３２にn型チャネル（図２２ではバツ印で模式的に示している。）が形成される。n+型領域２１から流出した電子が、チャネルを介してドリフト層６２に注入される。また、ドリフト層６２に電子が注入されると、コレクタ領域８２からドリフト層６２に向けてホールが注入される。ドリフト層６２には電子とホールが注入されて伝導度変調現象が起こり、半導体装置９のＩＧＢＴ素子領域Ｊ１１が低いオン電圧でオン状態となる。
トレンチゲート電極ＴＧに印加するゲート電圧が閾値未満となると、p-型層３２に形成されていたn型チャネルが消失する。n+型領域２１からから流出した電子がドリフト層６２に注入されなくなり、半導体装置９のＩＧＢＴ素子領域Ｊ１１がオフ状態となる。
一方、半導体装置９の表面電極が正側に接続されるとともに、裏面電極が接地されると、ダイオード素子領域Ｊ１２のアノード・カソード間（p+型領域２３とカソード領域７２の間）に電流が流れて導通状態となる。
図１９に、ＩＧＢＴ素子領域Ｊ１１が、静的にオフ状態から前述したオン状態に移行する際の、コレクタ電圧VCEとコレクタ電流ICとの関係をグラフに示している。図１９では、チップ端部Ｆ（併せて図２２参照）からのコレクタ延伸領域８４の幅をパラメータとして複数本のグラフを示している。なお、コレクタ延伸領域８４がいかなる幅であっても、コレクタ延伸領域８４の上にはn型フィールドストップ領域７４を形成していない。また、低温下の方がスナップバックが大きくなる傾向にある。図１９では、零下７０度でのコレクタ電圧VCEとコレクタ電流ICの関係をグラフに示している。
グラフＷ１は、コレクタ延伸領域８４のチップ端部Ｆからの幅が９０μｍの場合である。グラフＷ２は、その幅が１４４μｍの場合である。グラフＷ３は、その幅が１８０μｍの場合である。グラフＷ４は、その幅が２１６μｍの場合である。グラフＷ５は、本実施例の半導体装置９の場合であり、その幅が２７０μｍの場合である。
グラフＷ１からグラフＷ４では、コレクタ電圧VCEを上昇させていく初期段階で、スナップバックが発生しているが、グラフＷ５では発生していない。チップ端部Ｆからのコレクタ延伸領域８４の幅を、本実施例の半導体装置９のように２７０μｍとすると、スナップバックが発生しない。
また、コレクタ延伸領域８４の幅が２７０μｍであれば、ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２の双方をチップ上に自由にレイアウトすることができる。また、コレクタ延伸領域８４は、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２を形成する際に同時に裏面２ｂからp型不純物を注入して形成すればよい。特別な工程を追加することなく簡単にコレクタ延伸領域８４を形成することができる。
なお、チップサイズが大きい場合には、２７０μｍを超えてコレクタ延伸領域８４の幅を伸ばしても良い。
グラフＷ１は、コレクタ延伸領域８４のチップ端部Ｆからの幅が９０μｍの場合である。グラフＷ２は、その幅が１４４μｍの場合である。グラフＷ３は、その幅が１８０μｍの場合である。グラフＷ４は、その幅が２１６μｍの場合である。グラフＷ５は、本実施例の半導体装置９の場合であり、その幅が２７０μｍの場合である。
グラフＷ１からグラフＷ４では、コレクタ電圧VCEを上昇させていく初期段階で、スナップバックが発生しているが、グラフＷ５では発生していない。チップ端部Ｆからのコレクタ延伸領域８４の幅を、本実施例の半導体装置９のように２７０μｍとすると、スナップバックが発生しない。
また、コレクタ延伸領域８４の幅が２７０μｍであれば、ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２の双方をチップ上に自由にレイアウトすることができる。また、コレクタ延伸領域８４は、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２を形成する際に同時に裏面２ｂからp型不純物を注入して形成すればよい。特別な工程を追加することなく簡単にコレクタ延伸領域８４を形成することができる。
なお、チップサイズが大きい場合には、２７０μｍを超えてコレクタ延伸領域８４の幅を伸ばしても良い。
次に、半導体装置９のＩＧＢＴ素子領域Ｊ１１が、静的にオン状態に移行する際の詳細な動作を、図１９から図２２を参照して３段階に分けて説明する。
（第１段階：図１９のグラフＷ５の期間Ｓ１）
トレンチゲート電極ＴＧに、閾値以上のゲート電圧を印加している状態で、コレクタ電圧VCEを上昇させていく。図２０に示すように、ゲート電極１６が絶縁膜１７を介して対向している範囲のp-型層３２にn型チャネル（図２０ではバツ印で模式的に示している。）が形成される。n+型領域２１から流出した電子が、チャネルを介してドリフト層６２に注入される。しかしながら、図２０に示す第１段階では、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２とフィールドストップ領域７４の間の電位差が、pn接合Ｄ１１が導通状態となる電位差に達していない。また、周辺領域Ｊ３のコレクタ延伸領域８４とドリフト層６２の間の電位差も、pn接合Ｄ３が導通状態となる電位差に達していない。チャネルを介してドリフト層６２に注入された電子は、そのほとんどがダイオード素子領域Ｊ１２のカソード領域７２を介して裏面電極に流れる。このため、図１９のグラフＷ５の期間Ｓ１では、コレクタ電圧VCEの値を上昇させると、コレクタ電流IC（コレクタ領域８２とn+型領域２１との間に流れる電流）の値がなだらかに上昇している。第１段階では、半導体装置９が、縦型のＭＯＳＦＥＴのように動作する。
（第１段階：図１９のグラフＷ５の期間Ｓ１）
トレンチゲート電極ＴＧに、閾値以上のゲート電圧を印加している状態で、コレクタ電圧VCEを上昇させていく。図２０に示すように、ゲート電極１６が絶縁膜１７を介して対向している範囲のp-型層３２にn型チャネル（図２０ではバツ印で模式的に示している。）が形成される。n+型領域２１から流出した電子が、チャネルを介してドリフト層６２に注入される。しかしながら、図２０に示す第１段階では、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２とフィールドストップ領域７４の間の電位差が、pn接合Ｄ１１が導通状態となる電位差に達していない。また、周辺領域Ｊ３のコレクタ延伸領域８４とドリフト層６２の間の電位差も、pn接合Ｄ３が導通状態となる電位差に達していない。チャネルを介してドリフト層６２に注入された電子は、そのほとんどがダイオード素子領域Ｊ１２のカソード領域７２を介して裏面電極に流れる。このため、図１９のグラフＷ５の期間Ｓ１では、コレクタ電圧VCEの値を上昇させると、コレクタ電流IC（コレクタ領域８２とn+型領域２１との間に流れる電流）の値がなだらかに上昇している。第１段階では、半導体装置９が、縦型のＭＯＳＦＥＴのように動作する。
（第２段階：図１９のグラフＷ５の期間Ｓ２）
第１段階から、さらにコレクタ電圧VCEを上昇させる。図２１に示す第２段階では、周辺領域Ｊ３のコレクタ延伸領域８４とドリフト領域６２の間の電位差が、pn接合Ｄ３が導通状態となる電位差に達する。コレクタ延伸領域８４の上には、フィールドストップ領域７４が形成されていないので、pn接合Ｄ３はＩＧＢＴ素子領域Ｊ１１のpn接合Ｄ１１と比較して導通状態になり易い。第２段階では、ＩＧＢＴ素子領域Ｊ１１のpn接合Ｄ１１は、まだ導通状態となっていない。pn接合Ｄ３によって、周辺領域Ｊ３のコレクタ延伸領域８４からドリフト領域６２に、少量のホールが注入され始める。チャネルを介してドリフト層６２に注入された電子が、周辺領域Ｊ３のホールに導かれて周辺領域Ｊ３に注入される。これにより、周辺領域Ｊ３で伝導度変調現象が始まる。このため期間Ｓ２では、図１９のグラフＷ５の勾配が急になっており、コレクタ電流ICの増加率が増えている。
第１段階から、さらにコレクタ電圧VCEを上昇させる。図２１に示す第２段階では、周辺領域Ｊ３のコレクタ延伸領域８４とドリフト領域６２の間の電位差が、pn接合Ｄ３が導通状態となる電位差に達する。コレクタ延伸領域８４の上には、フィールドストップ領域７４が形成されていないので、pn接合Ｄ３はＩＧＢＴ素子領域Ｊ１１のpn接合Ｄ１１と比較して導通状態になり易い。第２段階では、ＩＧＢＴ素子領域Ｊ１１のpn接合Ｄ１１は、まだ導通状態となっていない。pn接合Ｄ３によって、周辺領域Ｊ３のコレクタ延伸領域８４からドリフト領域６２に、少量のホールが注入され始める。チャネルを介してドリフト層６２に注入された電子が、周辺領域Ｊ３のホールに導かれて周辺領域Ｊ３に注入される。これにより、周辺領域Ｊ３で伝導度変調現象が始まる。このため期間Ｓ２では、図１９のグラフＷ５の勾配が急になっており、コレクタ電流ICの増加率が増えている。
（第３段階：図１９のグラフＷ５の期間Ｓ３）
第２段階から、さらにコレクタ電圧VCEを上昇させる。図２２に示す第３段階では、コレクタ領域８２とドリフト領域６２の間の電位差が、pn接合Ｄ１１が導通状態となる電位差に達する。pn接合Ｄ１１によって、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２からドリフト層６２にホールが注入される。ＩＧＢＴ素子領域Ｊ１１のドリフト層６２でも伝導度変調現象が始まる。この状態に達すると、ドリフト層６２の伝導度変調現象が第２段階よりも活発になり、コレクタ電圧VCEの上昇に対してコレクタ電流ICが飛躍的に増大する。ＩＧＢＴ素子領域Ｊ１１は、周辺領域Ｊ３と比較して裏面２ｂの占有面積が大きい。すなわち、コレクタ領域８２は、コレクタ延伸領域８４と比較して裏面２ｂの占有面積が大きい。また、コレクタ領域８２は、コレクタ延伸領域８４と比較して、電子が流出するn+型領域２１までの距離が短い。このため、第３段階では、ドリフト層６２の伝導度変調が、コレクタ領域８２からドリフト層６２に注入されるホールによって維持される。このように、ＩＧＢＴ素子領域Ｊ１１が、前述したオン状態の定常状態に移行する。
第２段階から、さらにコレクタ電圧VCEを上昇させる。図２２に示す第３段階では、コレクタ領域８２とドリフト領域６２の間の電位差が、pn接合Ｄ１１が導通状態となる電位差に達する。pn接合Ｄ１１によって、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２からドリフト層６２にホールが注入される。ＩＧＢＴ素子領域Ｊ１１のドリフト層６２でも伝導度変調現象が始まる。この状態に達すると、ドリフト層６２の伝導度変調現象が第２段階よりも活発になり、コレクタ電圧VCEの上昇に対してコレクタ電流ICが飛躍的に増大する。ＩＧＢＴ素子領域Ｊ１１は、周辺領域Ｊ３と比較して裏面２ｂの占有面積が大きい。すなわち、コレクタ領域８２は、コレクタ延伸領域８４と比較して裏面２ｂの占有面積が大きい。また、コレクタ領域８２は、コレクタ延伸領域８４と比較して、電子が流出するn+型領域２１までの距離が短い。このため、第３段階では、ドリフト層６２の伝導度変調が、コレクタ領域８２からドリフト層６２に注入されるホールによって維持される。このように、ＩＧＢＴ素子領域Ｊ１１が、前述したオン状態の定常状態に移行する。
本実施例の半導体装置９では、図２０に示す第２段階が存在し、まず、周辺領域Ｊ３のドリフト層６２で伝導度変調が始まる。第２段階で周辺領域Ｊ３に電流が流れることによって、ＩＧＢＴ素子領域Ｊ１１のコレクタ領域８２とドリフト領域６２の間の電位差が、pn接合Ｄ１１が導通状態となる電位差に達し易い。スナップバック特性を改善することができる。
半導体装置９の周辺領域Ｊ３では、コレクタ延伸領域８４の上にはフィールドストップ領域７４を形成していない。ＩＧＢＴ素子領域Ｊ１１では、コレクタ領域８２の上にフィールドストップ領域７４を形成している。このため、ＩＧＢＴ素子領域Ｊ１１のテール電流を増大させることなく、ＩＧＢＴ素子領域Ｊ１１のスナップバック特性を改善することがきる。
半導体装置９では、第３段階以降の大電流が流れている状態では伝導度変調現象にほとんど寄与していない周辺領域Ｊ３の裏面２ｂに、コレクタ延伸領域８４を形成している。これにより、スナップバック特性を改善している。スナップバック特性を改善するためにコレクタ領域８２の占有面積を増大する必要がないので、ダイオード素子領域Ｊ１２の占有面積を充分に確保することができる。ダイオード素子領域Ｊ１２の特性を劣化させることなく、ＩＧＢＴ素子領域Ｊ１１のスナップバック特性を改善することができる。
また、半導体装置９の周辺領域Ｊ３には、p型のコレクタ延伸領域８４が形成されているため、前述した第３段階以降の大電流が流れている状態であっても、少量ではあるもののコレクタ延伸領域８４からドリフト層６２にホールが注入されている。このため、図１９に示すように、ＩＧＢＴ素子領域Ｊ１１がオン状態の定常状態となった後のオン電圧が、グラフＷ５の場合が最も低い。
半導体装置９の周辺領域Ｊ３では、コレクタ延伸領域８４の上にはフィールドストップ領域７４を形成していない。ＩＧＢＴ素子領域Ｊ１１では、コレクタ領域８２の上にフィールドストップ領域７４を形成している。このため、ＩＧＢＴ素子領域Ｊ１１のテール電流を増大させることなく、ＩＧＢＴ素子領域Ｊ１１のスナップバック特性を改善することがきる。
半導体装置９では、第３段階以降の大電流が流れている状態では伝導度変調現象にほとんど寄与していない周辺領域Ｊ３の裏面２ｂに、コレクタ延伸領域８４を形成している。これにより、スナップバック特性を改善している。スナップバック特性を改善するためにコレクタ領域８２の占有面積を増大する必要がないので、ダイオード素子領域Ｊ１２の占有面積を充分に確保することができる。ダイオード素子領域Ｊ１２の特性を劣化させることなく、ＩＧＢＴ素子領域Ｊ１１のスナップバック特性を改善することができる。
また、半導体装置９の周辺領域Ｊ３には、p型のコレクタ延伸領域８４が形成されているため、前述した第３段階以降の大電流が流れている状態であっても、少量ではあるもののコレクタ延伸領域８４からドリフト層６２にホールが注入されている。このため、図１９に示すように、ＩＧＢＴ素子領域Ｊ１１がオン状態の定常状態となった後のオン電圧が、グラフＷ５の場合が最も低い。
本実施例では、図１８に示すように、ダイオード素子領域Ｊ１２がＩＧＢＴ素子領域Ｊ１１で取り囲まれており、そのＩＧＢＴ素子領域Ｊ１１が周辺領域Ｊ３に取り囲まれている場合について説明した。半導体装置９を上面視した構成は、上記構成に限定されるものではない。周辺領域Ｊ３の裏面２ｂに形成されているp型コレクタ延伸領域８４が、ＩＧＢＴ素子領域Ｊ１１のp型コレクタ領域８２の少なくとも一部と連続していればよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：表面電極
２：半導体基板
２Ｇ：耐圧確保領域
２Ｌ：下層部
２Ｕ：上層部
２ａ：表面
２ｂ：裏面
３：裏面電極
４，５，６，７，９：半導体装置
１０，１４，１５，１７：絶縁膜
１１：底面
１２，１３，１６：ゲート電極
１８：側面
１９：エッジ部
２０：エミッタ領域
２１：n+型領域
２２：ボディコンタクト領域
２３：p+型領域
３０：ボディ層
３２：p-型層
４０：アノード領域
５０，５２：アノード層
６０，６２：ドリフト層
７０，７２：カソード領域
７４：フィールドストップ領域
８０，８２：コレクタ領域
８４：コレクタ延伸領域
９０：p型拡散領域
１００： 半導体装置
１０２ｂ：裏面
１２０：エミッタ領域
１６２：ドリフト層
１７２：カソード領域
１７４：フィールドストップ領域
１８２：コレクタ領域
Ａ，Ｂ：直列回路
Ａ１，Ａ２，Ｂ１，Ｂ２： 半導体装置
ｃ，ｄ： 端子
ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２：コレクタ
Ｄ１０１ ：Ｄ１１：Ｄ３：pn接合
ＥＡ１，ＥＡ２，ＥＢ１，ＥＢ２：エミッタ
Ｆ：端部
ＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２ ゲート
Ｈ１：集中範囲
IC：コレクタ電流
ＩS：電流
Ｊ１，Ｊ１０１，Ｊ１１：ＩＧＢＴ 素子領域
Ｊ２，１０２，Ｊ１２：ダイオード素子領域
Ｊ３：周辺領域
Ｊ４：分離領域
Ｋ：給電装置
Ｍ：モータ
Ｓ：電源
ＴＧ，ＴＧ１，ＴＧ２：トレンチゲート電極
VGA1，VGA2，VGB1，VGB2：ゲート電圧
ｘ，ｙ： 中間電位点
ＺＴ：絶縁トレンチ
２：半導体基板
２Ｇ：耐圧確保領域
２Ｌ：下層部
２Ｕ：上層部
２ａ：表面
２ｂ：裏面
３：裏面電極
４，５，６，７，９：半導体装置
１０，１４，１５，１７：絶縁膜
１１：底面
１２，１３，１６：ゲート電極
１８：側面
１９：エッジ部
２０：エミッタ領域
２１：n+型領域
２２：ボディコンタクト領域
２３：p+型領域
３０：ボディ層
３２：p-型層
４０：アノード領域
５０，５２：アノード層
６０，６２：ドリフト層
７０，７２：カソード領域
７４：フィールドストップ領域
８０，８２：コレクタ領域
８４：コレクタ延伸領域
９０：p型拡散領域
１００： 半導体装置
１０２ｂ：裏面
１２０：エミッタ領域
１６２：ドリフト層
１７２：カソード領域
１７４：フィールドストップ領域
１８２：コレクタ領域
Ａ，Ｂ：直列回路
Ａ１，Ａ２，Ｂ１，Ｂ２： 半導体装置
ｃ，ｄ： 端子
ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２：コレクタ
Ｄ１０１ ：Ｄ１１：Ｄ３：pn接合
ＥＡ１，ＥＡ２，ＥＢ１，ＥＢ２：エミッタ
Ｆ：端部
ＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２ ゲート
Ｈ１：集中範囲
IC：コレクタ電流
ＩS：電流
Ｊ１，Ｊ１０１，Ｊ１１：ＩＧＢＴ 素子領域
Ｊ２，１０２，Ｊ１２：ダイオード素子領域
Ｊ３：周辺領域
Ｊ４：分離領域
Ｋ：給電装置
Ｍ：モータ
Ｓ：電源
ＴＧ，ＴＧ１，ＴＧ２：トレンチゲート電極
VGA1，VGA2，VGB1，VGB2：ゲート電圧
ｘ，ｙ： 中間電位点
ＺＴ：絶縁トレンチ
Claims (5)
- 同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されており、前記半導体基板の表面から前記ボディ層を貫通して前記ドリフト層内に突出して伸びている第１トレンチゲート電極が形成されており、その第１トレンチゲート電極に接しているとともに前記表面に臨む範囲にn型のエミッタ領域が形成されており、そのエミッタ領域が前記ボディ層によって前記ドリフト層から分離されており、
ダイオード素子領域では、n型のカソード層と前記ドリフト層とp型のアノード層が順に積層されており、前記表面から前記アノード層を貫通して前記ドリフト層内に突出して伸びている第２トレンチゲート電極が形成されており、前記表面に臨む範囲にp型のアノード領域が形成されており、そのアノード領域が前記アノード層によって前記ドリフト層から分離されており、
前記第２トレンチゲート電極が前記アノード層から突出している長さが、前記第１トレンチゲート電極が前記ボディ層から突出している長さよりも長く、
前記第２トレンチゲート電極が、前記第１トレンチゲート電極よりも深くまで伸びていることを特徴とする半導体装置。 - 前記ＩＧＢＴ素子領域と前記ダイオード素子領域の間に、p型の拡散領域が形成されており、そのp型の拡散領域が、前記第２トレンチゲート電極に等しいか又は深くまで形成されており、そのp型の拡散領域が、隣接する第２トレンチゲート電極の底面とその第２トレンチゲート電極の拡散領域側の側面が交わるエッジを覆っていることを特徴とする請求項１に記載の半導体装置。
- 請求項１または２に記載の半導体装置の複数個を組み合わせて構成した給電装置の駆動方法であり、
ＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の前記第１トレンチゲート電極に正電圧を印加し、
そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の前記第２トレンチゲート電極に負電圧を印加することを特徴とする給電装置の駆動方法。 - 前記ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるのに先立って、前記他の半導体装置の前記第２トレンチゲート電極に負電圧を印加することを中断すること特徴とする請求項３に記載の給電装置の駆動方法。
- 請求項１または２に記載の半導体装置の複数個を組み合わせて構成した給電装置の駆動方法であり、
少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の前記第１トレンチゲート電極に正電圧を印加し、
先にオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに、少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流し、
先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に前記還流電流を流していた前記別の半導体装置の前記第２トレンチゲート電極に負電圧を印加することを特徴とする給電装置の駆動方法。
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