JP4947230B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4947230B2 JP4947230B2 JP2011186425A JP2011186425A JP4947230B2 JP 4947230 B2 JP4947230 B2 JP 4947230B2 JP 2011186425 A JP2011186425 A JP 2011186425A JP 2011186425 A JP2011186425 A JP 2011186425A JP 4947230 B2 JP4947230 B2 JP 4947230B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- element region
- layer
- type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置に関する。また、その半導体装置を備えており、モータ等の電気的負荷に給電する給電装置の駆動方法にも関する。
同一半導体基板にＩＧＢＴ（insulated gate bipolar transistor）が形成されている領域（ＩＧＢＴ素子領域）とＦＷＤ（free wheel diode）が形成されている領域（ダイオード素子領域）が混在している逆導通型の半導体装置が知られている。
モータ等の電気的負荷に給電する給電装置は、複数個のＩＧＢＴと複数個のＦＷＤから構成される。従来は、複数個のＩＧＢＴと複数個のダイオードを用意して配線することによって給電装置を構成していた。逆導通型の半導体装置を用いると、ＩＧＢＴとＦＷＤが同一半導体基板に形成されているために、従来と比較して給電装置を小型化することができる。
モータ等の電気的負荷に給電する給電装置は、複数個のＩＧＢＴと複数個のＦＷＤから構成される。従来は、複数個のＩＧＢＴと複数個のダイオードを用意して配線することによって給電装置を構成していた。逆導通型の半導体装置を用いると、ＩＧＢＴとＦＷＤが同一半導体基板に形成されているために、従来と比較して給電装置を小型化することができる。
逆導通型の半導体装置では２種類の素子が混在しているために、双方の素子にとって最適な構成を同一半導体基板に形成することが難しい。
特許文献１に、逆導通型の半導体装置を用いると、従来と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置１００（本明細書に添付する図３０参照）は低ライフタイム層１６１を備えている。以下に半導体装置１００の構成を簡単に説明する。
半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に共通して伸びているn-型層１６０を備えている。n-型層１６０は、ＩＧＢＴ素子領域Ｊ１０１ではドリフト層として機能する。また、n-型層１６０は、ダイオード素子領域Ｊ１０２ではn-型カソード層（高抵抗層）として機能する。本明細書では、ドリフト層と高抵抗層を総称して、ドリフト層という。以降、n-型層１６０をドリフト層１６０という。
n-型のドリフト層１６０の中間深さに、低ライフタイム層１６１が形成されている。低ライフタイム層１６１は、半導体基板１０２の表面１０２ａからライフタイムキラー（ヘリウム等）を照射することによって形成している。低ライフタイム層１６１は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に亘って伸びている。この低ライフタイム層１６１では、少数キャリア（ホール）のライフタイムが短い。
特許文献１に、逆導通型の半導体装置を用いると、従来と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置１００（本明細書に添付する図３０参照）は低ライフタイム層１６１を備えている。以下に半導体装置１００の構成を簡単に説明する。
半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に共通して伸びているn-型層１６０を備えている。n-型層１６０は、ＩＧＢＴ素子領域Ｊ１０１ではドリフト層として機能する。また、n-型層１６０は、ダイオード素子領域Ｊ１０２ではn-型カソード層（高抵抗層）として機能する。本明細書では、ドリフト層と高抵抗層を総称して、ドリフト層という。以降、n-型層１６０をドリフト層１６０という。
n-型のドリフト層１６０の中間深さに、低ライフタイム層１６１が形成されている。低ライフタイム層１６１は、半導体基板１０２の表面１０２ａからライフタイムキラー（ヘリウム等）を照射することによって形成している。低ライフタイム層１６１は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に亘って伸びている。この低ライフタイム層１６１では、少数キャリア（ホール）のライフタイムが短い。
半導体装置１００の表面電極１０１に裏面電極１０３よりも高い電圧が印加されると、半導体基板１０２の表面１０２ａに臨んで形成されているp+型領域１２２からホールが流出する。ホールはp-型層１３０を介してドリフト層１６０に注入される。また、ダイオード素子領域Ｊ１０２の裏面１０２ｂに臨んで形成されているカソード領域１７０から電子が流出し、ドリフト層１６０に注入される。アノード・カソード間（p+型領域１２２とカソード領域１７０の間）に電流が流れ、ダイオード素子領域Ｊ１０２が導通状態となる。表面電極１０１の電圧が裏面電極１０３の電圧よりも低くなると、p+型領域１２２からドリフト層１６０にホールが注入されなくなる。ダイオード素子領域Ｊ１０２が非導通状態となる。
ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際に、ドリフト層１６０に注入されたホールがp-型層１３０に戻る現象が発生する。この現象に起因して、ダイオード素子領域Ｊ１０２に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流が流れると、損失が発生してダイオード素子領域Ｊ１０２が発熱する。半導体装置１００は、低ライフタイム層１６１を備えている。低ライフタイム層１６１を備えていると、リカバリ動作時にp-型層１３０に戻るホールの一部が低ライフタイム層１６１で消失する。低ライフタイム層１６１を備えていると、ダイオード素子領域Ｊ１０２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ１０２でのリカバリ損失を低減化することができる。
ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際に、ドリフト層１６０に注入されたホールがp-型層１３０に戻る現象が発生する。この現象に起因して、ダイオード素子領域Ｊ１０２に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流が流れると、損失が発生してダイオード素子領域Ｊ１０２が発熱する。半導体装置１００は、低ライフタイム層１６１を備えている。低ライフタイム層１６１を備えていると、リカバリ動作時にp-型層１３０に戻るホールの一部が低ライフタイム層１６１で消失する。低ライフタイム層１６１を備えていると、ダイオード素子領域Ｊ１０２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ１０２でのリカバリ損失を低減化することができる。
特許文献１に開示されている逆導通型の半導体装置を用いると、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができる。しかしながら、低ライフタイム層１６１によってＩＧＢＴ素子領域Ｊ１０１のオン電圧が増大してしまう。この問題を解決するためには、ダイオード素子領域Ｊ１０２にのみに低ライフタイム層１６１を形成すればよい。しかしながら、ライフタイムキラーは飛程が長く、現状ではライフタイムキラーを微細に選択的に照射することは難しい。このため、ダイオード素子領域Ｊ１０２のみに低ライフタイム層１６１を形成することは難しい。
本来、ダイオード素子領域Ｊ１０２にとって最適なp-型層１３０の不純物濃度は、ＩＧＢＴ素子領域Ｊ１０１にとって最適なp-型層１３０の不純物濃度よりも薄い。ＩＧＢＴ素子領域Ｊ１０１にとって最適な不純物濃度をp-型層１３０に採用すると、ダイオード素子領域Ｊ１０２が導通状態のときにドリフト層１６０へ注入されるホールの注入量が、ダイオード素子領域Ｊ１０２にとって最適な注入量よりも多くなってしまう。このため、逆導通型の半導体装置を用いると、ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際のリカバリ損失が増大していた。かといって、p-型層１３０の不純物濃度をダイオード素子領域Ｊ１０２に最適な濃度に合わせると、半導体装置１００をＩＧＢＴとして機能させる（ＩＧＢＴ素子領域Ｊ１０１をオン状態にする）際に、ＩＧＢＴがオンするためのしきい値電圧が不要に低下する。半導体装置１００の短絡耐量が低下してしまう。
ダイオード素子領域Ｊ１０２の表面１０２ａに臨んで形成されているp+型領域１２２の不純物濃度を下げることによっても、ダイオード素子領域Ｊ１０２が導通状態のときにp+型領域１２２から流出するホールの量を減少させることができる。しかしながら、p+型領域１２２の不純物濃度を下げるとp+型領域１２２と表面電極１０１がオーミック接触し難くなる。p+型領域１２２と表面電極１０１との間で電圧降下が発生し、局所的に発熱し易くなる。
現状の技術では、半導体装置１００の他の特性を劣化させないで、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができない。すなわち、逆導通型の半導体装置のダイオード素子領域のリカバリ損失を低減化することは難しい。
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化する技術を提供する。
現状の技術では、半導体装置１００の他の特性を劣化させないで、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができない。すなわち、逆導通型の半導体装置のダイオード素子領域のリカバリ損失を低減化することは難しい。
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化する技術を提供する。
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通半導体装置に具現化することができる。
この半導体装置は、半導体基板を有する。前記半導体基板には、前記半導体基板の裏面に臨んでいるｐ型のコレクタ層と、前記半導体基板の裏面に臨んでいる領域のうちのコレクタ層以外の領域全体に形成されているｎ型のカソード層と、前記コレクタ層及び前記カソード層上に積層されているｎ型のドリフト層と、前記ドリフト層上に積層されているｐ型層と、前記半導体基板の表面から前記ｐ型層を貫通して前記ドリフト層まで伸びている複数の絶縁トレンチゲート電極が形成されている。前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、一定範囲内の複数のｐ型層に接する範囲には、絶縁トレンチゲート電極に接しており、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているｎ型のトレンチゲート電極隣接領域が形成されている。前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、前記一定範囲外の複数のｐ型層に接する範囲には、前記トレンチゲート電極隣接領域が形成されておらず、かつ、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているp型のアノード領域が形成されている。前記複数の絶縁トレンチゲート電極によって区画されたｐ型層のうち、前記トレンチゲート電極隣接領域に接するｐ型層であるボディ層と、前記トレンチゲート電極隣接領域に接しないｐ型層であるアノード層において、前記アノード層の不純物濃度が前記ボディ層の不純物濃度よりも薄い。前記半導体基板をその厚み方向に沿って見たときに、前記コレクタ層が、前記ボディ層及び前記トレンチゲート隣接領域と重複しており、かつ、前記アノード層及び前記アノード領域と重複していない。前記半導体基板をその厚み方向に沿って見たときに、前記カソード層が、前記アノード層及び前記アノード領域と重複しており、かつ、前記ボディ層及び前記トレンチゲート隣接領域と重複していない。前記コレクタ層、ドリフト層、及び、ボディ層が積層されている領域がＩＧＢＴ領域であり、前記カソード層、ドリフト層、及び、アノード層が積層されている領域がダイオード領域である。
なお、本明細書では、トレンチの内面に形成されている絶縁膜と、絶縁膜に覆われた状態でトレンチ内に収容されているトレンチゲート電極を合わせて絶縁トレンチゲート電極という。
この半導体装置は、半導体基板を有する。前記半導体基板には、前記半導体基板の裏面に臨んでいるｐ型のコレクタ層と、前記半導体基板の裏面に臨んでいる領域のうちのコレクタ層以外の領域全体に形成されているｎ型のカソード層と、前記コレクタ層及び前記カソード層上に積層されているｎ型のドリフト層と、前記ドリフト層上に積層されているｐ型層と、前記半導体基板の表面から前記ｐ型層を貫通して前記ドリフト層まで伸びている複数の絶縁トレンチゲート電極が形成されている。前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、一定範囲内の複数のｐ型層に接する範囲には、絶縁トレンチゲート電極に接しており、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているｎ型のトレンチゲート電極隣接領域が形成されている。前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、前記一定範囲外の複数のｐ型層に接する範囲には、前記トレンチゲート電極隣接領域が形成されておらず、かつ、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているp型のアノード領域が形成されている。前記複数の絶縁トレンチゲート電極によって区画されたｐ型層のうち、前記トレンチゲート電極隣接領域に接するｐ型層であるボディ層と、前記トレンチゲート電極隣接領域に接しないｐ型層であるアノード層において、前記アノード層の不純物濃度が前記ボディ層の不純物濃度よりも薄い。前記半導体基板をその厚み方向に沿って見たときに、前記コレクタ層が、前記ボディ層及び前記トレンチゲート隣接領域と重複しており、かつ、前記アノード層及び前記アノード領域と重複していない。前記半導体基板をその厚み方向に沿って見たときに、前記カソード層が、前記アノード層及び前記アノード領域と重複しており、かつ、前記ボディ層及び前記トレンチゲート隣接領域と重複していない。前記コレクタ層、ドリフト層、及び、ボディ層が積層されている領域がＩＧＢＴ領域であり、前記カソード層、ドリフト層、及び、アノード層が積層されている領域がダイオード領域である。
なお、本明細書では、トレンチの内面に形成されている絶縁膜と、絶縁膜に覆われた状態でトレンチ内に収容されているトレンチゲート電極を合わせて絶縁トレンチゲート電極という。
トレンチゲート電極隣接領域とアノード領域が接地され、コレクタ層とカソード層に正電圧が印加されている状態で、絶縁トレンチゲート電極に閾値以上の正電圧が印加されると、ＩＧＢＴ素子領域では、p型ボディ層のうちの絶縁トレンチゲート電極に接する範囲にn型チャネルが形成される。絶縁トレンチゲート電極に接しているn型トレンチゲート電極隣接領域からn型チャネルを介してn型ドリフト層に電子が注入される。ドリフト層に電子が注入されと、コレクタ層からドリフト層にホールが注入される。ドリフト層に電子とホールが注入され、活発な伝導度変調現象が生じる。これによってＩＧＢＴ素子がオン状態となる。
一方、ダイオード素子領域でも、p型アノード層のうちの絶縁トレンチゲート電極に接する範囲にn型チャネルが形成される。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていない。そのため、ダイオード素子領域ではドリフト層に電子が注入されない。ダイオード領域では、電流が流れない。
また、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていないために、ＩＧＢＴ素子領域がオン状態の際に、ダイオード素子領域からＩＧＢＴ素子領域のドリフト層に電子が注入されることもない。ダイオード素子領域が、オン状態の際のＩＧＢＴ素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているダイオード素子領域が、ＩＧＢＴ素子領域の動作に干渉しない。
本発明の半導体装置では、ダイオード素子領域のアノード層のp型不純物の濃度をＩＧＢＴ素子領域のボディ層のp型不純物の濃度よりも低くすることによってＩＧＢＴ素子領域のボディ層よりもダイオード素子領域のアノード層の方でn型チャネルが形成され易い。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域を形成しないことによって、ＩＧＢＴ素子のオン時にダイオード領域に電流が流れることを防止する。ダイオード素子領域のアノード層のp型不純物の濃度を下げても、ＩＧＢＴ素子領域がオン状態となるしきい値電圧は低下しない。従って、半導体装置の短絡耐量は低下しない。
本発明の半導体装置によると、アノード層のp型不純物の濃度を、ダイオード素子領域にとって最適な濃度となるように低くすることができる。これにより、ダイオード素子領域が導通状態のときに、ドリフト層に注入されるホールの注入量をダイオード素子領域にとって最適な注入量に抑制することができる。ダイオード素子領域のアノード層のp型不純物の濃度がＩＧＢＴ素子領域のボディ層のp型不純物の濃度と等しい場合には、ダイオード素子領域のドリフト領域に過剰なホールが注入されるのに対し、本発明の半導体装置では、アノード層の不純物濃度をボディ層の不純物濃度よりも低くおさえることによってホールの注入量を抑制することができるので、ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。
また、上記した半導体装置では、半導体装置の表面に臨んでいるアノード領域のp型不純物の濃度を充分に高濃度で形成することができるので、半導体基板の表面に形成する電極とアノード領域を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
本発明の半導体装置によると、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化することができる。
一方、ダイオード素子領域でも、p型アノード層のうちの絶縁トレンチゲート電極に接する範囲にn型チャネルが形成される。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていない。そのため、ダイオード素子領域ではドリフト層に電子が注入されない。ダイオード領域では、電流が流れない。
また、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域が形成されていないために、ＩＧＢＴ素子領域がオン状態の際に、ダイオード素子領域からＩＧＢＴ素子領域のドリフト層に電子が注入されることもない。ダイオード素子領域が、オン状態の際のＩＧＢＴ素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているダイオード素子領域が、ＩＧＢＴ素子領域の動作に干渉しない。
本発明の半導体装置では、ダイオード素子領域のアノード層のp型不純物の濃度をＩＧＢＴ素子領域のボディ層のp型不純物の濃度よりも低くすることによってＩＧＢＴ素子領域のボディ層よりもダイオード素子領域のアノード層の方でn型チャネルが形成され易い。しかしながら、本発明の半導体装置のダイオード素子領域では、絶縁トレンチゲート電極に隣接する範囲にn型領域を形成しないことによって、ＩＧＢＴ素子のオン時にダイオード領域に電流が流れることを防止する。ダイオード素子領域のアノード層のp型不純物の濃度を下げても、ＩＧＢＴ素子領域がオン状態となるしきい値電圧は低下しない。従って、半導体装置の短絡耐量は低下しない。
本発明の半導体装置によると、アノード層のp型不純物の濃度を、ダイオード素子領域にとって最適な濃度となるように低くすることができる。これにより、ダイオード素子領域が導通状態のときに、ドリフト層に注入されるホールの注入量をダイオード素子領域にとって最適な注入量に抑制することができる。ダイオード素子領域のアノード層のp型不純物の濃度がＩＧＢＴ素子領域のボディ層のp型不純物の濃度と等しい場合には、ダイオード素子領域のドリフト領域に過剰なホールが注入されるのに対し、本発明の半導体装置では、アノード層の不純物濃度をボディ層の不純物濃度よりも低くおさえることによってホールの注入量を抑制することができるので、ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。
また、上記した半導体装置では、半導体装置の表面に臨んでいるアノード領域のp型不純物の濃度を充分に高濃度で形成することができるので、半導体基板の表面に形成する電極とアノード領域を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
本発明の半導体装置によると、逆導通型の半導体装置の他の特性を劣化させないでダイオード素子領域のリカバリ損失を低減化することができる。
上記の半導体装置のダイオード素子領域に、n型の半導体領域が形成されていることが好ましい。この場合、n型の半導体領域は、絶縁トレンチゲート電極に接しないとともに半導体基板の表面に臨む範囲に形成する。すなわち、p型のアノード領域とn型の半導体領域の両者を半導体基板の表面に臨む範囲に形成するとともに、n型の半導体領域を絶縁トレンチゲート電極に接しない範囲に形成する。
半導体基板の表面に臨む範囲にn型の半導体領域を形成しても、絶縁トレンチゲート電極に接しないために、ＩＧＢＴのオン時にn型の半導体領域からドリフト層に注入される電子量は少ない。その一方において、ダイオード素子が導通状態の際に、アノード領域から注入されたホールの一部が、n型の半導体領域に吸収される。ダイオード素子領域にとって過多であったホールの注入量をさらに抑制することができるので、ダイオード素子領域のリカバリ損失をさらに低減化することができる。
半導体基板の表面に臨む範囲にn型の半導体領域を形成しても、絶縁トレンチゲート電極に接しないために、ＩＧＢＴのオン時にn型の半導体領域からドリフト層に注入される電子量は少ない。その一方において、ダイオード素子が導通状態の際に、アノード領域から注入されたホールの一部が、n型の半導体領域に吸収される。ダイオード素子領域にとって過多であったホールの注入量をさらに抑制することができるので、ダイオード素子領域のリカバリ損失をさらに低減化することができる。
ダイオード素子領域では、アノード領域が絶縁トレンチゲート電極に接していることが好ましい。n型の半導体領域を形成する場合には、p型のアノード領域とn型の半導体領域の両者を半導体基板の表面に臨む範囲に形成するとともに、p型のアノード領域は絶縁トレンチゲート電極に接し、n型の半導体領域は絶縁トレンチゲート電極に接しない範囲に形成する。
後に詳述するが、ダイオード素子領域が導通状態の際に、絶縁トレンチゲート電極に負電圧を印加する制御を行うことが好ましい。そのような制御を行うと、ダイオード素子領域が導通状態の際に、p型アノード層のうちの絶縁トレンチゲート電極と接している部分にホールが集中する。アノード領域が絶縁トレンチゲート電極と接していると、アノード領域から流出したホールが、絶縁トレンチゲート電極に沿って、ドリフト層に注入され易くなる。ダイオード素子領域の定常損失を低減化することができる。
後に詳述するが、ダイオード素子領域が導通状態の際に、絶縁トレンチゲート電極に負電圧を印加する制御を行うことが好ましい。そのような制御を行うと、ダイオード素子領域が導通状態の際に、p型アノード層のうちの絶縁トレンチゲート電極と接している部分にホールが集中する。アノード領域が絶縁トレンチゲート電極と接していると、アノード領域から流出したホールが、絶縁トレンチゲート電極に沿って、ドリフト層に注入され易くなる。ダイオード素子領域の定常損失を低減化することができる。
ＩＧＢＴ素子領域では、p型のボディ層の中間深さに、隣接する絶縁トレンチゲート電極間に亘って伸びているn型のボディ分割領域が形成されていることが好ましい。
その場合、ボディ分割領域によって分割されたp型のボディ層の下層部と、n型のボディ分割領域とによって、内蔵ダイオードが形成される。内蔵ダイオードに流すことが可能な電流の向きは、ダイオード素子領域に流すことが可能な電流の向きとは逆向きとなる。ダイオード素子領域が導通状態の際にＩＧＢＴ素子領域のボディコンタクト領域から放出されたホールがドリフト層に注入されない。ＩＧＢＴ素子領域が、導通状態のダイオード素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているＩＧＢＴ素子領域が、ダイオード素子領域の動作に干渉しない。
その場合、ボディ分割領域によって分割されたp型のボディ層の下層部と、n型のボディ分割領域とによって、内蔵ダイオードが形成される。内蔵ダイオードに流すことが可能な電流の向きは、ダイオード素子領域に流すことが可能な電流の向きとは逆向きとなる。ダイオード素子領域が導通状態の際にＩＧＢＴ素子領域のボディコンタクト領域から放出されたホールがドリフト層に注入されない。ＩＧＢＴ素子領域が、導通状態のダイオード素子の特性に影響を及ぼすことがない。同一半導体基板に形成されているＩＧＢＴ素子領域が、ダイオード素子領域の動作に干渉しない。
半導体装置の中には、ＩＧＢＴ素子領域を流れている電流の大きさを検出するためのＩＧＢＴ素子領域を備えているものがある。このために、ＩＧＢＴ素子領域とダイオード素子領域に加えて電流検出用のＩＧＢＴ素子領域を形成してもよい。
その場合、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とボディ層と絶縁トレンチゲート電極とトレンチゲート電極隣接領域の配置関係は、ＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ＩＧＢＴ素子領域がダイオード素子領域によってＩＧＢＴ素子領域から隔てられていることが好ましい。電流検出用ＩＧＢＴ素子領域は、後記する電流検出用ダイオード素子領域によってＩＧＢＴ素子領域から隔てられていてもよい。
なお、ＩＧＢＴ素子領域の裏面に臨む範囲に、p型の半導体領域が形成されていれば、電流検出用ＩＧＢＴ素子領域自体はコレクタ層を備えていなくてもよい。
その場合、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ＩＧＢＴ素子領域は、ＩＧＢＴ素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とボディ層と絶縁トレンチゲート電極とトレンチゲート電極隣接領域の配置関係は、ＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ＩＧＢＴ素子領域がダイオード素子領域によってＩＧＢＴ素子領域から隔てられていることが好ましい。電流検出用ＩＧＢＴ素子領域は、後記する電流検出用ダイオード素子領域によってＩＧＢＴ素子領域から隔てられていてもよい。
なお、ＩＧＢＴ素子領域の裏面に臨む範囲に、p型の半導体領域が形成されていれば、電流検出用ＩＧＢＴ素子領域自体はコレクタ層を備えていなくてもよい。
従来、電流検出用ＩＧＢＴ素子領域とＩＧＢＴ素子領域は拡散層等で分離されていた。また電流検出用ＩＧＢＴ素子領域とダイオード素子領域も拡散層等で分離されていた。本発明の半導体装置では、ダイオード素子領域にn型のトレンチゲート電極隣接領域が形成されていない。したがって、オン状態の際のＩＧＢＴ素子領域の特性にダイオード素子領域が影響を及ぼさない。電流検出用ＩＧＢＴ素子領域がダイオード素子領域によってＩＧＢＴ素子領域から隔てられている構造を採用すると、拡散層等によって領域を分離する必要がない。小型の半導体基板内に、必要な素子領域を配置することが可能となる。
半導体装置の中には、ダイオード素子領域を流れている電流の大きさを検出するためのダイオード素子領域を備えているものがある。このために、ＩＧＢＴ素子領域とダイオード素子領域に加えて電流検出用のダイオード素子領域を形成してもよい。
その場合、電流検出用ダイオード素子領域は、ダイオード素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ダイオード素子領域は、ダイオード素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とアノード層と絶縁トレンチゲート電極とアノード領域の配置関係は、ダイオード素子領域と電流検出用ダイオード素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ダイオード素子領域がＩＧＢＴ素子領域によってダイオード素子領域から隔てられていることが好ましい。電流検出用ダイオード素子領域は、前記した電流検出用ＩＧＢＴ素子領域によってダイオード素子領域から隔てられていてもよい。
なお、ダイオード素子領域の裏面に臨む範囲に、n型の半導体領域が形成されていれば、電流検出用ダイオード素子領域自体はカソード層を備えていなくてもよい。
その場合、電流検出用ダイオード素子領域は、ダイオード素子領域よりも半導体基板の表面における占有面積が狭い。また、電流検出用ダイオード素子領域は、ダイオード素子領域での半導体領域の配置関係と同一配置関係を備えている。すなわち、ドリフト層とアノード層と絶縁トレンチゲート電極とアノード領域の配置関係は、ダイオード素子領域と電流検出用ダイオード素子領域とで等しい。
この場合、半導体基板の表面から観測したときに、電流検出用ダイオード素子領域がＩＧＢＴ素子領域によってダイオード素子領域から隔てられていることが好ましい。電流検出用ダイオード素子領域は、前記した電流検出用ＩＧＢＴ素子領域によってダイオード素子領域から隔てられていてもよい。
なお、ダイオード素子領域の裏面に臨む範囲に、n型の半導体領域が形成されていれば、電流検出用ダイオード素子領域自体はカソード層を備えていなくてもよい。
電流検出用ダイオード素子領域は、ダイオード素子領域と同様に、ドリフト層とアノード層と絶縁トレンチゲート電極とアノード領域を備えている。さらに、ＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）にn型のボディ分割領域ことが好ましい。ボディ分割領域は、ＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）のp型のボディ層の中間深さに、隣接する絶縁トレンチゲート電極間に亘って伸びている。この場合、導通状態のダイオード素子領域の特性にＩＧＢＴ素子領域（あるいはＩＧＢＴ素子領域と電流検出用ＩＧＢＴ素子領域の双方）が影響を及ぼさない。電流検出用ダイオード素子領域がＩＧＢＴ素子領域によってダイオード素子領域から隔てられている構造を採用すると、拡散層等によって領域を分離する必要がない。小型の半導体基板内に、必要な素子領域を配置することが可能となる。
上記した電流検出用ダイオード素子領域と、前述した電流検出用ＩＧＢＴ素子領域の双方を備えている場合には、本明細書に添付した図２４に示すように、電流検出用素子領域を入れ子状に形成することができる。図２４の場合、電流検出用ダイオード素子領域Ｎ２が、ＩＧＢＴ素子領域Ｍ１の一端部で入れ子状に形成されている。また、電流検出用ＩＧＢＴ素子領域Ｎ１が、ダイオード素子領域Ｍ２の一端部で入れ子状に形成されている。電流検出用ダイオード素子領域Ｎ２は、電流検出用ＩＧＢＴ素子領域Ｎ１とＩＧＢＴ素子領域Ｍ１に隣接しているが、電流検出用ＩＧＢＴ素子領域Ｎ１とＩＧＢＴ素子領域Ｍ１によってダイオード素子領域Ｍ２からは隔てられている。同様に、電流検出用ＩＧＢＴ素子領域Ｎ１は、電流検出用ダイオード素子領域Ｎ２とダイオード素子領域Ｍ２に隣接しているが、電流検出用ダイオード素子領域Ｎ２とダイオード素子領域Ｍ２によってＩＧＢＴ素子領域Ｍ1からは隔てられている。電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２は同時に動作することがないので、双方に共通の表面電極と裏面電極を形成することができる。
この配置関係によると、小型の半導体基板内に、必要な素子領域をコンパクトに配置することが可能となる。
この配置関係によると、小型の半導体基板内に、必要な素子領域をコンパクトに配置することが可能となる。
本発明は、新規な給電装置の駆動方法をも実現する。本発明で駆動する給電装置は、前述した本発明の逆導通型の半導体装置の複数個を組み合せて構成されている。この給電装置は、モータ等の電気的負荷に給電する。
本方法では、半導体装置のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の絶縁トレンチゲート電極に正電圧を印加する。そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の絶縁トレンチゲート電極に負電圧を印加する。
本方法では、半導体装置のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、そのＩＧＢＴ素子領域を備えている半導体装置の絶縁トレンチゲート電極に正電圧を印加する。そのＩＧＢＴ素子領域をオフ状態に切換えることによって他の半導体装置のダイオード素子領域に還流電流が流れる際には、その還流電流が流れる半導体装置の絶縁トレンチゲート電極に負電圧を印加する。
絶縁トレンチゲート電極に負電圧を印加すると、p型アノード層のうちの絶縁トレンチゲート電極と接している部分にホールが集中する。すると、ダイオード素子領域に還流電流が流れる際にアノード領域から流出したホールが、絶縁トレンチゲート電極に沿って、ドリフト層に注入され易くなる。ダイオード素子領域の順方向電圧降下を小さくすることができる。ダイオード素子領域の定常損失を低減化することができる。
この駆動方法は、p型アノード層の不純物濃度を下げてリカバリ損失を低下させる際に特に有用となる。リカバリ損失と定常損失の両者を低減化することができる。
この駆動方法は、p型アノード層の不純物濃度を下げてリカバリ損失を低下させる際に特に有用となる。リカバリ損失と定常損失の両者を低減化することができる。
ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って、他の半導体装置の絶縁トレンチゲート電極に負電圧を印加することを中断することが好ましい。
絶縁トレンチゲート電極に負電圧を印加した状態では、ドリフト層に対するホールの注入量が増加している。このまま、先にオフ状態にしたＩＧＢＴ素子領域を再びオン状態に切換え、還流電流が流れているダイオード素子領域を非導通状態に切換えると、ドリフト層に蓄積されていたホールによってダイオード素子領域にリカバリ電流が流れる。そこで、ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って（還流電流が流れているダイオード素子領域が非導通状態に切換えられるのに先立って）、還流電流が流れている半導体装置の絶縁トレンチゲート電極に、負電圧を印加することを中断する。これにより、ドリフト層に蓄積されるホールの量が減少し、ダイオード素子領域が非導通状態に切換えられるときに流れるリカバリ電流を小さくすることができる。ダイオード素子領域のリカバリ損失を低減化することができる。
絶縁トレンチゲート電極に負電圧を印加した状態では、ドリフト層に対するホールの注入量が増加している。このまま、先にオフ状態にしたＩＧＢＴ素子領域を再びオン状態に切換え、還流電流が流れているダイオード素子領域を非導通状態に切換えると、ドリフト層に蓄積されていたホールによってダイオード素子領域にリカバリ電流が流れる。そこで、ＩＧＢＴ素子領域をオフ状態から再びオン状態に切換えるに先立って（還流電流が流れているダイオード素子領域が非導通状態に切換えられるのに先立って）、還流電流が流れている半導体装置の絶縁トレンチゲート電極に、負電圧を印加することを中断する。これにより、ドリフト層に蓄積されるホールの量が減少し、ダイオード素子領域が非導通状態に切換えられるときに流れるリカバリ電流を小さくすることができる。ダイオード素子領域のリカバリ損失を低減化することができる。
本発明は、さらに、新規な給電装置の駆動方法をも実現する。
本方法では、少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の絶縁トレンチゲート電極に正電圧を印加する。そうしてオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流す。そして、先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に、還流電流が流れていた別の半導体装置の絶縁トレンチゲート電極に負電圧を印加する。
ダイオード素子領域が導通状態から非導通状態に移行してリカバリ電流が流れているときに、そのリカバリ電流が流れている半導体装置の絶縁トレンチゲート電極に負電圧を印加する。すると、ドリフト層に蓄積していたホールが、絶縁トレンチゲート電極に引き付けられ、ホールがアノード領域に戻る速度が遅くなる。ソフト・リカバリ特性を実現することができ、リカバリ電流が大きな電流に発達することを抑制することができる。サージ電圧の発生を抑制することができる。
また、本発明の駆動方法で駆動する給電装置は、本発明の逆導通型の半導体装置を用いているので、ダイオード素子領域のリカバリ損失を低減化することができる。リカバリ損失を低減化することができるとともに、リカバリ動作時にサージ電圧が発生することを抑制することができる。
本方法では、少なくとも２個のＩＧＢＴ素子領域をオン状態に切換えて給電する際には、オン状態に切換える各々のＩＧＢＴ素子領域を備えている各々の半導体装置の各々の絶縁トレンチゲート電極に正電圧を印加する。そうしてオン状態に切換えたＩＧＢＴ素子領域のうち、少なくとも１個のＩＧＢＴ素子領域をオフ状態に切換えるとともに少なくとも他の１個のＩＧＢＴ素子領域をオン状態に維持することにより、別の半導体装置のダイオード素子領域に還流電流を流す。そして、先にオン状態からオフ状態に切換えたＩＧＢＴ素子領域を再びオン状態に切換えた後に、還流電流が流れていた別の半導体装置の絶縁トレンチゲート電極に負電圧を印加する。
ダイオード素子領域が導通状態から非導通状態に移行してリカバリ電流が流れているときに、そのリカバリ電流が流れている半導体装置の絶縁トレンチゲート電極に負電圧を印加する。すると、ドリフト層に蓄積していたホールが、絶縁トレンチゲート電極に引き付けられ、ホールがアノード領域に戻る速度が遅くなる。ソフト・リカバリ特性を実現することができ、リカバリ電流が大きな電流に発達することを抑制することができる。サージ電圧の発生を抑制することができる。
また、本発明の駆動方法で駆動する給電装置は、本発明の逆導通型の半導体装置を用いているので、ダイオード素子領域のリカバリ損失を低減化することができる。リカバリ損失を低減化することができるとともに、リカバリ動作時にサージ電圧が発生することを抑制することができる。
本発明によると、逆導通型の半導体装置において、ダイオード素子領域のリカバリ損失を、他の特性を劣化させることなく低減化することができる。
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）本発明の駆動方法で駆動する給電装置Ｋは、４個の逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えているインバータ回路である。
（特徴２）ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極１２と、ダイオード素子領域Ｊ２のトレンチゲート電極１２は、共通のゲート配線に接続されている。
（特徴１）本発明の駆動方法で駆動する給電装置Ｋは、４個の逆導通型の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えているインバータ回路である。
（特徴２）ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極１２と、ダイオード素子領域Ｊ２のトレンチゲート電極１２は、共通のゲート配線に接続されている。
（第１実施例）
本発明を具現化した半導体装置と、その半導体装置を備えている給電装置の駆動方法の第１実施例を、図１から図２１を参照して説明する。本実施例の半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通ＩＧＢＴである。図１に示すように、本実施例の半導体装置Ｂ１の特徴は、ＩＧＢＴ素子領域Ｊ１では、絶縁トレンチゲート電極ＴＧに隣接する位置にエミッタ領域として機能するn+型のトレンチゲート電極隣接領域２０が形成されているのに対し、ダイオード素子領域Ｊ２では、絶縁トレンチゲート電極ＴＧに隣接する位置にn+型のトレンチゲート電極隣接領域２０が形成されておらず、代わりにアノードとして機能するp+型の領域（アノード領域４０）が形成されていることである。また、本実施例の半導体装置Ｂ１の特徴は、アノード層５０のp型不純物の濃度が、ボディ層３０のp型不純物の濃度よりも低いことである。
図１は、半導体装置Ｂ１の要部断面図である。図２から図７は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えている給電装置Ｋが、モータＭに給電している状態を説明する図である。なお、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々は、同一の構成である。図８は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1，VGA2，VGB1，VGB2のタイミングチャート図である。図９は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。図１０は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。図１１は、図１０のダイオード素子領域Ｊ２の絶縁トレンチゲート電極ＴＧ近傍を拡大した図である。図１２は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態であり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にする直前の状態を説明する図である。図１３は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にした後に、半導体装置Ｂ２のダイオード素子領域Ｊ２にリカバリ電流が流れている状態を説明する図である。図１４から図２１は、半導体装置Ｂ１の製造方法を説明する図である。
本発明を具現化した半導体装置と、その半導体装置を備えている給電装置の駆動方法の第１実施例を、図１から図２１を参照して説明する。本実施例の半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通ＩＧＢＴである。図１に示すように、本実施例の半導体装置Ｂ１の特徴は、ＩＧＢＴ素子領域Ｊ１では、絶縁トレンチゲート電極ＴＧに隣接する位置にエミッタ領域として機能するn+型のトレンチゲート電極隣接領域２０が形成されているのに対し、ダイオード素子領域Ｊ２では、絶縁トレンチゲート電極ＴＧに隣接する位置にn+型のトレンチゲート電極隣接領域２０が形成されておらず、代わりにアノードとして機能するp+型の領域（アノード領域４０）が形成されていることである。また、本実施例の半導体装置Ｂ１の特徴は、アノード層５０のp型不純物の濃度が、ボディ層３０のp型不純物の濃度よりも低いことである。
図１は、半導体装置Ｂ１の要部断面図である。図２から図７は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２を備えている給電装置Ｋが、モータＭに給電している状態を説明する図である。なお、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々は、同一の構成である。図８は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の各々のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1，VGA2，VGB1，VGB2のタイミングチャート図である。図９は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。図１０は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態を説明する図である。図１１は、図１０のダイオード素子領域Ｊ２の絶縁トレンチゲート電極ＴＧ近傍を拡大した図である。図１２は、半導体装置Ｂ２のダイオード素子領域Ｊ２の導通状態であり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にする直前の状態を説明する図である。図１３は、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１を再びオン状態にした後に、半導体装置Ｂ２のダイオード素子領域Ｊ２にリカバリ電流が流れている状態を説明する図である。図１４から図２１は、半導体装置Ｂ１の製造方法を説明する図である。
図１の要部断面図を用いて、半導体装置Ｂ１の構成を説明する。
半導体装置Ｂ１は、n-型の半導体基板２を用いて形成されている。半導体基板２には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している。
ＩＧＢＴ素子領域Ｊ１では、p+型のコレクタ領域８０とn-型のドリフト層６０とp-型のボディ層３０が順に積層されている。ＩＧＢＴ素子領域Ｊ１の上層部２Ｕでは、半導体基板２の表面２ａからボディ層３０を貫通してn-型のドリフト層６０まで伸びている複数本の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸びている。絶縁トレンチゲート電極ＴＧは、トレンチの内面に形成されている絶縁膜１４を備えている。絶縁トレンチゲート電極ＴＧは、絶縁膜１４で覆われた状態でトレンチに収容されているトレンチゲート電極１２を備えている。
半導体装置Ｂ１は、n-型の半導体基板２を用いて形成されている。半導体基板２には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している。
ＩＧＢＴ素子領域Ｊ１では、p+型のコレクタ領域８０とn-型のドリフト層６０とp-型のボディ層３０が順に積層されている。ＩＧＢＴ素子領域Ｊ１の上層部２Ｕでは、半導体基板２の表面２ａからボディ層３０を貫通してn-型のドリフト層６０まで伸びている複数本の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸びている。絶縁トレンチゲート電極ＴＧは、トレンチの内面に形成されている絶縁膜１４を備えている。絶縁トレンチゲート電極ＴＧは、絶縁膜１４で覆われた状態でトレンチに収容されているトレンチゲート電極１２を備えている。
ＩＧＢＴ素子領域Ｊ１では、隣接する絶縁トレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のn+型のトレンチゲート電極隣接領域２０が形成されている。各々のトレンチゲート電極隣接領域２０は、半導体基板２の表面２ａに臨む範囲に形成されている。各々のトレンチゲート電極隣接領域２０は、絶縁トレンチゲート電極ＴＧと接している。したがって、トレンチゲート電極隣接領域２０は、絶縁膜１４を介してトレンチゲート電極１２と対向している。トレンチゲート電極隣接領域２０は、エミッタ領域として機能する。
また、ＩＧＢＴ素子領域Ｊ１では、上層部２Ｕに、p+型のボディコンタクト領域２２が形成されている。ボディコンタクト領域２２は、表面２ａに臨む範囲に形成されている。ボディコンタクト領域２２は、隣接するトレンチゲート電極隣接領域２０の間に配置されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０とボディコンタクト領域２２が、ボディ層３０によってn-型のドリフト層６０から分離されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０がエミッタ領域として機能する。
また、ＩＧＢＴ素子領域Ｊ１では、上層部２Ｕに、p+型のボディコンタクト領域２２が形成されている。ボディコンタクト領域２２は、表面２ａに臨む範囲に形成されている。ボディコンタクト領域２２は、隣接するトレンチゲート電極隣接領域２０の間に配置されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０とボディコンタクト領域２２が、ボディ層３０によってn-型のドリフト層６０から分離されている。
ＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極隣接領域２０がエミッタ領域として機能する。
ダイオード素子領域Ｊ２では、n+型のカソード領域７０とn-型のドリフト層６０とp--型アノード層５０が順に積層されている。n-型のドリフト層６０は、ダイオードのカソード領域の一部として（高抵抗領域として）機能する。本発明では、ＩＧＢＴ素子領域Ｊ１のn-型のドリフト層６０と、ダイオード素子領域Ｊ２のn-型のドリフト層６０が共通であることから、両者を総称してドリフト層という。
ダイオード素子領域Ｊ２でも、ＩＧＢＴ素子領域Ｊ１と同様の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸び、アノード層５０を貫通してドリフト層６０にまで達している。
ダイオード素子領域Ｊ２でも、ＩＧＢＴ素子領域Ｊ１と同様の絶縁トレンチゲート電極ＴＧが形成されている。各々の絶縁トレンチゲート電極ＴＧは、半導体基板２の表面２ａから半導体基板２の深さ方向に伸び、アノード層５０を貫通してドリフト層６０にまで達している。
また、ダイオード素子領域Ｊ２では、隣接する絶縁トレンチゲート電極ＴＧ間の上層部２Ｕに、複数個のp+型のアノード領域４０が形成されている。各々のアノード領域４０は、半導体基板２の表面２ａに臨む範囲に形成されている。各々のアノード領域４０は、絶縁トレンチゲート電極ＴＧに接している。アノード領域４０は、絶縁膜１４を介して、トレンチゲート電極１２と対向している。
また、ダイオード素子領域Ｊ２では、上層部２Ｕに、n+型のホール吸収領域４２が形成されている。ホール吸収領域４２は、表面２ａに臨む範囲に形成されている。ホール吸収領域４２は、隣接するアノード領域４０の間に配置されている。n+型のホール吸収領域４２は、絶縁トレンチゲート電極ＴＧとは接していない。
ダイオード素子領域Ｊ２では、アノード領域４０とホール吸収領域４２が、アノード層５０によってドリフト層６０から分離されている。
また、ダイオード素子領域Ｊ２では、上層部２Ｕに、n+型のホール吸収領域４２が形成されている。ホール吸収領域４２は、表面２ａに臨む範囲に形成されている。ホール吸収領域４２は、隣接するアノード領域４０の間に配置されている。n+型のホール吸収領域４２は、絶縁トレンチゲート電極ＴＧとは接していない。
ダイオード素子領域Ｊ２では、アノード領域４０とホール吸収領域４２が、アノード層５０によってドリフト層６０から分離されている。
半導体基板２の表面２ａには、表面電極１が形成されている。表面電極１は、ＩＧＢＴ素子領域Ｊ１の表面とダイオード素子領域Ｊ２の表面に連続して伸びている。表面電極１は、ＩＧＢＴ素子領域Ｊ１ではトレンチゲート電極隣接領域（エミッタ領域）２０とボディコンタクト領域２２と導通している。また、表面電極１は、ダイオード素子領域Ｊ２ではアノード領域４０とホール吸収領域４２と導通している。
トレンチゲート電極１２と表面電極１の間には絶縁膜１０が形成されており、両者は接続していない。トレンチゲート電極１２は、表面電極１が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極３が形成されている。裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。裏面電極３は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８０とカソード領域７０の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置Ｂ１が構成されている。
トレンチゲート電極１２と表面電極１の間には絶縁膜１０が形成されており、両者は接続していない。トレンチゲート電極１２は、表面電極１が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
半導体基板２の裏面２ｂには、裏面電極３が形成されている。裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。裏面電極３は、半導体基板２の下層部２Ｌで裏面２ｂに臨んで形成されているコレクタ領域８０とカソード領域７０の双方と導通している。
これにより、逆導通ＩＧＢＴとして機能する半導体装置Ｂ１が構成されている。
図２から図７に示すように、上述した半導体装置Ｂ１と同一構成の４個の逆導通ＩＧＢＴを用いて給電装置Ｋを構成することができる。各々の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２は、図２に示すように、ＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴの一対の主電極間（コレクタ・エミッタ間）に、ダイオード素子領域Ｊ２で構成されるダイオードが逆並列に接続されている回路として機能する。
図２から図７に示す半導体装置Ｂ１のコレクタＣＢ１は、半導体装置Ｂ１の裏面電極３(図１参照）と導通している。半導体装置Ｂ１のエミッタＥＢ１は、半導体装置Ｂ１の表面電極１(図１参照）と導通している。半導体装置Ｂ１のゲートＧＢ１は、半導体装置Ｂ１のトレンチゲート電極１２(図１参照）と導通している。半導体装置Ａ１のコレクタＣＡ１とエミッタＥＡ１とゲートＧＡ１も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ａ２のコレクタＣＡ２とエミッタＥＡ２とゲートＧＡ２も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ｂ２のコレクタＣＢ２とエミッタＥＢ２とゲートＧＢ２も半導体装置Ｂ１と同様に各々の電極と導通している。
図２から図７に示す半導体装置Ｂ１のコレクタＣＢ１は、半導体装置Ｂ１の裏面電極３(図１参照）と導通している。半導体装置Ｂ１のエミッタＥＢ１は、半導体装置Ｂ１の表面電極１(図１参照）と導通している。半導体装置Ｂ１のゲートＧＢ１は、半導体装置Ｂ１のトレンチゲート電極１２(図１参照）と導通している。半導体装置Ａ１のコレクタＣＡ１とエミッタＥＡ１とゲートＧＡ１も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ａ２のコレクタＣＡ２とエミッタＥＡ２とゲートＧＡ２も半導体装置Ｂ１と同様に各々の電極と導通している。半導体装置Ｂ２のコレクタＣＢ２とエミッタＥＢ２とゲートＧＢ２も半導体装置Ｂ１と同様に各々の電極と導通している。
図２を参照して給電装置Ｋの構成を説明する。
給電装置Ｋは、逆導通ＩＧＢＴの２個の半導体装置Ａ１，Ａ２が直列に接続されている直列回路Ａと、逆導通ＩＧＢＴの２個の半導体装置Ｂ１，Ｂ２が直列に接続されている直列回路Ｂを備えている。それらの直列回路Ａ，Ｂは並列に接続されている。その並列回路が、電源Ｓの一対の端子ｃ，ｄ間に接続されている。直列回路Ａの半導体装置Ａ１，Ａ２間の中間電位点ｘは、モータＭの一方の給電点に接続されている。直列回路Ｂの半導体装置Ｂ１，Ｂ２間の中間電位点ｙは、モータＭの他方の給電点に接続されている。
給電装置Ｋは、逆導通ＩＧＢＴの２個の半導体装置Ａ１，Ａ２が直列に接続されている直列回路Ａと、逆導通ＩＧＢＴの２個の半導体装置Ｂ１，Ｂ２が直列に接続されている直列回路Ｂを備えている。それらの直列回路Ａ，Ｂは並列に接続されている。その並列回路が、電源Ｓの一対の端子ｃ，ｄ間に接続されている。直列回路Ａの半導体装置Ａ１，Ａ２間の中間電位点ｘは、モータＭの一方の給電点に接続されている。直列回路Ｂの半導体装置Ｂ１，Ｂ２間の中間電位点ｙは、モータＭの他方の給電点に接続されている。
図２から図７を参照して給電装置ＫがモータＭに給電する動作について説明する。
ＩＧＢＴがオン・オフしている時のＩＧＢＴ素子領域Ｊ１のオン状態・オフ状態については、後述する。また、ダイオードが導通・非導通の時のダイオード素子領域Ｊ２の状態（導通状態・非導通状態）についても、後述する。まずは、給電装置ＫのがモータＭに給電する動作のみを説明する。
以下の説明では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴを簡単にＩＧＢＴという。また、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２で構成されるダイオードをダイオードという。
ＩＧＢＴがオン・オフしている時のＩＧＢＴ素子領域Ｊ１のオン状態・オフ状態については、後述する。また、ダイオードが導通・非導通の時のダイオード素子領域Ｊ２の状態（導通状態・非導通状態）についても、後述する。まずは、給電装置ＫのがモータＭに給電する動作のみを説明する。
以下の説明では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴを簡単にＩＧＢＴという。また、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２で構成されるダイオードをダイオードという。
給電装置Ｋは、電源Ｓからの電力をモータＭに給電する。
図３は、給電装置ＫがモータＭに給電している１つの状態を示している。半導体装置Ｂ１，Ａ２のＩＧＢＴをオンし、半導体装置Ａ１，Ｂ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ｂ１のＩＧＢＴとモータＭと半導体装置Ａ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図３に示す矢印方向の電流が流れる。モータＭが給電される。
次に、図４に示すように、半導体装置Ｂ１のＩＧＢＴをオフし、半導体装置Ａ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ２のＩＧＢＴと半導体装置Ｂ２のダイオードを介して流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図２に示すように、半導体装置Ａ２のＩＧＢＴをオフし、半導体装置Ｂ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ１のダイオードと半導体装置Ｂ１のＩＧＢＴを介して流れる。モータＭに図２に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
図３は、給電装置ＫがモータＭに給電している１つの状態を示している。半導体装置Ｂ１，Ａ２のＩＧＢＴをオンし、半導体装置Ａ１，Ｂ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ｂ１のＩＧＢＴとモータＭと半導体装置Ａ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図３に示す矢印方向の電流が流れる。モータＭが給電される。
次に、図４に示すように、半導体装置Ｂ１のＩＧＢＴをオフし、半導体装置Ａ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ２のＩＧＢＴと半導体装置Ｂ２のダイオードを介して流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図２に示すように、半導体装置Ａ２のＩＧＢＴをオフし、半導体装置Ｂ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続は切断される。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ａ１のダイオードと半導体装置Ｂ１のＩＧＢＴを介して流れる。モータＭに図２に示す矢印方向の電流が流れ続ける。
次に、再び、図３に示す状態に戻す。モータＭに図３に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
給電装置ＫはモータＭに対する給電方向を切換えることができる。
図６は、給電装置ＫがモータＭに給電している別の状態を示している。半導体装置Ａ１，Ｂ２のＩＧＢＴをオンし、半導体装置Ｂ１，Ａ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ａ１のＩＧＢＴとモータＭと半導体装置Ｂ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図６に示す矢印方向（図３とは逆方向）の電流が流れる。モータＭが給電される。
次に、図７に示すように、半導体装置Ａ１のＩＧＢＴをオフし、半導体装置Ｂ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ２のＩＧＢＴと半導体装置Ａ２のダイオードを介して流れる。モータＭに図７に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図５に示すように、半導体装置Ｂ２のＩＧＢＴをオフし、半導体装置Ａ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ１のダイオードと半導体装置Ａ１のＩＧＢＴを介して流れる。モータＭに図５に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
図６は、給電装置ＫがモータＭに給電している別の状態を示している。半導体装置Ａ１，Ｂ２のＩＧＢＴをオンし、半導体装置Ｂ１，Ａ２のＩＧＢＴをオフする。この場合、電源Ｓの正側から半導体装置Ａ１のＩＧＢＴとモータＭと半導体装置Ｂ２のＩＧＢＴを介して電源Ｓの負側に戻る閉ループが形成される。これにより、モータＭに図６に示す矢印方向（図３とは逆方向）の電流が流れる。モータＭが給電される。
次に、図７に示すように、半導体装置Ａ１のＩＧＢＴをオフし、半導体装置Ｂ２のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ２のＩＧＢＴと半導体装置Ａ２のダイオードを介して流れる。モータＭに図７に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
次に、図５に示すように、半導体装置Ｂ２のＩＧＢＴをオフし、半導体装置Ａ１のＩＧＢＴのオン状態を維持する。すると、モータＭと電源Ｓとの接続が切断する。しかしながら、モータＭのインダクタンス成分によって、還流電流が流れる。還流電流は、モータＭと半導体装置Ｂ１のダイオードと半導体装置Ａ１のＩＧＢＴを介して流れる。モータＭに図５に示す矢印方向の電流が流れ続ける。
次に、再び、図６に示す状態に戻す。モータＭに図６に示す矢印方向の電流が流れ、モータＭが給電される。
この状態を繰り返すことによって給電装置Ｋは、モータＭに同じ方向の電流を流しながら、モータＭに供給する電力の実効値を調整することができる。
上記した状態を実現するための給電装置Ｋの駆動方法を、図８を用いて説明する。併せて、図８の駆動方法で給電装置Ｋを駆動している際に、給電装置Ｋを構成する半導体装置Ｂ１，Ｂ２のＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２がどのような状態となっているかについて、図９から図１３を用いて説明する。
なお、以下では、給電装置ＫがモータＭに、図２から図４に示す矢印方向の電流を流す場合について説明する。図５から図７に示す矢印方向の電流を流す場合も同様な方法を用いるので、この場合に関する説明は省略する。
なお、以下では、給電装置ＫがモータＭに、図２から図４に示す矢印方向の電流を流す場合について説明する。図５から図７に示す矢印方向の電流を流す場合も同様な方法を用いるので、この場合に関する説明は省略する。
図８では、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２（併せて図２参照）に印加するゲート電圧VGA1,VGA2,VGB1,VGB2をタイミングチャートで示している。
図８の期間Ｑ１（時刻ｔ１まで）では、給電装置Ｋが図３に示す状態になる。
図８に示すように、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
半導体装置Ｂ１のコレクタＣＢ１が電源Ｓの正側に接続され、エミッタＥＢ１が負側に接続され、ゲートＧＢ１に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ｂ１のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。また、半導体装置Ａ２のコレクタＣＡ２が正側に接続され、エミッタＥＡ２が負側に接続され、ゲートＧＡ２に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ａ２のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。モータＭに図３に示す矢印方向の電流が流れる。
図８の期間Ｑ１（時刻ｔ１まで）では、給電装置Ｋが図３に示す状態になる。
図８に示すように、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
半導体装置Ｂ１のコレクタＣＢ１が電源Ｓの正側に接続され、エミッタＥＢ１が負側に接続され、ゲートＧＢ１に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ｂ１のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。また、半導体装置Ａ２のコレクタＣＡ２が正側に接続され、エミッタＥＡ２が負側に接続され、ゲートＧＡ２に＋Ｖ（Ｖ）が印加される。これにより、半導体装置Ａ２のＩＧＢＴがオンする（ＩＧＢＴ素子領域Ｊ１がオン状態となる）。モータＭに図３に示す矢印方向の電流が流れる。
期間Ｑ１での半導体装置Ｂ１の要部断面図を図９に示す。半導体装置Ａ２も同様であるので、半導体装置Ｂ１を例にとって説明する。
半導体装置Ｂ１の裏面電極３（コレクタＣＢ１）に、図３に示す電源Ｓの正側が接続されて正電圧が印加されている。半導体装置Ｂ１の表面電極１（エミッタＥＢ１）が負側に接続されている。また、トレンチゲート電極１２（ゲートＧＢ１）に＋Ｖ（Ｖ）が印加されている。
半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極１２に絶縁膜１４を介して対向しているp-型のボディ層３０がn型に反転してn型チャネル（図９では、バツ印で模式的に示している。）が形成される。これにより、トレンチゲート電極隣接領域（エミッタ領域）２０から流出した電子（図９では、マイナス印で模式的に示している）が、n型チャネルを介してドリフト層６０に注入される。この結果、コレクタ領域８０からは、ドリフト層６０に向けてホール（図９では、プラス印で模式的に示している。）が移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、ボディ層３０とボディコンタクト領域２２を経由して表面電極１へと排出される。
半導体装置Ｂ１のダイオード素子領域Ｊ２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。ダイオード素子領域Ｊ２のアノード層５０のp型不純物の濃度は、ボディ層３０の不純物濃度よりも低い。このため、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向している範囲は、ＩＧＢＴ素子領域Ｊ１のボディ層３０よりもn型に反転し易い。しかしながら、ダイオード素子領域Ｊ２には、n型のトレンチゲート電極隣接領域２０がないので、電子がドリフト層６０に注入されることはない。
半導体装置Ｂ１の裏面電極３（コレクタＣＢ１）に、図３に示す電源Ｓの正側が接続されて正電圧が印加されている。半導体装置Ｂ１の表面電極１（エミッタＥＢ１）が負側に接続されている。また、トレンチゲート電極１２（ゲートＧＢ１）に＋Ｖ（Ｖ）が印加されている。
半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１では、トレンチゲート電極１２に絶縁膜１４を介して対向しているp-型のボディ層３０がn型に反転してn型チャネル（図９では、バツ印で模式的に示している。）が形成される。これにより、トレンチゲート電極隣接領域（エミッタ領域）２０から流出した電子（図９では、マイナス印で模式的に示している）が、n型チャネルを介してドリフト層６０に注入される。この結果、コレクタ領域８０からは、ドリフト層６０に向けてホール（図９では、プラス印で模式的に示している。）が移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、ボディ層３０とボディコンタクト領域２２を経由して表面電極１へと排出される。
半導体装置Ｂ１のダイオード素子領域Ｊ２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。ダイオード素子領域Ｊ２のアノード層５０のp型不純物の濃度は、ボディ層３０の不純物濃度よりも低い。このため、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向している範囲は、ＩＧＢＴ素子領域Ｊ１のボディ層３０よりもn型に反転し易い。しかしながら、ダイオード素子領域Ｊ２には、n型のトレンチゲート電極隣接領域２０がないので、電子がドリフト層６０に注入されることはない。
図８の期間Ｑ２では、給電装置Ｋが図４に示す状態になる。期間Ｑ２では、図８に示すように、半導体装置Ｂ１のゲートＧＢ１に印加するゲート電圧VGB1を０Ｖとしている。半導体装置Ａ２のゲートＧＡ２に印加するゲート電圧VGA2は＋Ｖ（Ｖ）を維持している。
期間Ｑ２では、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１がオフ状態となり、半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１のオン状態が維持される。この結果、モータＭと電源Ｓとの接続は切断する。しかしながら、モータＭのインダクタンス成分によってモータＭが電圧源となる。この電圧によって、半導体装置Ｂ２の表面電極１に裏面電極３よりも高い電圧が印加される。これにより、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態となる。モータＭと半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１と半導体装置Ｂ２のダイオード素子領域Ｊ２を介して還流電流が流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
期間Ｑ２では、半導体装置Ｂ１のＩＧＢＴ素子領域Ｊ１がオフ状態となり、半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１のオン状態が維持される。この結果、モータＭと電源Ｓとの接続は切断する。しかしながら、モータＭのインダクタンス成分によってモータＭが電圧源となる。この電圧によって、半導体装置Ｂ２の表面電極１に裏面電極３よりも高い電圧が印加される。これにより、半導体装置Ｂ２のダイオード素子領域Ｊ２が導通状態となる。モータＭと半導体装置Ａ２のＩＧＢＴ素子領域Ｊ１と半導体装置Ｂ２のダイオード素子領域Ｊ２を介して還流電流が流れる。モータＭに図４に示す矢印方向の電流が流れ続ける。
図８に示すように、期間Ｑ２のうちの時刻ｔ１から時刻ｔ２までの期間では、還流電流が流れる半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））が印加される。
時刻ｔ１から時刻ｔ２までの期間に還流電流が流れている半導体装置Ｂ２の要部断面図を図１０に示す。
図１０に示すように、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。
これにより、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となる。
トレンチゲート電極１２に負電圧を印加すると、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向する範囲（図１１に示す範囲Ｈ１）に、ホールが集中する。また、絶縁トレンチゲート電極ＴＧの底部が、n-型のドリフト層６０に突出している。トレンチゲート電極１２に負電圧を印加すると、n-型のドリフト層６０のうちの絶縁膜１４を介してトレンチゲート電極１２に対向する範囲（図１１に、バツ印で模式的に示している。）にホールが誘起され、ｐ型層に反転する。アノード層５０の不純物濃度が薄くても、アノード領域４０から注入されたホールが、ホールの集中範囲Ｈ１とトレンチ底部の周囲に形成されたｐ型反転層を介してn-型のドリフト層６０に効率的に注入される。ホールの集中範囲Ｈ１とｐ型反転層を介してホールが移動するために、ダイオード素子領域Ｊ２での順方向電圧降下が低く、定常損失を低減化することができる。この駆動方法は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２のリカバリ損失を低減するために、アノード層５０の不純物濃度を薄くした場合に特に有用となる。
時刻ｔ１から時刻ｔ２までの期間に還流電流が流れている半導体装置Ｂ２の要部断面図を図１０に示す。
図１０に示すように、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。
これにより、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となる。
トレンチゲート電極１２に負電圧を印加すると、アノード層５０のうちのトレンチゲート電極１２に絶縁膜１４を介して対向する範囲（図１１に示す範囲Ｈ１）に、ホールが集中する。また、絶縁トレンチゲート電極ＴＧの底部が、n-型のドリフト層６０に突出している。トレンチゲート電極１２に負電圧を印加すると、n-型のドリフト層６０のうちの絶縁膜１４を介してトレンチゲート電極１２に対向する範囲（図１１に、バツ印で模式的に示している。）にホールが誘起され、ｐ型層に反転する。アノード層５０の不純物濃度が薄くても、アノード領域４０から注入されたホールが、ホールの集中範囲Ｈ１とトレンチ底部の周囲に形成されたｐ型反転層を介してn-型のドリフト層６０に効率的に注入される。ホールの集中範囲Ｈ１とｐ型反転層を介してホールが移動するために、ダイオード素子領域Ｊ２での順方向電圧降下が低く、定常損失を低減化することができる。この駆動方法は、半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のダイオード素子領域Ｊ２のリカバリ損失を低減するために、アノード層５０の不純物濃度を薄くした場合に特に有用となる。
図８の期間Ｑ２のうち時刻ｔ２から時刻ｔ３までの期間では、還流電流が流れている半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2を印加することを中断する。
このときの半導体装置Ｂ２の要部断面図を図１２に示す。
図１２に示すように、図１０の場合と同様に（期間Ｑ２の時刻ｔ１から時刻ｔ２までと同様に）、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。これにより、図１０の場合と同様に、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となっている。
この期間では、半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加することを中断しているので、ホールの集中範囲Ｈ１は消失している。また、トレンチ底部の周囲に形成されていたｐ型反転層も消失している。このために、のドリフト層６０にホールが注入される効率が低下する。半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加した場合（図１０の場合）と比較して、ドリフト層６０に蓄積されるホールの量が減少する。半導体装置Ｂ１のＩＧＢＴを再びオンする前に（すなわち還流電流が流れていた半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる前に）、予め、半導体装置Ｂ２のダイオード素子領域Ｊ２のドリフト型層６０に蓄積されているホールの量を低減化しておくことができる。このために、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際に発生するリカバー損失を低下させることができる。
また、半導体装置Ｂ２のダイオード素子領域Ｊ２は、n型のホール吸収領域４２を備えている。n型のホール吸収領域４２を備えていると、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際にアノード領域４０に戻るホールの一部をホール吸収領域４２で吸収することができる。ダイオード素子領域Ｊ２を導通状態から非導通状態に切換えたときのリカバリ損失をさらに少なくする。
このときの半導体装置Ｂ２の要部断面図を図１２に示す。
図１２に示すように、図１０の場合と同様に（期間Ｑ２の時刻ｔ１から時刻ｔ２までと同様に）、半導体装置Ｂ２の表面電極１（アノード）に正電圧が印加されている。半導体装置Ｂ２の裏面電極３（カソード）が負側となっている。これにより、図１０の場合と同様に、アノード領域４０からホールが流出してダイオード素子領域Ｊ２が導通状態となっている。
この期間では、半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加することを中断しているので、ホールの集中範囲Ｈ１は消失している。また、トレンチ底部の周囲に形成されていたｐ型反転層も消失している。このために、のドリフト層６０にホールが注入される効率が低下する。半導体装置Ｂ２のゲートＧＢ２に負のゲート電圧VGB2（−Ｖ（Ｖ））を印加した場合（図１０の場合）と比較して、ドリフト層６０に蓄積されるホールの量が減少する。半導体装置Ｂ１のＩＧＢＴを再びオンする前に（すなわち還流電流が流れていた半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる前に）、予め、半導体装置Ｂ２のダイオード素子領域Ｊ２のドリフト型層６０に蓄積されているホールの量を低減化しておくことができる。このために、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際に発生するリカバー損失を低下させることができる。
また、半導体装置Ｂ２のダイオード素子領域Ｊ２は、n型のホール吸収領域４２を備えている。n型のホール吸収領域４２を備えていると、半導体装置Ｂ２のダイオード素子領域Ｊ２が非導通状態となる際にアノード領域４０に戻るホールの一部をホール吸収領域４２で吸収することができる。ダイオード素子領域Ｊ２を導通状態から非導通状態に切換えたときのリカバリ損失をさらに少なくする。
図８の期間Ｑ３では、給電装置Ｋが図３に示す状態に戻る。期間Ｑ３では、再び、期間Ｑ１と同様に、半導体装置Ｂ１のゲートＧＢ１に閾値以上のゲート電圧VGB1（＋Ｖ（Ｖ））を印加している。また、半導体装置Ａ２のゲートＧＡ２に閾値以上のゲート電圧VGA2（＋Ｖ（Ｖ））を印加している。また、半導体装置Ｂ２と半導体装置Ａ１に印加するゲート電圧VGB2とゲート電圧VGA1は０Ｖとしている。
期間Ｑ３のうち、時刻ｔ３から時刻ｔ４までの間は、期間Ｑ２で還流電流が流れていた半導体装置Ｂ２のゲートＧＢ２のゲート電圧VGB2を、０（Ｖ）としている。時刻ｔ４以降は、ゲートＧＢ２に再び負のゲート電圧VGB2（−Ｖ（Ｖ））を印加する。
なお、時刻ｔ４は半導体装置Ｂ１のＩＧＢＴを再びオンした時刻ｔ３よりも後であり、半導体装置Ｂ２のダイオード素子領域Ｊ２がリカバリ動作をしている時に設定する。
ダイオード素子領域Ｊ２では、導通状態から非導通状態となった時に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流の発生は、導通状態の期間に、ドリフト層６０に流入したホールがアノード層５０やアノード領域４０に戻ることに起因する。本実施例では、半導体装置Ｂ２にリカバリ電流が発生する時に、半導体装置Ｂ２のトレンチゲート電極１２に負のゲート電圧VGB2を印加している。負電圧を印加すると、図１３に示すように、ドリフト層６０に残留していたホールが、トレンチゲート電極１２に引き寄せられ、ホールがアノード層５０やアノード領域４０に戻る速度を遅くすることができる。これにより、リカバリ電流の変化速度を抑制することができ、ソフト・リカバリ特性を実現することができる。リカバリ電流の変化速度に起因するサージ電圧を抑制することができる。また、リカバリ電流が大きな電流に発達することを防止することができる。
期間Ｑ３のうち、時刻ｔ３から時刻ｔ４までの間は、期間Ｑ２で還流電流が流れていた半導体装置Ｂ２のゲートＧＢ２のゲート電圧VGB2を、０（Ｖ）としている。時刻ｔ４以降は、ゲートＧＢ２に再び負のゲート電圧VGB2（−Ｖ（Ｖ））を印加する。
なお、時刻ｔ４は半導体装置Ｂ１のＩＧＢＴを再びオンした時刻ｔ３よりも後であり、半導体装置Ｂ２のダイオード素子領域Ｊ２がリカバリ動作をしている時に設定する。
ダイオード素子領域Ｊ２では、導通状態から非導通状態となった時に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流の発生は、導通状態の期間に、ドリフト層６０に流入したホールがアノード層５０やアノード領域４０に戻ることに起因する。本実施例では、半導体装置Ｂ２にリカバリ電流が発生する時に、半導体装置Ｂ２のトレンチゲート電極１２に負のゲート電圧VGB2を印加している。負電圧を印加すると、図１３に示すように、ドリフト層６０に残留していたホールが、トレンチゲート電極１２に引き寄せられ、ホールがアノード層５０やアノード領域４０に戻る速度を遅くすることができる。これにより、リカバリ電流の変化速度を抑制することができ、ソフト・リカバリ特性を実現することができる。リカバリ電流の変化速度に起因するサージ電圧を抑制することができる。また、リカバリ電流が大きな電流に発達することを防止することができる。
その後に、給電装置Ｋを構成する半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２のゲートＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２に印加するゲート電圧VGA1,VGA2,VGB1,VGB2を切換え、図２から図４に示す状態を繰り返す。
本実施例では、図４に示す半導体装置Ｂ２のダイオード素子領域Ｊ２に還流電流が流れる場合について説明したが、他の半導体装置のダイオード素子領域Ｊ２に還流電流が流れる場合（図２、図５、図７に示す各々の状態）も、半導体装置Ｂ２の場合と同様である。
本実施例では、図４に示す半導体装置Ｂ２のダイオード素子領域Ｊ２に還流電流が流れる場合について説明したが、他の半導体装置のダイオード素子領域Ｊ２に還流電流が流れる場合（図２、図５、図７に示す各々の状態）も、半導体装置Ｂ２の場合と同様である。
上記した給電装置Ｋの駆動方法によると、各々の半導体装置のダイオード素子領域Ｊ２の特性を能動的に制御することができる。いずれかの半導体装置のダイオード素子領域Ｊ２に還流電流が流れるときには、そのダイオード素子領域Ｊ２のホールの流入量を増加する。還流電流が流れ易い状態に切換えることによって、順方向電圧降下を低減化して定常損失を低減化することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れるときには、予めそのダイオード素子領域Ｊ２に蓄積されているホールの量を減少させておくことでリカバリ電流を抑制することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れているときには、そのダイオード素子領域Ｊ２におけるホールの移動を抑制することでリカバリ電流が増大化することを抑制し、リカバリ電流の変化速度を遅くすることができる。
なお、本実施例では、モータＭが単相の場合の給で装置Ｋについて説明したが、例えばモータＭが３相の場合には、６個の逆導通型の半導体装置を用いて給電装置を構成することができる。本発明は、給電回路の相数に限定されるものではない。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れるときには、予めそのダイオード素子領域Ｊ２に蓄積されているホールの量を減少させておくことでリカバリ電流を抑制することができる。
また、そのダイオード素子領域Ｊ２にリカバリ電流が流れているときには、そのダイオード素子領域Ｊ２におけるホールの移動を抑制することでリカバリ電流が増大化することを抑制し、リカバリ電流の変化速度を遅くすることができる。
なお、本実施例では、モータＭが単相の場合の給で装置Ｋについて説明したが、例えばモータＭが３相の場合には、６個の逆導通型の半導体装置を用いて給電装置を構成することができる。本発明は、給電回路の相数に限定されるものではない。
給電装置Ｋを構成する半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２の製造方法を、図１４から図２１を参照して説明する。
図１４に示すように、まず、n-型の半導体基板２を準備する。表面２ａからp型不純物を注入する。熱処理をすることにより、図１４に示すp--型層Ｐ１が形成される。
次に、図１５に示すように、ダイオード素子領域Ｊ２（図１参照）を形成する範囲の表面２ａに、マスクＲ１を形成する。再び、表面２ａからp型不純物を注入する。表面２ａにマスクＲ１を形成している範囲にはp型不純物が注入されないので、表面２ａにマスクＲ１を形成していない範囲のp型不純物の濃度がp--型層Ｐ１よりも高くなる。熱処理をすることにより、表面２ａにマスクＲ１を形成していない範囲のp--型層Ｐ１が、p-型のボディ層３０となり、表面２ａにマスクＲ１を形成している範囲のp--型層Ｐ１がそのまま残り、p--型のアノード層５０となる。なお、前記したp--型層Ｐ１を形成するための熱処理は実施せずに、まとめて熱処理をしてボディ層３０とアノード層５０を形成してもよい。
図１４に示すように、まず、n-型の半導体基板２を準備する。表面２ａからp型不純物を注入する。熱処理をすることにより、図１４に示すp--型層Ｐ１が形成される。
次に、図１５に示すように、ダイオード素子領域Ｊ２（図１参照）を形成する範囲の表面２ａに、マスクＲ１を形成する。再び、表面２ａからp型不純物を注入する。表面２ａにマスクＲ１を形成している範囲にはp型不純物が注入されないので、表面２ａにマスクＲ１を形成していない範囲のp型不純物の濃度がp--型層Ｐ１よりも高くなる。熱処理をすることにより、表面２ａにマスクＲ１を形成していない範囲のp--型層Ｐ１が、p-型のボディ層３０となり、表面２ａにマスクＲ１を形成している範囲のp--型層Ｐ１がそのまま残り、p--型のアノード層５０となる。なお、前記したp--型層Ｐ１を形成するための熱処理は実施せずに、まとめて熱処理をしてボディ層３０とアノード層５０を形成してもよい。
次に、図１６に示すように、表面２ａからボディ層３０とアノード層５０を貫通する複数本のトレンチＴを形成する。次に、図１７に示すように、トレンチＴの内面を熱酸化し、絶縁膜１４を形成する。次に、トレンチＴ内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１２を形成する。トレンチＴの内面に形成された絶縁膜１４がゲート酸化膜として機能する。絶縁膜１４とトレンチゲート電極１２によって絶縁トレンチゲート電極ＴＧが形成される。
次に、図１８に示すように、半導体基板２のうち、ＩＧＢＴ素子領域Ｊ１となる範囲に、マスクの形成と不純物注入を繰り返して熱処理することによってトレンチゲート電極隣接領域２０とボディコンタクト領域２２を形成する。トレンチゲート電極隣接領域２０とボディコンタクト領域２２は、隣接する絶縁トレンチゲート電極ＴＧ間の表面２ａに形成する。
次に、半導体基板２のうち、ダイオード素子領域Ｊ２となる範囲に、アノード領域４０とホール吸収領域４２を形成する。アノード領域４０とホール吸収領域４２は、隣接する絶縁トレンチゲート電極ＴＧ間の表面２ａに形成する。
なお、ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極隣接領域２０とダイオード素子領域Ｊ２のホール吸収領域４２は、共にn+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。また、ＩＧＢＴ素子領域Ｊ１のボディコンタクト領域２２とダイオード素子領域Ｊ２のアノード領域４０は、共にp+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。
次に、半導体基板２のうち、ダイオード素子領域Ｊ２となる範囲に、アノード領域４０とホール吸収領域４２を形成する。アノード領域４０とホール吸収領域４２は、隣接する絶縁トレンチゲート電極ＴＧ間の表面２ａに形成する。
なお、ＩＧＢＴ素子領域Ｊ１のトレンチゲート電極隣接領域２０とダイオード素子領域Ｊ２のホール吸収領域４２は、共にn+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。また、ＩＧＢＴ素子領域Ｊ１のボディコンタクト領域２２とダイオード素子領域Ｊ２のアノード領域４０は、共にp+型の半導体領域であるとともに、表面２ａからの深さも同程度であるので、同じプロセスで形成することが好ましい。
次に、図１９に示すように、トレンチゲート電極１２が表面２ａに露出している部分に絶縁膜１０を形成する。次に、表面２ａに表面電極１を形成する。トレンチゲート電極１２は、図１９に示す奥行き方向にいずれかの位置で図示していないゲート配線と接続する。
次に、図２０に示すように半導体基板２を下方から削る。その後、半導体基板２の裏面２ｂのうちＩＧＢＴ素子領域Ｊ１を形成する範囲の裏面２ｂにマスクＲ２を形成する。そして、裏面２ｂからn型不純物を注入する。その後、レーザアニールを行うことによりマスクＲ２が形成されていない範囲にn＋型のカソード領域７０を形成する。その後にマスクＲ２を除去する。
次に、図２１に示すように裏面２ｂのうちカソード領域７０が形成されている範囲にマスクＲ３を形成する。そして、裏面２ｂからp型不純物を注入する。その後、レーザアニールを行うことによりマスクＲ３が形成されていない範囲にp＋型のコレクタ領域８０を形成する。コレクタ領域８０と前述したカソード領域７０は同時にレーザアニールを行って形成してもよい。また、既に形成済みの上層部２Ｕへの影響が少ない範囲の温度であれば熱処理を行っても良い。
次に、コレクタ領域８０とカソード領域７０の双方に接続する裏面電極３を形成する。
次に、コレクタ領域８０とカソード領域７０の双方に接続する裏面電極３を形成する。
本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２にn型のトレンチゲート電極隣接領域２０が形成されていない。ダイオード素子領域Ｊ２からは、ドリフト型層６０に電子が注入されない。アノード層５０のp型の不純物濃度を低くすることでＩＧＢＴ素子領域Ｊ１のボディ層３０よりもチャネルが形成され易くなったとしても、ＩＧＢＴ素子領域Ｊ１がオン状態となるしきい値電圧は低下しない。半導体装置１００の短絡耐量が低下しない。したがって、アノード層５０のp型不純物の濃度を、ダイオード素子領域Ｊ２にとって最適な濃度となるように低くすることができる。これにより、ダイオード素子領域Ｊ２が導通状態のときに、ドリフト層６０に注入されるホールの量を、ダイオード素子領域Ｊ２にとって最適となる量に抑制することができる。従来の逆導通半導体装置ではダイオード素子領域Ｊ２にとって過多であったホールの注入量を抑制することができるので、ダイオード素子領域Ｊ２が導通状態から非導通状態に移行する際のリカバリ損失を低減化することができる。
また図３１に示す従来の半導体装置１００ａでは、ＩＧＢＴ素子領域Ｊ１０１のエミッタ・コレクタ間（n+型のトレンチゲート電極隣接領域１２０とコレクタ領域１８０の間）に電流が流れているＩＧＢＴ素子領域Ｊ１０１のオン状態の際に、ダイオード素子領域Ｊ１０２からもドリフト層１６０に電子が注入されている。ダイオード素子領域Ｊ１０２が、オン状態の際のＩＧＢＴ素子領域Ｊ１０１の特性に影響を及ぼしている。一方、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２にn型のトレンチゲート電極隣接領域１２０が形成されていない。このため、ＩＧＢＴ素子領域Ｊ１がオン状態の際に、ダイオード素子領域Ｊ２からは、ドリフト層６０に電子が注入されない。ダイオード素子領域Ｊ２が、オン状態の際のＩＧＢＴ素子領域Ｊ１の特性に影響を及ぼさない。同一半導体基板２に形成されているダイオード素子領域Ｊ２が、ＩＧＢＴ素子領域Ｊ１の動作に干渉しない。
また、本実施例の半導体装置では、表面２ａに臨んでいるアノード領域４０のp型の不純物濃度を高濃度で形成することができるので、p型のアノード領域４０と半導体基板２の表面２ａに形成する表面電極１を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
半導体装置Ｂ１によると、ダイオード素子領域Ｊ１のリカバリ損失を、他の特性を劣化させることなく低減化することができる。
また、本実施例の半導体装置では、ダイオード素子領域Ｊ２が非導通状態に切り換わる際に、ホールの一部が、ホール吸収領域４２に吸収される。ダイオード素子領域Ｊ２のリカバリ損失をさらに低減化することができる。
また図３１に示す従来の半導体装置１００ａでは、ＩＧＢＴ素子領域Ｊ１０１のエミッタ・コレクタ間（n+型のトレンチゲート電極隣接領域１２０とコレクタ領域１８０の間）に電流が流れているＩＧＢＴ素子領域Ｊ１０１のオン状態の際に、ダイオード素子領域Ｊ１０２からもドリフト層１６０に電子が注入されている。ダイオード素子領域Ｊ１０２が、オン状態の際のＩＧＢＴ素子領域Ｊ１０１の特性に影響を及ぼしている。一方、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２にn型のトレンチゲート電極隣接領域１２０が形成されていない。このため、ＩＧＢＴ素子領域Ｊ１がオン状態の際に、ダイオード素子領域Ｊ２からは、ドリフト層６０に電子が注入されない。ダイオード素子領域Ｊ２が、オン状態の際のＩＧＢＴ素子領域Ｊ１の特性に影響を及ぼさない。同一半導体基板２に形成されているダイオード素子領域Ｊ２が、ＩＧＢＴ素子領域Ｊ１の動作に干渉しない。
また、本実施例の半導体装置では、表面２ａに臨んでいるアノード領域４０のp型の不純物濃度を高濃度で形成することができるので、p型のアノード領域４０と半導体基板２の表面２ａに形成する表面電極１を良好にオーミック接触させることができる。双方の間で電圧降下が発生することによる局所的な発熱を抑制することができる。
半導体装置Ｂ１によると、ダイオード素子領域Ｊ１のリカバリ損失を、他の特性を劣化させることなく低減化することができる。
また、本実施例の半導体装置では、ダイオード素子領域Ｊ２が非導通状態に切り換わる際に、ホールの一部が、ホール吸収領域４２に吸収される。ダイオード素子領域Ｊ２のリカバリ損失をさらに低減化することができる。
なお、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２の全てのセル（隣接する絶縁トレンチゲート電極ＴＧの間）で、アノード領域４０が絶縁トレンチゲート電極ＴＧに接している場合について説明したが、アノード領域４０が一部のセルで絶縁トレンチゲート電極ＴＧに接している構成であってもよい。
また、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２の全てのセルに、ホール吸収領域４２が形成されている場合について説明したが、ホール吸収領域４２は一部のセルに形成されている構成であってもよい。
また、本実施例の半導体装置Ａ１，Ａ２，Ｂ１，Ｂ２では、ダイオード素子領域Ｊ２の全てのセルに、ホール吸収領域４２が形成されている場合について説明したが、ホール吸収領域４２は一部のセルに形成されている構成であってもよい。
（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図２２と図２３を参照して説明する。図２２に示すように、本実施例の半導体装置Ｂ１１の特徴は、ＩＧＢＴ素子領域Ｊ１１のボディ層３２の中間深さにn型のボディ分割領域９０が形成されていることである。ボディ分割領域９０は電気的にフローティング状態であることが好ましい。
図２２は、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１のオン状態を説明する図である。図２３は、半導体装置Ｂ１１のダイオード素子領域Ｊ１２の導通状態を説明する図である。なお、図２２，２３では、図１に示す半導体装置Ｂ１と同等の構成要素には、同一番号の符号を付して重複説明を省略する。
本発明を具現化した半導体装置の第２実施例を、図２２と図２３を参照して説明する。図２２に示すように、本実施例の半導体装置Ｂ１１の特徴は、ＩＧＢＴ素子領域Ｊ１１のボディ層３２の中間深さにn型のボディ分割領域９０が形成されていることである。ボディ分割領域９０は電気的にフローティング状態であることが好ましい。
図２２は、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１のオン状態を説明する図である。図２３は、半導体装置Ｂ１１のダイオード素子領域Ｊ１２の導通状態を説明する図である。なお、図２２，２３では、図１に示す半導体装置Ｂ１と同等の構成要素には、同一番号の符号を付して重複説明を省略する。
半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１では、裏面電極３が正側に接続されているとともに、表面電極１が負側にある状態で、トレンチゲート電極１２に印加するゲート電圧をオン・オフすることによってエミッタ・コレクタ間（トレンチゲート電極隣接領域２０とコレクタ領域８０との間）に流れる電流をオン・オフする。
トレンチゲート電極１２に、閾値以上のゲート電圧を印加すると、トレンチゲート電極１２が絶縁膜１４を介して対向している範囲のボディ層３２にチャネル（図２２にバツ印で模式的に示している。）が形成される。チャネルは、ボディ分割領域９０で分割された上部ボディ層３２ａと下部ボディ層３２ｂの双方に形成される。トレンチゲート電極隣接領域２０から流出した電子が、上部ボディ層３２ａのチャネルとボディ分割領域９０と下部ボディ層３２ｂのチャネルを介してドリフト層６０に注入される。また、コレクタ領域８０からは、ドリフト層６０に向けてホールが移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１が低いオン電圧でオン状態となる。
半導体装置Ｂ１１のダイオード素子領域Ｊ１２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。しかしながら、ダイオード素子領域Ｊ１２には、電子を流出するn型のトレンチゲート電極隣接領域２０がないため、電子がドリフト層６０に注入されない。
トレンチゲート電極１２に、閾値以上のゲート電圧を印加すると、トレンチゲート電極１２が絶縁膜１４を介して対向している範囲のボディ層３２にチャネル（図２２にバツ印で模式的に示している。）が形成される。チャネルは、ボディ分割領域９０で分割された上部ボディ層３２ａと下部ボディ層３２ｂの双方に形成される。トレンチゲート電極隣接領域２０から流出した電子が、上部ボディ層３２ａのチャネルとボディ分割領域９０と下部ボディ層３２ｂのチャネルを介してドリフト層６０に注入される。また、コレクタ領域８０からは、ドリフト層６０に向けてホールが移動する。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１が低いオン電圧でオン状態となる。
半導体装置Ｂ１１のダイオード素子領域Ｊ１２でも、トレンチゲート電極１２に絶縁膜１４を介して対向しているp--型のアノード層５０がn型に反転し、n型チャネルが形成される。しかしながら、ダイオード素子領域Ｊ１２には、電子を流出するn型のトレンチゲート電極隣接領域２０がないため、電子がドリフト層６０に注入されない。
トレンチゲート電極１２に印加するゲート電圧が閾値未満となると（例えば、０Ｖを印加すると）、ボディ層３２に形成されていたn型チャネルが消失する。トレンチゲート電極隣接領域２０から流出した電子がドリフト層６０に注入されなくなり、半導体装置Ｂ１１のＩＧＢＴ素子領域Ｊ１１がオフ状態となる。
図２３に示すように、半導体装置Ｂ１１の表面電極１が正側に接続されるとともに、裏面電極３が負側に接続されると、ダイオード素子領域Ｊ１２のアノード・カソード間（アノード領域４０とカソード領域７０の間）に電流が流れて導通状態となる。
第１実施例の図１０に示す場合と同様に、この期間に半導体装置Ｂ１１のトレンチゲート電極１２に負電圧を印加すると、ドリフト層６０に注入されるホールの量が増え、ダイオード素子領域Ｊ１２の定常損失を低減化することができる。ただし、この場合には、ボディ分割領域９０のうちの絶縁トレンチゲート電極ＴＧと接する範囲の導電型がp型に反転してしまわない程度の負電圧を印加する。
この際にＩＧＢＴ素子領域Ｊ１１では、ボディコンタクト領域２２からホールが流出するものの、下部ボディ層３２ｂとボディ分割領域９０によって形成されるダイオードに阻まれて、このホールがドリフト層６０に注入されない。
第１実施例の図１０に示す場合と同様に、この期間に半導体装置Ｂ１１のトレンチゲート電極１２に負電圧を印加すると、ドリフト層６０に注入されるホールの量が増え、ダイオード素子領域Ｊ１２の定常損失を低減化することができる。ただし、この場合には、ボディ分割領域９０のうちの絶縁トレンチゲート電極ＴＧと接する範囲の導電型がp型に反転してしまわない程度の負電圧を印加する。
この際にＩＧＢＴ素子領域Ｊ１１では、ボディコンタクト領域２２からホールが流出するものの、下部ボディ層３２ｂとボディ分割領域９０によって形成されるダイオードに阻まれて、このホールがドリフト層６０に注入されない。
図３２に示す従来の逆導通型の半導体装置１００ａでは、ダイオード素子領域Ｊ１０２が導通状態のときに、ＩＧＢＴ素子領域Ｊ１０１のp+型領域１２２（ボディコンタクト領域）から流出するホールもドリフト層６０に注入されていた。本実施例の半導体装置Ｂ１１では、ボディ分割領域９０によって分割されたボディ層３２の下部ボディ層３２ｂと、ボディ分割領域９０とのpn接合によって、内蔵ダイオードが形成される。内蔵ダイオードに流すことが可能な電流の向きは、ダイオード素子領域Ｊ１２に流すことが可能な電流の向きとは逆向きとなる。ダイオード素子領域Ｊ１２が導通状態の際にＩＧＢＴ素子領域Ｊ１１のボディコンタクト領域２２から放出されたホールがドリフト層６０に注入されない。導通状態のダイオード素子領域Ｊ１２の特性に、ＩＧＢＴ素子領域Ｊ１１から流出したホールが影響を及ぼさない。導通状態のダイオード素子領域Ｊ１２の動作が、同一半導体基板２に形成されているＩＧＢＴ素子領域Ｊ１１に干渉されない。
なお、複数個の半導体装置Ｂ１１を用い、第１実施例で説明した給電装置Ｋ（図２から図７参照）を構成することもできる。
なお、複数個の半導体装置Ｂ１１を用い、第１実施例で説明した給電装置Ｋ（図２から図７参照）を構成することもできる。
本実施例の半導体装置Ｂ１１では、ＩＧＢＴ素子領域Ｊ１１の全てのセル（隣接する絶縁トレンチゲート電極ＴＧの間）に、ボディ分割領域９０が形成されている場合について説明したが、ボディ分割領域９０が一部のセルに形成されている構成であってもよい。
（第３実施例）
本発明を具現化した半導体装置の第３実施例を、図２４を参照して説明する。
本実施例の半導体装置は、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２が隣接しているだけでなく、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２を備えている。
電流検出用ＩＧＢＴ素子領域Ｎ１は、ＩＧＢＴ素子領域Ｍ１よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ＩＧＢＴ素子領域Ｎ１の周囲は、ダイオード素子領域Ｍ２と電流検出用ダイオード素子領域Ｎ２で取囲まれており、ＩＧＢＴ素子領域Ｍ１から隔てられている。電流検出用ＩＧＢＴ素子領域Ｎ１は、ダイオード素子領域Ｍ２の一端部（ＩＧＢＴ素子領域Ｍ１側の下方の端部）で入れ子状に形成されている。
電流検出用ダイオード素子領域Ｎ２は、ダイオード素子領域Ｍ２よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ダイオード素子領域Ｎ２の周囲は、ＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１で取囲まれており、ダイオード素子領域Ｍ２から隔てられている。電流検出用ダイオード素子領域Ｎ２は、ＩＧＢＴ素子領域Ｍ１の一端部（ダイオード素子領域Ｍ２側の下方の端部）で入れ子状に形成されている。電流検出用ダイオード素子領域Ｎ２と電流検出用ＩＧＢＴ素子領域Ｎ１は隣接している。
本発明を具現化した半導体装置の第３実施例を、図２４を参照して説明する。
本実施例の半導体装置は、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２が隣接しているだけでなく、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２を備えている。
電流検出用ＩＧＢＴ素子領域Ｎ１は、ＩＧＢＴ素子領域Ｍ１よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ＩＧＢＴ素子領域Ｎ１の周囲は、ダイオード素子領域Ｍ２と電流検出用ダイオード素子領域Ｎ２で取囲まれており、ＩＧＢＴ素子領域Ｍ１から隔てられている。電流検出用ＩＧＢＴ素子領域Ｎ１は、ダイオード素子領域Ｍ２の一端部（ＩＧＢＴ素子領域Ｍ１側の下方の端部）で入れ子状に形成されている。
電流検出用ダイオード素子領域Ｎ２は、ダイオード素子領域Ｍ２よりも表面での占有面積が狭い。半導体基板を表面から観測すると、電流検出用ダイオード素子領域Ｎ２の周囲は、ＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１で取囲まれており、ダイオード素子領域Ｍ２から隔てられている。電流検出用ダイオード素子領域Ｎ２は、ＩＧＢＴ素子領域Ｍ１の一端部（ダイオード素子領域Ｍ２側の下方の端部）で入れ子状に形成されている。電流検出用ダイオード素子領域Ｎ２と電流検出用ＩＧＢＴ素子領域Ｎ１は隣接している。
本実施例のＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１は、第２実施例のＩＧＢＴ素子領域Ｊ１１（図２２参照）によって構成されている。本実施例のダイオード素子領域Ｍ２と電流検出用ダイオード素子領域Ｎ２は、第２実施例のダイオード素子領域Ｊ１２によって構成されている。
ダイオード素子領域Ｊ１２にはn型のトレンチゲート電極隣接領域２０が形成されていないために、オン状態のＩＧＢＴ素子領域Ｊ１１の特性は、ダイオード素子領域Ｊ１２によって影響されない。また、ＩＧＢＴ素子領域Ｊ１１にはボディ分割領域９０が形成されているために、導通状態のダイオード素子領域Ｊ１２の特性は、ＩＧＢＴ素子領域Ｊ１１によって影響されない。ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２が干渉し合わない。
そのために、図２４に示すように、一方の素子領域に他方の電流検出用素子領域を入れ子状に形成することができる。一方の素子領域と、その素子の電流検出用素子領域は離間されているので干渉し合わない。
電流検出用ＩＧＢＴ素子領域Ｎ１に流れる電流を検出することにより、ＩＧＢＴ素子領域Ｍ１に流れる電流を算出することができる。電流検出用ダイオード素子領域Ｎ２に流れる電流を検出することにより、ダイオード素子領域Ｍ２に流れる電流を算出することができる。
ダイオード素子領域Ｊ１２にはn型のトレンチゲート電極隣接領域２０が形成されていないために、オン状態のＩＧＢＴ素子領域Ｊ１１の特性は、ダイオード素子領域Ｊ１２によって影響されない。また、ＩＧＢＴ素子領域Ｊ１１にはボディ分割領域９０が形成されているために、導通状態のダイオード素子領域Ｊ１２の特性は、ＩＧＢＴ素子領域Ｊ１１によって影響されない。ＩＧＢＴ素子領域Ｊ１１とダイオード素子領域Ｊ１２が干渉し合わない。
そのために、図２４に示すように、一方の素子領域に他方の電流検出用素子領域を入れ子状に形成することができる。一方の素子領域と、その素子の電流検出用素子領域は離間されているので干渉し合わない。
電流検出用ＩＧＢＴ素子領域Ｎ１に流れる電流を検出することにより、ＩＧＢＴ素子領域Ｍ１に流れる電流を算出することができる。電流検出用ダイオード素子領域Ｎ２に流れる電流を検出することにより、ダイオード素子領域Ｍ２に流れる電流を算出することができる。
従来は、電流検出用ＩＧＢＴ素子領域Ｎ１を、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２から分離するために、各々の領域の間に拡散層や絶縁トレンチを形成していた。また、電流検出用ダイオード素子領域Ｎ２を、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２から分離するために、各々の領域の間に拡散層や絶縁トレンチを形成していた。本実施例によると、拡散層や絶縁トレンチを形成する必要がないので、半導体基板のスペースを有効に利用することができる。半導体装置を小型化することができる。
また、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２は、同時にオン状態となることがなく、しかも双方は隣接している。このため、双方に共通の表面電極と裏面電極を形成することができる。それぞれに電極を形成する工程を削減することができる。また、電極を引き出す端子も共通の端子を用いることができるので、各々を計測器に接続する手間を削減することができる。
また、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２は、同時にオン状態となることがなく、しかも双方は隣接している。このため、双方に共通の表面電極と裏面電極を形成することができる。それぞれに電極を形成する工程を削減することができる。また、電極を引き出す端子も共通の端子を用いることができるので、各々を計測器に接続する手間を削減することができる。
より確実に各々の素子を分離するために、図２５に示すように、各々の素子領域に共通して伸びている絶縁トレンチゲート電極（太線で示している。）を利用してもよい。絶縁トレンチゲート電極ＴＧ１が、ＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２の境界と、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１の境界に沿って伸びている。範囲Ｗ１でＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が、絶縁トレンチゲート電極ＴＧ１で分離されている。また、範囲Ｗ２でダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が、絶縁トレンチゲート電極ＴＧ１で分離されている。
また、図２６に示すように、図２５に示す構成に、さらに絶縁トレンチＢＴ１，ＢＴ２，ＢＴ３を形成して、より確実に素子を分離してもよい。絶縁トレンチＢＴ１によってＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２が分離されている。また、絶縁トレンチＢＴ１によって電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２が分離されている。絶縁トレンチＢＴ２によってＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が分離されている。絶縁トレンチＢＴ３によってダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が分離されている。
なお、絶縁トレンチＢＴ１，ＢＴ２，ＢＴ３は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。
なお、絶縁トレンチＢＴ１，ＢＴ２，ＢＴ３は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。
また、複数本の絶縁トレンチゲート電極が、図２７に示す縦方向に伸びていることもある。絶縁トレンチゲート電極ＴＧ３が、ＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２の境界に揃って伸びている。また、絶縁トレンチゲート電極ＴＧ４が、ＩＧＢＴ素子領域Ｍ１とダイオード素子領域Ｍ２の境界に沿って伸びているとともに、電流検出用ＩＧＢＴ素子領域Ｎ１と電流検出用ダイオード素子領域Ｎ２に沿って伸びている。また、絶縁トレンチゲート電極ＴＧ５が、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１の境界に沿って伸びている。範囲Ｗ３，Ｗ４，Ｗ５で、各々の素子領域が絶縁トレンチゲート電極によって分離されている。
また、図２８に示すように、図２７に示す構成に、さらに絶縁トレンチＢＴ４を形成して、より確実に素子を分離してもよい。絶縁トレンチＢＴ４によってＩＧＢＴ素子領域Ｍ１と電流検出用ダイオード素子領域Ｎ２が分離されている。また、ダイオード素子領域Ｍ２と電流検出用ＩＧＢＴ素子領域Ｎ１が分離されている。
絶縁トレンチＢＴ４は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。
素子領域の境界のうち少なくとも一部に絶縁トレンチを形成することにより、さらに互いの素子が干渉し合わない構成とすることができる。
絶縁トレンチＢＴ４は、トレンチに絶縁体が充填されている構成であってもよいし、絶縁トレンチゲート電極と同じ構成であってもよい。
素子領域の境界のうち少なくとも一部に絶縁トレンチを形成することにより、さらに互いの素子が干渉し合わない構成とすることができる。
ＩＧＢＴ素子領域Ｍ１と電流検出用ＩＧＢＴ素子領域Ｎ１を構成しているＩＧＢＴ素子領域Ｊ１１には、ボディ分割領域９０が形成されている。これにより、ＩＧＢＴ素子領域Ｊ１１がオン状態のときに、ホールがドリフト層６０からボディコンタクト領域２２に抜けにくいため、伝導度変調現象を活発化させることができる。素子領域の境界の少なくとも一部が、絶縁トレンチゲート電極か絶縁トレンチで分離されていれば、ＩＧＢＴ素子領域Ｊ１１がオン状態のときに、ホールがn-型層６０から隣接する素子領域に移動することを抑制することができる。
なお、電流検出用ＩＧＢＴ素子領域Ｎ１の裏面に必ずコレクタ領域８０が形成されている必要はない。電流検出用ＩＧＢＴ素子領域Ｎ１に隣接する素子領域の裏面にp型の半導体領域が形成されていれば電流を検出することができる。
また、電流検出用ダイオード素子領域Ｎ２の裏面に必ずカソード領域７０が形成されている必要はない。電流検出用ダイオード素子領域Ｎ２に隣接する素子領域の裏面にn型の半導体領域が形成されていれば電流を検出することができる。
また、電流検出用ダイオード素子領域Ｎ２の裏面に必ずカソード領域７０が形成されている必要はない。電流検出用ダイオード素子領域Ｎ２に隣接する素子領域の裏面にn型の半導体領域が形成されていれば電流を検出することができる。
なお、半導体基板を表面から観測すると、図２９に示すように、電流検出用ダイオード素子領域Ｎ２１の周囲が三方向からＩＧＢＴ素子領域Ｍ１１に囲まれていてもよい。電流検出用ＩＧＢＴ素子領域Ｎ１１の周囲が三方向からダイオード素子領域Ｍ２１に囲まれていてもよい。ＩＧＢＴ素子領域Ｍ１１と電流検出用ＩＧＢＴ素子領域Ｎ１１を更に離間させることができるので、ＩＧＢＴ素子領域Ｍ１１と電流検出用ＩＧＢＴ素子領域Ｎ１１を確実に分離することができる。また、ダイオード素子領域Ｍ２１と電流検出用ＩＧＢＴ素子領域Ｎ１１を確実に分離することができる。
なお、電流検出用ＩＧＢＴ素子領域Ｎ１１の裏面に必ずコレクタ領域８０が形成されている必要はない。ＩＧＢＴ素子領域Ｍ１１の裏面にp型の半導体領域が形成されていれば電流を検出することができる。また、電流検出用ダイオード素子領域Ｎ２１の裏面に必ずカソード領域７０が形成されている必要はない。ダイオード素子領域Ｍ２１の裏面にn型の半導体領域が形成されていれば電流を検出することができる。
なお、電流検出用ＩＧＢＴ素子領域Ｎ１１の裏面に必ずコレクタ領域８０が形成されている必要はない。ＩＧＢＴ素子領域Ｍ１１の裏面にp型の半導体領域が形成されていれば電流を検出することができる。また、電流検出用ダイオード素子領域Ｎ２１の裏面に必ずカソード領域７０が形成されている必要はない。ダイオード素子領域Ｍ２１の裏面にn型の半導体領域が形成されていれば電流を検出することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：表面電極
２：半導体基板
２Ｌ：下層部
２Ｕ：上層部
２ａ：表面
２ｂ：裏面
３：裏面電極
１０：絶縁膜
１２：トレンチゲート電極
１４：絶縁膜
２０：トレンチゲート電極隣接領域
２２：ボディコンタクト領域
３０，３２：ボディ層
３２ａ： 上部ボディ層
３２ｂ：下部ボディ層
４０：アノード領域
４２：ホール吸収領域
５０：アノード層
６０：ドリフト層
７０：カソード領域
８０：コレクタ領域
９０：ボディ分割領域
Ａ，Ｂ： 直列回路
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ１１： 半導体装置
ＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４：絶縁トレンチ
ｃ，ｄ： 端子
Ｈ１：範囲
Ｊ１，Ｊ１１：ＩＧＢＴ素子領域
Ｊ２，Ｊ１２：ダイオード素子領域
Ｋ：給電装置
Ｍ：モータ
ｘ，ｙ：中間電位点
Ｍ１，Ｍ１１：ＩＧＢＴ素子領域
Ｍ２，Ｍ２１：ダイオード素子領域
Ｎ１，Ｎ１１：電流検出用ＩＧＢＴ素子領域
Ｎ２，Ｎ２１：電流検出用ダイオード素子領域
Ｒ１，Ｒ２，Ｒ３：マスク
Ｓ：電源
Ｔ：トレンチ
ＴＧ：絶縁トレンチゲート電極
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５：範囲
２：半導体基板
２Ｌ：下層部
２Ｕ：上層部
２ａ：表面
２ｂ：裏面
３：裏面電極
１０：絶縁膜
１２：トレンチゲート電極
１４：絶縁膜
２０：トレンチゲート電極隣接領域
２２：ボディコンタクト領域
３０，３２：ボディ層
３２ａ： 上部ボディ層
３２ｂ：下部ボディ層
４０：アノード領域
４２：ホール吸収領域
５０：アノード層
６０：ドリフト層
７０：カソード領域
８０：コレクタ領域
９０：ボディ分割領域
Ａ，Ｂ： 直列回路
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ１１： 半導体装置
ＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４：絶縁トレンチ
ｃ，ｄ： 端子
Ｈ１：範囲
Ｊ１，Ｊ１１：ＩＧＢＴ素子領域
Ｊ２，Ｊ１２：ダイオード素子領域
Ｋ：給電装置
Ｍ：モータ
ｘ，ｙ：中間電位点
Ｍ１，Ｍ１１：ＩＧＢＴ素子領域
Ｍ２，Ｍ２１：ダイオード素子領域
Ｎ１，Ｎ１１：電流検出用ＩＧＢＴ素子領域
Ｎ２，Ｎ２１：電流検出用ダイオード素子領域
Ｒ１，Ｒ２，Ｒ３：マスク
Ｓ：電源
Ｔ：トレンチ
ＴＧ：絶縁トレンチゲート電極
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５：範囲
Claims (1)
- 半導体基板を有する半導体装置であり、
前記半導体基板には、
前記半導体基板の裏面に臨んでいるｐ型のコレクタ層と、
前記半導体基板の裏面に臨んでいる領域のうちの前記コレクタ層以外の領域全体に形成されているｎ型のカソード層と、
前記コレクタ層及び前記カソード層上に積層されているｎ型のドリフト層と、
前記ドリフト層上に積層されているｐ型層と、
前記半導体基板の表面から前記ｐ型層を貫通して前記ドリフト層まで伸びている複数の絶縁トレンチゲート電極、
が形成されており、
前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、一定範囲内の複数のｐ型層に接する範囲には、絶縁トレンチゲート電極に接しており、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているｎ型のトレンチゲート電極隣接領域が形成されており、
前記複数の絶縁トレンチゲート電極によって区画された複数のｐ型層のうちの、前記一定範囲外の複数のｐ型層に接する範囲には、前記トレンチゲート電極隣接領域が形成されておらず、かつ、前記表面に臨んでおり、前記ｐ型層によって前記ドリフト層から分離されているp型のアノード領域が形成されており、
前記複数の絶縁トレンチゲート電極によって区画されたｐ型層のうち、前記トレンチゲート電極隣接領域に接するｐ型層であるボディ層と、前記トレンチゲート電極隣接領域に接しないｐ型層であるアノード層において、前記アノード層の不純物濃度が前記ボディ層の不純物濃度よりも薄く、
前記半導体基板をその厚み方向に沿って見たときに、前記コレクタ層が、前記ボディ層及び前記トレンチゲート隣接領域と重複しており、かつ、前記アノード層及び前記アノード領域と重複しておらず、
前記半導体基板をその厚み方向に沿って見たときに、前記カソード層が、前記アノード層及び前記アノード領域と重複しており、かつ、前記ボディ層及び前記トレンチゲート隣接領域と重複しておらず、
前記コレクタ層、ドリフト層、及び、ボディ層が積層されている領域がＩＧＢＴ領域であり、前記カソード層、ドリフト層、及び、アノード層が積層されている領域がダイオード領域であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011186425A JP4947230B2 (ja) | 2011-08-29 | 2011-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011186425A JP4947230B2 (ja) | 2011-08-29 | 2011-08-29 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007317344A Division JP4893609B2 (ja) | 2007-12-07 | 2007-12-07 | 半導体装置とその半導体装置を備えている給電装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011238975A JP2011238975A (ja) | 2011-11-24 |
| JP4947230B2 true JP4947230B2 (ja) | 2012-06-06 |
Family
ID=45326534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011186425A Active JP4947230B2 (ja) | 2011-08-29 | 2011-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4947230B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5700028B2 (ja) * | 2012-12-11 | 2015-04-15 | トヨタ自動車株式会社 | 半導体装置 |
| CN107888056B (zh) | 2013-07-10 | 2020-04-17 | 株式会社电装 | 驱动控制装置 |
| JP2016012647A (ja) * | 2014-06-27 | 2016-01-21 | トヨタ自動車株式会社 | 半導体装置 |
| JP6414090B2 (ja) * | 2016-01-27 | 2018-10-31 | 株式会社デンソー | 半導体装置 |
| JP7319601B2 (ja) * | 2019-11-01 | 2023-08-02 | 株式会社東芝 | 半導体装置 |
| CN116525656B (zh) * | 2023-07-04 | 2023-10-03 | 四川奥库科技有限公司 | 集电极侧含有浮空区的逆导型igbt器件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3779401B2 (ja) * | 1996-11-29 | 2006-05-31 | 株式会社東芝 | ダイオードの駆動方法 |
| JP4351745B2 (ja) * | 1997-09-19 | 2009-10-28 | 株式会社東芝 | 半導体装置 |
| JP4799829B2 (ja) * | 2003-08-27 | 2011-10-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ及びインバータ回路 |
| JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
| JP2007258363A (ja) * | 2006-03-22 | 2007-10-04 | Denso Corp | 半導体装置 |
| JP2008251620A (ja) * | 2007-03-29 | 2008-10-16 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP4506808B2 (ja) * | 2007-10-15 | 2010-07-21 | 株式会社デンソー | 半導体装置 |
| JP4483918B2 (ja) * | 2007-09-18 | 2010-06-16 | 株式会社デンソー | 半導体装置 |
-
2011
- 2011-08-29 JP JP2011186425A patent/JP4947230B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011238975A (ja) | 2011-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4893609B2 (ja) | 半導体装置とその半導体装置を備えている給電装置の駆動方法 | |
| JP4840370B2 (ja) | 半導体装置とその半導体装置を備えている給電装置の駆動方法 | |
| US8890252B2 (en) | Semiconductor device having switching element and free wheel diode and method for controlling the same | |
| US9627517B2 (en) | Bipolar semiconductor switch and a manufacturing method therefor | |
| JP2019169597A (ja) | 半導体装置 | |
| JP4947230B2 (ja) | 半導体装置 | |
| US8742456B2 (en) | Integrating a trench-gated thyristor with a trench-gated rectifier | |
| JP2006332127A (ja) | 電力用半導体装置 | |
| JP2009021557A (ja) | 半導体装置 | |
| JP7210342B2 (ja) | 半導体装置 | |
| JP2020047790A (ja) | 半導体装置 | |
| JP2013026534A (ja) | 半導体装置 | |
| US10262993B2 (en) | Semiconductor devices and a method for forming a semiconductor device | |
| JP2013021104A (ja) | 半導体装置 | |
| CN112038401A (zh) | 一种绝缘栅双极性晶体管结构及其制备方法 | |
| JP5458595B2 (ja) | 半導体装置、スイッチング装置、及び、半導体装置の制御方法。 | |
| JP5454073B2 (ja) | 半導体モジュールとその制御方法 | |
| WO2018135224A1 (ja) | 半導体装置、及びそれを用いた電力変換装置 | |
| JP2013021142A (ja) | 半導体装置 | |
| JP2024015431A (ja) | 半導体装置 | |
| JP7297709B2 (ja) | 半導体装置及び半導体回路 | |
| JP3491049B2 (ja) | 整流素子およびその駆動方法 | |
| JP7352437B2 (ja) | 半導体装置 | |
| US11296076B2 (en) | Semiconductor device | |
| US9209287B2 (en) | Power semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110829 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110829 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20111027 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20111117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120207 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4947230 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |