JP7352437B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力用半導体装置には、オン時の導通損失と、ターンオフ時のスイッチング損失と、を低減することが求められる。
特開２０１６－０９２１６３号公報 特開２０１１－４４６３８号公報
実施形態は、オン時の導通損失およびターンオフ時のスイッチング損失を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面と、を有する半導体部と、前記半導体部の前記第１面上に設けられた第１電極と、前記半導体部の前記第２面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた複数の第１制御電極、複数の第２制御電極および第３制御電極と、前記複数の第１制御電極に電気的に接続された第１制御端子と、前記複数の第２制御電極に電気的に接続された第２制御端子と、を備える。前記第１制御端子は、前記半導体部の前記第１面上に、前記第１電極から離間して配置され、前記半導体部から電気的に絶縁される。前記第２制御端子は、前記半導体部の前記第１面上に、前記第１電極および前記第１制御端子から離間して配置され、前記半導体部から電気的に絶縁される。前記複数の第１制御電極は、前記半導体部の前記第１面側に設けられた複数の第１トレンチ中にそれぞれ位置し、前記半導体部から第１絶縁膜により電気的に絶縁される。前記複数の第２制御電極は、前記半導体部の前記第１面側に設けられた複数の第２トレンチ中にそれぞれ位置し、前記半導体部から第２絶縁膜により電気的に絶縁される。前記第３制御電極は、前記半導体部の前記第１面側に設けられた第３トレンチ中に位置し、前記半導体部から第３絶縁膜により絶縁され、前記第１電極に電気的に接続される。前記複数の第１制御電極、前記複数の第２制御電極および前記第３制御電極は、前記半導体部の前記第１面に沿った方向に並び、前記第３制御電極は、前記複数の第１制御電極のうちの１つと前記複数の第２制御電極のうちの１つとの間に位置し、前記１つの第１制御電極と前記第３制御電極との間、および、前記１つの第２制御電極と前記第３制御電極との間には、他の第１制御電極および他の第２制御電極のいずれも配置されない。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、を含む。前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記第１制御電極に向き合う部分と、前記第２絶縁膜を介して前記第２制御電極に向き合う部分と、前記第３絶縁膜を介して前記第３制御電極に向き合う部分と、を含む。前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置される。前記第４半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第１電極は、前記第１制御電極から第４絶縁膜により電気的に絶縁され、前記第２制御電極から第５絶縁膜により電気的に絶縁され、前記第２半導体層および前記第３半導体層に電気的に接続される。前記第２電極は、前記第４半導体層に電気的に接続される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態に係る半導体装置の別の動作を示す模式断面図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第２変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、逆導通型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、を備える。半導体部１０は、例えば、シリコンである。第１電極２０は、例えば、エミッタ電極である。第１電極２０は、半導体部１０の第１面１０Ａ上に設けられる。第１電極２０は、例えば、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む金属層である。第２電極３０は、例えば、コレクタ電極である。第２電極３０は、半導体部１０の第２面１０Ｂ上に設けられる。第２電極３０は、例えば、チタニウム（Ｔｉ）もしくはアルミニウム（Ａｌ）を含む金属層である。第２面１０Ｂは、例えば、半導体部１０の裏面であり、第１面１０Ａの反対側に位置する。
半導体装置１は、第１制御電極４０と、第２制御電極５０と、第３制御電極６０と、をさらに備える。第１制御電極４０、第２制御電極５０および第３制御電極６０は、半導体部１０と第１電極２０との間に設けられる。第１制御電極４０、第２制御電極５０および第３制御電極６０は、例えば、導電性のポリシリコンである。
第１制御電極４０は、半導体部１０の第１面１０Ａ側に設けられた第１トレンチＧＴ１の内部に配置される。第１制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。第１絶縁膜４３は、例えば、シリコン酸化膜である。
第２制御電極５０は、半導体部１０の第１面１０Ａ側に設けられた第２トレンチＧＴ２の内部に配置される。第２制御電極５０は、第２絶縁膜５３により半導体部１０から電気的に絶縁される。第２絶縁膜５３は、例えば、シリコン酸化膜である。
第３制御電極６０は、半導体部１０の第１面１０Ａ側に設けられた第３トレンチＧＴ３の内部に配置される。第３制御電極６０は、第３絶縁膜６３により半導体部１０から電気的に絶縁される。第３絶縁膜６３は、例えば、シリコン酸化膜である。
半導体部１０は、第１導電形（以下、ｎ形）の第１半導体層１１と、第２導電形（以下、ｐ形）の第２半導体層１３と、ｎ形の第３半導体層１５と、ｐ形の第４半導体層２１と、ｎ形の第５半導体層２３と、ｎ形の第６半導体層２５と、を含む。
第１半導体層１１は、例えば、ｎ形ドリフト層である。第１半導体層１１は、例えば、低濃度（１×１０１５～１×１０１６ｃｍ－３）のｎ形不純物を含む。
第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１と第１電極２０との間に設けられる。第２半導体層１３は、例えば、５×１０１６～５×１０１７ｃｍ－３の濃度範囲のｐ形不純物を含む。
第２半導体層１３は、第１絶縁膜４３を介して第１制御電極４０に向き合い、第２絶縁膜５３を介して第２制御電極に向き合うように配置される。また、第２半導体層１３は、第３絶縁膜６３を介して第３制御電極に向き合うように配置される。
第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第３半導体層は、第１絶縁膜４３に接する位置に配置される。第３半導体層１５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。第１電極２０は、例えば、第３半導体層１５に接し、且つ電気的に接続される。
第１電極２０は、さらに第２半導体層１３に電気的に接続される。第１電極２０は、例えば、図示しないｐ形コンタクト層（図５参照）に接し、ｐ形コンタクト層を介して第２半導体層１３に電気的に接続されても良い。ｐ形コンタクト層は、第２半導体層１３と第１電極２０との間に選択的に設けられ、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
第４半導体層２１は、例えば、ｐ形コレクタ層である。第４半導体層２１は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第４半導体層２１は、例えば、第２半導体層１３のｐ形不純物と同レベルの濃度のｐ形不純物を含む。
第５半導体層２３は、例えば、ｎ形カソード層である。第５半導体層２３は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第５半導体層２３は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
第４半導体層２１および第５半導体層２３は、第２電極３０に沿って交互に配置される。第２電極３０は、第４半導体層２１および第５半導体層２３に電気的に接続される。また、第２電極３０は、第５半導体層２３を介して第１半導体層１１に電気的に接続される。
第６半導体層２５は、例えば、ｎ形バッファ層である。第６半導体層２５は、第１半導体層１１と第４半導体層２１との間に設けられる。第６半導体層２５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
第１制御電極４０は、第４絶縁膜４５により第１電極２０から電気的に絶縁される。第４絶縁膜４５は、例えば、シリコン酸化膜である。第１制御電極４０は、例えば、第１制御端子ＭＴに電気的に接続される。第１制御電極４０は、第２制御電極５０および第３制御電極６０から独立してバイアスされる。
第２制御電極５０は、第５絶縁膜５５により第１電極２０から電気的に絶縁される。第５絶縁膜５５は、例えば、シリコン酸化膜である。第２制御電極５０は、例えば、第２制御端子ＳＴに電気的に接続される。第２制御電極５０は、第１制御電極４０および第３制御電極６０から独立してバイアスされる。
第３制御電極６０は、例えば、第１電極２０に電気的に接続される。第１電極２０と第３制御電極６０との間には、例えば、第６絶縁膜６５が設けられる。第６絶縁膜６５は、例えば、シリコン酸化膜である。第１電極２０は、第６絶縁膜６５を貫いて第３制御電極６０に達するコンタクト部（図２参照）を介して、第３制御電極６０に電気的に接続される。
また、第６絶縁膜６５を配置しないで、第１電極２０が第３制御電極６０に直接つながるように構成しても良い。さらに、半導体部１０の第１面１０Ａ上に、第３制御電極６０につながる制御端子を配置し、第１電極２０とは独立にバイアスできる構造であっても良い。
図２は、実施形態に係る半導体装置１を示す模式平面図である。図２は、第１電極２０、第１制御端子ＭＴおよび第２制御端子ＳＴの配置を示す模式図である。
第１制御端子ＭＴおよび第２制御端子ＳＴは、例えば、ゲートパッドである。第１制御端子ＭＴおよび第２制御端子ＳＴは、例えば、絶縁膜２７により半導体部１０から電気的に絶縁される。絶縁膜２７は、例えば、シリコン酸化膜である。
図２に示すように、半導体装置１は、第１制御配線ＧＷ１および第２制御配線ＧＷ２をさらに備える。第１制御配線ＧＷ１は、第１制御端子ＭＴにつながり、例えば、Ｘ方向に延在する。第２制御配線ＧＷ２は、第２制御端子ＳＴにつながり、例えば、Ｘ方向に延在する。第１制御配線ＧＷ１および第２制御配線ＧＷ２は、例えば、絶縁膜２７により、半導体部１０から電気的に絶縁される。
第１制御端子ＭＴおよび第１制御配線ＧＷ１は、第１電極２０、第２制御端子ＳＴおよび第２制御配線ＧＷ２から離間して配置される。第２制御端子ＳＴおよび第２制御配線ＧＷ２は、第１電極２０から離間して配置される。第１電極２０は、例えば、第１制御端子ＭＴと第２制御端子ＳＴとの間、第１制御配線ＧＷ１と第２制御配線ＧＷ２との間に配置される。
図２中に破線で示すように、第１制御電極４０、第２制御電極５０および第３制御電極６０は、例えば、第１電極２０の下方において、Ｙ方向に延在する。第１制御電極４０は、第１制御端子ＭＴもしくは第１制御配線ＧＷ１と交差するように設けられる。第２制御電極５０は、第２制御端子ＳＴもしくは第２制御配線ＧＷ２と交差するように設けられる。
第１制御電極４０は、例えば、第１コンタクト部ＧＣ１を介して、第１制御端子ＭＴもしくは第１制御配線ＧＷ１に電気的に接続される。第１コンタクト部ＧＣ１は、第１制御電極４０が第１制御端子ＭＴもしくは第１制御配線ＧＷ１と交差する部分に設けられる。第１コンタクト部ＧＣ１は、第１制御端子ＭＴもしくは第１制御配線ＧＷ１から絶縁膜２７を貫いて延伸し、第１制御電極４０に接続される。第１コンタクト部ＧＣ１は、例えば、絶縁膜２７に設けられたコンタクトホール中に延在する第１制御端子ＭＴもしくは第１制御配線ＧＷ１の一部である。
第２制御電極５０は、例えば、第２コンタクト部ＧＣ２を介して、第２制御端子ＳＴもしくは第２制御配線ＧＷ２に電気的に接続される。第２コンタクト部ＧＣ２は、第２制御電極５０が第２制御端子ＳＴもしくは第２制御配線ＧＷ２と交差する部分に設けられる。第２コンタクト部ＧＣ２は、第２制御端子ＳＴもしくは第２制御配線ＧＷ２から絶縁膜２７を貫いて延伸し、第２制御電極５０に接続される。第２コンタクト部ＧＣ２は、例えば、絶縁膜２７に設けられたコンタクトホール中に延在する第２制御端子ＳＴもしくは第２制御配線ＧＷ２の一部である。
第３制御電極６０は、例えば、第３コンタクト部ＧＣ３を介して、第１電極２０に電気的に接続される。第３コンタクト部ＧＣ３は、第１電極２０から第６絶縁膜６５を貫いて延伸し、第３制御電極６０に接続される。第３コンタクト部ＧＣ３は、例えば、第６絶縁膜６５に設けられたコンタクトホール中に延在する第１電極２０の一部である。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の動作を示す模式断面図である。図３（ｃ）は、比較例に係る半導体装置２の動作を示す模式断面図である。図３（ａ）～（ｃ）は、半導体装置１および２をＩＧＢＴモードで動作させる場合のＯＮ状態における電荷の動きを示している。
図３（ａ）に示す例では、第１制御電極４０の閾値電圧を超えるゲート電圧が第１制御端子ＭＴに印加される。これにより、第１制御電極４０にオン電圧が供給され、第２半導体層１３と第１絶縁膜４３との界面にｎ形反転層（図示しない）が誘起される。このため、第１電極２０から第３半導体層１５およびｎ形反転層を介して第１半導体層１１へ電子が注入される。これに応じて、第４半導体層２１から第１半導体層１１へ正孔が注入される。その結果、第１半導体層１１における正孔および電子の密度が高くなり、第２電極３０から第１電極２０へ流れるコレクタ電流に対するオン抵抗が低減される。
このように、ＩＧＢＴモードでは、第１半導体層１１の正孔および電子の密度を高くして、オン抵抗を低減できるメリットがあるが、半導体装置１をオフ状態に移行させるためのターンオフ期間が長くなり、スイッチング損失が増えるデメリットも生じる。
図３（ｂ）は、半導体装置１をオン状態からオフ状態に移行させる前に実施される第２制御電極５０の制御方法を表している。例えば、第２制御端子ＳＴを介して第２制御電極５０にマイナス電圧を印加し、第１半導体層１１と第２絶縁膜５３との界面に、ｐ形反転層（図示しない）を誘起する。これにより、第１半導体層１１から第１電極２０への正孔の排出経路が形成され、正孔の排出が促進される。その結果、第１半導体層１１における正孔および電子の密度を低減することができる。
すなわち、第１制御電極４０に閾値電圧以下のオフ電圧を印加する前に、第２制御電極５０にマイナス電圧を印加する。これにより、第１半導体層１１の正孔および電子の密度を低減し、第１半導体層１１を空乏化するまでのターンオフ時間を短縮することができる。
さらに、実施形態に係る半導体装置１では、第１制御電極４０と第２制御電極５０との間に第３制御電極６０が配置される。一方、図３（ｃ）に示す半導体装置２では、第１制御電極４０と第２制御電極５０とが隣接して配置される。
図３（ｃ）に示すように、第１制御電極４０にオン電圧が印加された状態において、第２制御電極５０にマイナス電圧を印加すると、第２制御電極５０から第１制御電極４０の方向に空乏層が広がる。このため、第１制御電極４０と第２制御電極５０との間に位置する第１半導体層１１において、電子の経路が狭められ、オン抵抗が上昇する。すなわち、半導体装置２では、第２制御電極５０を動作させることにより、導通損失が増加する。
これに対し、半導体装置１では、第１制御電極４０と第２制御電極５０との間に、第３制御電極６０が配置される。このため、第１制御電極４０と第３制御電極６０との間の電子の経路を狭めることなく、第２制御電極５０により正孔の排出を促進することができる。
このように、半導体装置１では、第１制御端子ＭＴに印加されるゲート電圧を閾値電圧以下に低下させるタイミングと、第２制御端子ＳＴにマイナス電圧を印加するタイミングを適宜制御することにより、導通損失の増加を抑制しつつ、スイッチング損失を低減することができる。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の別の動作を示す模式断面図である。図４（ｃ）は、比較例に係る半導体装置２の別の動作を示す模式断面図である。図４（ａ）～（ｃ）は、半導体装置１および２をダイオードモードで動作させる場合の電荷の動きを示している。
図４（ａ）に示すダイオードモードでは、第１半導体層１１と第２半導体層１３との間のｐｎ接合は順バイアスされ、第２半導体層１３から第１半導体層１１へ正孔が注入される。これに応じて、第５半導体層２３から第１半導体層１１へ電子が注入される。
さらに、第１制御端子ＭＴおよび第２制御端子ＳＴを介して、第１制御電極４０および第２制御電極５０にマイナス電圧を印加する。これにより、第１半導体層１１と第１絶縁膜４３との界面、および、第１半導体層１１と第２絶縁膜５３との界面に、ｐ形反転層（図示しない）を誘起し、第２半導体層１３から第１半導体層１１への正孔の注入を促進することができる。その結果、第１半導体層１１の正孔および電子の密度が高くなり、オン抵抗を低減することができる。
続いて、第１制御端子ＭＴを介して、第１制御電極４０に閾値電圧よりも高いプラス電圧を印加し、第２半導体層１３と第１絶縁膜４３との界面にｎ形反転層（図示しない）を誘起する。これにより、第１半導体層１１と第１電極２０との間に、ｎ形反転層および第３半導体層１５を介した電子の排出経路が形成される。
図４（ｂ）に示すように、第１半導体層１１から第１電極２０への電子の排出が促進され、第１半導体層１１の正孔および電子の密度が低減される。すなわち、ダイオードモードからＩＧＢＴモードへ移行する前に、第１半導体層１１の正孔および電子の密度を低減することができる。これにより、ダイオードモードにおけるリカバリー時間を短縮し、スイッチング損失を低減することができる。
さらに、第１半導体層１１のダイオードモードにおける正孔および電子の密度を低減することにより、ＩＧＢＴモードへ移行する際のリカバリー電流を低減することができる。例えば、半導体装置１を用いてインバータ回路を構成した場合、一方のアームに配置される半導体装置１をダイオードモードからＩＧＢＴモードへ移行させると、逆サイドのアームに配置された半導体装置１のいずれかは、ＩＧＢＴモードにおいてターンオンされる。この時、一方のアームに配置された半導体装置１のダイオードモードにおいてリカバリー電流が低減されていると、逆サイドに配置された半導体装置１におけるターンオン損失を低減することができる。
図４（ｃ）に示すように、第１制御電極４０と第２制御電極５０とを隣接して配置した場合、第１制御電極４０にプラス電圧を印加し、第２制御電極５０にマイナス電圧を印加すると、第２制御電極５０から第１制御電極４０の方向に空乏層が広がる。このため、第１制御電極４０と第２制御電極５０との間に位置する第１半導体層１１において、電子の排出経路が狭められる。この結果、第１半導体層１１における正孔および電子の密度を十分に低減できず、スイッチング損失の低減効果が得られない場合がある。
これに対し、半導体装置１では、第１制御電極４０と第２制御電極５０との間に、第３制御電極６０が配置されるため、第２制御電極５０の影響を受けることなく、第１半導体層１１から第１電極２０への電子を排出することができる。これにより、第１制御電極４０および第２制御電極５０に印加される電圧を適宜制御し、導通損失およびスイッチング損失を低減することが容易となる。
図５は、実施形態の第１変形例に係る半導体装置３を示す模式断面図である。図５に示すように、半導体装置３における第３半導体層１５は、第１絶縁膜４３に接する位置に配置されると共に、第２絶縁膜５３に接する位置にも配置される。すなわち、第２制御電極５０は、第１制御電極４０と同じゲート構造を有する。
半導体装置３では、例えば、ダイオードモードにおいて、第２制御電極５０にプラス電圧を印加することにより、第２半導体層１３と第２絶縁膜５３との界面にｎ形反転層を誘起し、第１半導体層１１から第１電極２０への電子の排出を促進することができる。すなわち、第１制御電極４０による電子の排出が不十分である場合、第２制御電極５０を動作させ、第１半導体層１１の正孔および電子の密度を低減することができる。これにより、ダイオードモードにおけるリカバリー時間を短縮することが可能となる。
図６は、実施形態の第２変形例に係る半導体装置４を示す模式断面図である。図６に示すように、半導体装置４は、２つの第１制御電極４０の間に、２つの第２制御電極５０を配置した構造を有する。さらに、第１制御電極４０と第２制御電極５０との間には、２つの第３制御電極６０が配置される。また、２つの第２制御電極５０の間には、別の２つの第３制御電極６０が配置される。
図６に示す制御電極の配置は、例えば、Ｘ方向に周期的に配置される。第１制御電極４０および第２制御電極５０は、それぞれ、隣り合う２つの第３制御電極６０の間に位置する。
第１制御電極４０、第２制御電極５０および第３制御電極６０の配置は、上記の実施形態に限定される訳ではなく、第１制御電極４０および第２制御電極５０を適宜制御することにより、導通損失およびスイッチング損失を低減できるように配置される。また、本実施形態では、第１制御電極４０と第２制御電極５０との間に、少なくとも１つの第３制御電極が配置される。
さらに、図６に示すように、第１半導体層１１と第２半導体層１３との間に、ｎ形の第７半導体層１７を配置しても良い。第７半導体層１７は、所謂バリア層であり、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。また、第７半導体層１７は、第３半導体層１５のｎ形不純物よりも低濃度のｎ形不純物を含む。第７半導体層１７は、例えば、第１半導体層１１の正孔に対するポテンシャルバリアとして機能し、オン状態における第１半導体層１１の正孔および電子の密度を上昇させる。
また、第２半導体層１３と第１電極２０との間に、第８半導体層１９を選択的に配置しても良い。第８半導体層１９は、例えば、ｐ形コンタクト層であり、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。第８半導体層１９は、第２半導体層１３と第１電極２０との間において、第３半導体層１５と並べて配置される。第８半導体層１９は、例えば、第１電極２０に接し、第１電極２０は、第８半導体層１９を介して、第２半導体層１３に電気的に接続される。
なお、第７半導体層１７および第８半導体層１９は、この例に限定される訳ではなく、半導体装置１および２の半導体部１０にも適用される。また、上記の実施形態は、第７半導体層１７および第８半導体層１９のいずれか一方を含む構造であっても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体装置、 １０…半導体部、 １０Ａ…第１面、 １０Ｂ…第２面、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第７半導体層、 １９…第８半導体層、 ２０…第１電極、 ２１…第４半導体層、 ２３…第５半導体層、 ２５…第６半導体層、 ２７…絶縁膜、 ３０…第２電極、 ４０…第１制御電極、 ４３…第１絶縁膜、 ４５…第４絶縁膜、 ５０…第２制御電極、 ５３…第２絶縁膜、 ５５…第５絶縁膜、 ６０…第３制御電極、 ６３…第３絶縁膜、 ６５…第６絶縁膜、 ＧＣ１、ＧＣ２、ＧＣ３…コンタクト部、 ＧＴ１…第１トレンチ、 ＧＴ２…第２トレンチ、 ＧＴ３…第３トレンチ、 ＧＷ１…第１制御配線、 ＧＷ２…第２制御配線、 ＭＴ…第１制御端子、 ＳＴ…第２制御端子

Claims (10)

  1. 第１面と、前記第１面とは反対側の第２面と、を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた複数の第１制御電極であって、前記半導体部の前記第１面側に設けられた複数の第１トレンチ中にそれぞれ位置し、前記半導体部から第１絶縁膜により電気的に絶縁された複数の第１制御電極と、
    前記半導体部と前記第１電極との間に設けられた複数の第２制御電極であって、前記半導体部の前記第１面側に設けられた複数の第２トレンチ中にそれぞれ位置し、前記半導体部から第２絶縁膜により電気的に絶縁された複数の第２制御電極と、
    前記半導体部と前記第１電極との間に設けられた第３制御電極であって、前記半導体部の前記第１面側に設けられた第３トレンチ中に位置し、前記半導体部から第３絶縁膜により絶縁され、前記第１電極に電気的に接続された第３制御電極と、
    前記半導体部の前記第１面上に、前記第１電極から離間して配置され、前記複数の第１制御電極に電気的に接続され、前記半導体部から電気的に絶縁された第１制御端子と、
    前記半導体部の前記第１面上に、前記第１電極および前記第１制御端子から離間して配置され、前記複数の第２制御電極に電気的に接続され、前記半導体部から電気的に絶縁された第２制御端子と、
    を備え、
    前記複数の第１制御電極、前記複数の第２制御電極および前記第３制御電極は、前記半導体部の前記第１面に沿った方向に並び、前記第３制御電極は、前記複数の第１制御電極のうちの１つと前記複数の第２制御電極のうちの１つとの間に位置し、前記１つの第１制御電極と前記第３制御電極との間、および、前記１つの第２制御電極と前記第３制御電極との間には、他の第１制御電極および他の第２制御電極のいずれも配置されず、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記第１制御電極に向き合う部分と、前記第２絶縁膜を介して前記第２制御電極に向き合う部分と、前記第３絶縁膜を介して前記第３制御電極に向き合う部分と、を含み、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記第１電極は、前記第１制御電極から第４絶縁膜により電気的に絶縁され、前記第２制御電極から第５絶縁膜により電気的に絶縁され、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第２電極は、前記第４半導体層に電気的に接続された半導体装置。
  2. 第１面と、前記第１面とは反対側の第２面と、を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた第１制御電極であって、前記半導体部の前記第１面側に設けられた第１トレンチ中に位置し、前記半導体部から第１絶縁膜により電気的に絶縁された第１制御電極と、
    前記半導体部と前記第１電極との間に設けられた第２制御電極であって、前記半導体部の前記第１面側に設けられた第２トレンチ中に位置し、前記半導体部から第２絶縁膜により電気的に絶縁された第２制御電極と、
    前記半導体部と前記第１電極との間に設けられた第３制御電極であって、前記半導体部の前記第１面側に設けられた第３トレンチ中に位置し、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第１および第２制御電極とは独立にバイアスされる第３制御電極と、
    前記半導体部の前記第１面上に、前記第１電極から離間して配置され、前記第１制御電極に電気的に接続され、前記半導体部から電気的に絶縁された第１制御端子と、
    前記半導体部の前記第１面上に、前記第１電極および前記第１制御端子から離間して配置され、前記第２制御電極に電気的に接続され、前記半導体部から電気的に絶縁された第２制御端子と、
    を備え、
    前記第１乃至第３制御電極は、前記半導体部の前記第１面に沿った方向に並び、前記第３制御電極は、前記第１制御電極と前記第２制御電極との間に位置し、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記第１制御電極に向き合う部分と、前記第２絶縁膜を介して前記第２制御電極に向き合う部分と、前記第３絶縁膜を介して前記第３制御電極に向き合う部分と、を含み、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含み、
    前記第４半導体層および前記第５半導体層は、前記半導体部の前記第２面に沿って交互に並び、
    前記第１電極は、前記第１制御電極から第４絶縁膜により電気的に絶縁され、前記第２制御電極から第５絶縁膜により電気的に絶縁され、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第１乃至第３制御電極は、それぞれ、前記第１半導体層を介して前記第４半導体層および前記第５半導体層に向き合い、
    前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続された半導体装置。
  3. 前記半導体部は、第１導電形の第５半導体層をさらに含み、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含み、
    前記第４半導体層および前記第５半導体層は、前記半導体部の前記第２面に沿って並べて配置され、
    前記第２電極は、前記第５半導体層を介して前記第１半導体層に電気的に接続された請求項１記載の半導体装置。
  4. 前記半導体部は、第１導電形の第６半導体層をさらに含み、
    前記第６半導体層は、前記第１半導体層と前記第４半導体層との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体層は、複数設けられ、
    前記半導体部は、前記第２絶縁膜に接する位置に配置された前記第３半導体層をさらに含む請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第３制御電極は、前記第１電極に電気的に接続される請求項２記載の半導体装置。
  7. 前記半導体部は、第１導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第３制御電極は、複数設けられ、
    前記複数の第３制御電極のうちの少なくとも２つは、前記第１制御電極と前記第２制御電極との間に配置される請求項２記載の半導体装置。
  9. 前記第１制御電極は、前記複数の第３制御電極のうちの２つの第３制御電極の間に位置する請求項８記載の半導体装置。
  10. 前記第２制御電極は、前記複数の第３制御電極のうちの２つの第３制御電極の間に位置する請求項８または９に記載の半導体装置。
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