JP7352443B2 - 半導体装置の制御方法 - Google Patents

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Description

実施形態は、半導体装置の制御方法に関する。
電力制御用半導体装置として広く用いられているＩＧＢＴ（Insulated Gate Bipolar Transistor）と、ダイオードと、を一体化した逆導通型ＩＧＢＴがある。このような半導体装置では、ダイオードのスイッチング損失を低減しようとすると、導通損失が増加する。
特開２０１６－１５４２１８号公報
実施形態は、導通損失およびスイッチング損失を低減できる半導体装置の制御方法を提供する。
実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面を有する半導体部と、前記半導体部の前記第１面上に設けられた第１電極と、前記半導体部の前記第２面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた制御電極と、を備える。前記制御電極は、前記半導体部の前記第１面側に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含む。前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記制御電極に向き合う部分を有する。前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置される。前記第４半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられる。前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に沿って、前記第４半導体層と並べて配置される。前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続される。前記半導体装置の制御方法は、前記第１半導体層と前記第２半導体層との間のｐｎ接合が順方向にバイアスされ、次に、前記ｐｎ接合が逆方向にバイアスされる前の第１期間において、前記制御電極に第１制御電圧を印加し、前記第１期間の後、前記ｐｎ接合が逆方向にバイアスされる前の第２期間において、前記制御電極に、前記第１制御電圧よりも高い第２制御電圧を印加し、前記第２期間の後、前記ｐｎ接合が逆方向にバイアスされるまでの第３期間において、前記制御電極に、前記第１制御電圧よりも高く、前記第２制御電圧よりも低い第３制御電圧を印加する。前記第１制御電圧は、前記第１電極の電位に対して負電圧であり、前記第２制御電圧は、前記第１電極の電位に対して正電圧である。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を用いた電力変換回路を示す回路図である。 実施形態に係る半導体装置の制御方法を示すタイミングチャートである。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の変形例に係る半導体装置の制御方法を示すタイミングチャートである。 実施形態の他の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、を備える。半導体部１０は、例えば、シリコンである。第１電極２０は、半導体部１０の第１面１０Ａ上に設けられる。第１電極２０は、例えば、エミッタ電極である。第１電極２０は、例えば、アルミニウム（Ａｌ）を含む金属層である。第２電極３０は、半導体部１０の第２面１０Ｂ上に設けられる。第２面１０Ｂは、例えば、半導体部１０の裏面であり、第１面１０Ａの反対側に位置する。第２電極３０は、例えば、コレクタ電極である。第２電極３０は、例えば、チタニウム（Ｔｉ）もしくはアルミニウム（Ａｌ）を含む金属層である。
半導体装置１は、第１制御電極４０と、第２制御電極５０と、をさらに備える。第１制御電極４０および第２制御電極５０は、半導体部１０と第１電極２０との間に設けられる。第１制御電極４０および第２制御電極５０は、例えば、導電性のポリシリコンである。
第１制御電極４０は、半導体部１０の第１面１０Ａ側に設けられたトレンチＧＴ１の内部に配置される。第１制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。また、第１制御電極４０は、第２絶縁膜４５により第１電極２０から電気的に絶縁される。第１絶縁膜４３および第２絶縁膜４５は、例えば、シリコン酸化膜である。第１制御電極４０は、例えば、第１制御端子ＭＴに電気的に接続される。
第２制御電極５０は、半導体部１０の第１面１０Ａ側に設けられたトレンチＧＴ２の内部に配置される。第２制御電極５０は、第３絶縁膜５３により半導体部１０から電気的に絶縁される。また、第２制御電極５０は、第４絶縁膜５５により第１電極２０から電気的に絶縁される。第３絶縁膜５３および第４絶縁膜５５は、例えば、シリコン酸化膜である。第２制御電極５０は、例えば、第１制御電極と共に第１制御端子ＭＴに電気的に接続される。第２制御電極５０には、第１制御電極４０と同じ制御電圧が印加される。
半導体部１０は、第１導電形（以下、ｎ形）の第１半導体層１１と、第２導電形（以下、ｐ形）の第２半導体層１３と、ｎ形の第３半導体層１５と、ｐ形の第４半導体層２１と、ｎ形の第５半導体層２３と、を含む。
第１半導体層１１は、例えば、ｎ形ベース層である。第１半導体層１１は、例えば、低濃度（１×１０１３～１×１０１５ｃｍ－３）のｎ形不純物を含む。
第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１と第１電極２０との間に設けられる。第２半導体層１３は、第１絶縁膜４３を介して第１制御電極４０に向き合う部分、および、第３絶縁膜５３を介して第２制御電極５０に向き合う部分を含む。
第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第３半導体層は、例えば、複数設けられ、第１絶縁膜４３および第３絶縁膜５３に接する位置にそれぞれ配置される。第３半導体層１５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。第１電極２０は、例えば、第３半導体層１５に接し、且つ電気的に接続される。
第４半導体層２１は、例えば、ｐ形コレクタ層である。第４半導体層２１は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第４半導体層２１は、例えば、第２半導体層１３のｐ形不純物と同じ濃度レベルのｐ形不純物を含む。
第５半導体層２３は、例えば、ｎ形カソード層である。第５半導体層２３は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第５半導体層２３は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
第４半導体層２１および第５半導体層２３は、第２電極３０に沿って交互に配置される。第２電極３０は、第４半導体層２１および第５半導体層２３に電気的に接続される。また、第２電極３０は、第５半導体層２３を介して第１半導体層１１に電気的に接続される。
半導体部１０は、第６半導体層１７と、第７半導体層２５と、をさらに含む。第６半導体層１７は、例えば、ｐ形エミッタ層である。第７半導体層２５は、例えば、ｎ形バッファ層である。
第６半導体層１７は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第６半導体層１７は、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。第１電極２０は、例えば、第６半導体層１７に接し、且つ電気的に接続される。第１電極２０は、第６半導体層１７を介して第２半導体層１３に電気的に接続される。
第７半導体層２５は、第１半導体層１１と第４半導体層２１との間に設けられる。第７半導体層２５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。第７半導体層２５を配置することにより、例えば、ＩＧＢＴモードにおけるターンオフ時に、第４半導体層２１まで空乏層が広がることを防ぐことができる。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を用いた電力変換回路１００を示す回路図である。図２（ａ）および（ｂ）は、４つの半導体装置１（以下、半導体装置ＲＣ１～ＲＣ４）を含む単相インバータ回路を表す回路図である。
図２（ａ）および（ｂ）に示すように、半導体装置ＲＣ１およびＲＣ３は、高電位側のアームに並列配置され、半導体装置ＲＣ２およびＲＣ４は、低電位側のアームに並列配置される。半導体装置ＲＣ１～ＲＣ４は、負荷ＺＬに所定の周波数のＡＣ電流を流すように、スイッチング制御される。負荷ＺＬは、例えば、インダクタである。
図２（ａ）および（ｂ）には、負荷ＺＬに流れる電流ＩＬの波形制御の過程を示している。例えば、負荷ＺＬに流れる電流ＩＬの波形を正弦波に近づけるように、図２（ａ）および（ｂ）に示す制御が交互に実施される。
図２（ａ）示す過程において、半導体装置ＲＣ１～ＲＣ４は、ＩＧＢＴモードで動作し、半導体装置ＲＣ１およびＲＣ４はオン状態、半導体装置ＲＣ２およびＲＣ３はオフ状態にある。負荷ＺＬには、電源Ｖから電流ＩＬが供給される。この時、電流ＩＬは、半導体装置ＲＣ１およびＲＣ４を介した経路を流れる。
図２（ｂ）に示す過程では、半導体装置ＲＣ４がターンオフされ、半導体装置ＲＣ１は、オン状態を維持する。半導体装置ＲＣ２はオフ状態を維持している。これにより、電源Ｖからの電流ＩＬの供給は、停止されるが、負荷ＺＬに保持された電気エネルギーにより、電流ＩＬは、徐々に減少しながら流れ続ける。この時、電流ＩＬは、半導体装置ＲＣ３およびＲＣ１を介した経路を流れる。半導体装置ＲＣ３において、第１半導体層１１と第２半導体層１３との間のｐｎ接合（図１参照）は、負荷ＺＬに生じる起電力により順方向にバイアスされる。すなわち、半導体装置ＲＣ３は、ダイオードモードで動作し、電流ＩＬの経路を構成する。
続いて、半導体装置ＲＣ４は、再びターンオンされる。これにより、図２（ａ）に示す過程に戻り、半導体装置ＲＣ１およびＲＣ４を介した経路により電源Ｖから負荷ＺＬに電流ＩＬが供給される。半導体装置ＲＣ２はオフ状態に維持される。半導体装置ＲＣ３は、ダイオードモードからＩＧＢＴモードに移行し、オフ状態となる。
この後、半導体装置ＲＣ４は、再びターンオフされ、図２（ｂ）に示す過程に戻る。このように、半導体装置ＲＣ４のオンオフにより、図２（ａ）および（ｂ）に示す過程が交互に繰り返され、電流ＩＬの波形が制御される。
なお、負荷ＺＬに、図２（ａ）および（ｂ）に示す電流ＩＬとは逆方向に流れる電流を制御する場合には、半導体装置ＲＣ１はオフ状態にされ、半導体装置ＲＣ２をターンオンさせた状態で、半導体装置ＲＣ３のオンオフを繰り返す。これに対応して、半導体装置ＲＣ４は、ＩＧＢＴモードおよびダイオードモードの動作を交互に繰り返す。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の制御方法を示すタイミングチャートである。
図３（ａ）は、図２（ａ）に示す過程から図２（ｂ）に示す過程を経て、図２（ａ）に示す過程に戻る間に、半導体装置ＲＣ３の第１制御端子ＭＴと第１電極２０との間に印加される制御電圧ＶＧ１を表している。
図３（ｂ）は、図２（ａ）に示す過程から図２（ｂ）に示す過程を経て、図２（ａ）に示す過程に戻る間に、半導体装置ＲＣ４の第１制御端子ＭＴと第１電極２０との間に印加される制御電圧ＶＧ２を表している。
なお、図３（ａ）および（ｂ）中に示す「Ｖｅ」は、第１電極２０の電位である。
図３（ａ）に示すように、半導体装置ＲＣ３の第１制御端子ＭＴには、第１制御電圧Ｖ１、例えば、マイナス１５Ｖが印加される。続いて、時間ｔ２において、制御電圧ＶＧ１を第２制御電圧Ｖ２、例えば、プラス１５Ｖに上昇させる。さらに、時間ｔ３において、制御電圧ＶＧ１を第３制御電圧Ｖ３、例えば、１～２Ｖに低下させる。続いて、時間ｔ５において、制御電圧ＶＧ１を第４制御電圧Ｖ４、例えば、マイナス１５Ｖにさらに低下させる。
一方、図３（ｂ）に示すように、半導体装置ＲＣ４の第１制御端子には、例えば、プラス１５Ｖの制御電圧ＶＧ２が印加され、時間ｔ２よりも前の時間ｔ１において、マイナス１５Ｖに低下される。半導体装置ＲＣ４における第１制御電極４０および第２制御電極５０の閾値電圧は、プラス１５Ｖ以下、マイナス１５Ｖ以上である。続いて、時間ｔ３と時間ｔ５との間の時間ｔ４において、制御電圧ＶＧ２は、プラス１５Ｖに戻される。
図３（ａ）および（ｂ）に示す制御方法では、時間ｔ１よりも前の期間において、半導体装置ＲＣ４はオン状態にあり、時間ｔ１において、ターンオフされる。時間ｔ１～時間ｔ４の期間において、半導体装置ＲＣ４は、オフ状態にあり、時間ｔ４において、ターンオンされる。すなわち、時間ｔ１～時間ｔ４の間において、電源Ｖから電流ＩＬの供給が停止される（図２（ｂ）参照）。
半導体装置ＲＣ３は、時間ｔ１よりも前の期間においてＩＧＢＴモードで動作し、時間ｔ１～時間ｔ４の間においてダイオードモードで動作する。続いて、時間ｔ４において、ＩＧＢＴモードの動作に戻る。
図３（ａ）に示すように、時間ｔ１～時間ｔ４の間において、半導体装置ＲＣ３の第１制御端子ＭＴには、第１制御電圧Ｖ１、第２制御電圧Ｖ２および第３制御電圧Ｖ３が順に印加される。
第１制御電圧Ｖ１は、例えば、マイナス電圧であり、第１半導体層１１と第１絶縁膜４３との界面、および、第１半導体層１１と第２絶縁膜５３との界面にｐ形反転層を誘起する。
第２制御電圧Ｖ２は、例えば、第１制御電極４０および第２制御電極５０の閾値電圧よりも高く、第２半導体層１３と第１絶縁膜４３との界面、および、第２半導体層１３と第２絶縁膜５３との界面にｎ形反転層を誘起する。
第３制御電圧Ｖ３は、第１制御電圧Ｖ１よりも高く、第２制御電圧Ｖ２よりも低い。第３制御電圧Ｖ３は、第１半導体層１１と、第１絶縁膜４３および第２絶縁膜５３と、の界面にｐ形反転層を誘起せず、第２半導体層１３と、第１絶縁膜４３および第２絶縁膜５３と、の界面にｎ形反転層を誘起しないレベルの電圧である。
第２制御電圧Ｖ２を第３制御電圧Ｖ３に低下させるタイミング（時間ｔ３）は、半導体装置ＲＣ３がダイオードモードからＩＧＢＴモードに移行するタイミング（時間ｔ４）よりも前に設定される。例えば、半導体装置ＲＣ３の第１制御端子ＭＴに第２制御電圧Ｖ２が印加された状態において、半導体装置ＲＣ４がターンオンされ、半導体装置ＲＣ３がダイオードモードからＩＧＢＴに移行された場合、半導体装置ＲＣ３およびＲＣ４が同時にターンオンし、電源Ｖが短絡される怖れがある。これを避けるために、時間ｔ３は、時間ｔ４よりも前に設定される。
図４（ａ）～（ｃ）は、実施形態に係る半導体装置１のダイオードモードにおける動作を示す模式断面図である。
図４（ａ）は、時間ｔ１～ｔ２における半導体装置ＲＣ３の動作に対応する。
図４（ｂ）は、時間ｔ２～ｔ３における半導体装置ＲＣ３の動作に対応する。
図４（ｃ）は、時間ｔ３～ｔ４における半導体装置ＲＣ３の動作に対応する。
半導体装置１のダイオードモードでは、第２半導体層１３と第１半導体層１１との間のｐｎ接合が順方向にバイアスされ、第２半導体層１３から第１半導体層１１へ正孔が注入される。これに対応して、第５半導体層２３から第７半導体層２５を介して第１半導体層１１へ電子が注入される。
図４（ａ）に示すように、第１制御電極４０および第２制御電極５０に、第１制御電圧Ｖ１、例えば、マイナス１５Ｖが印加されると、第１半導体層１１と第１絶縁膜４３の界面、および、第１半導体層１１と第２絶縁膜５３との界面にｐ形反転層が誘起される。これにより、第２半導体層１３からｐ形反転層を介した正孔の注入が促進され、第１半導体層１１における正孔および電子の密度が高くなる。この結果、第１電極２０と第２電極３０との間の順方向抵抗が小さくなり、導通損失を低減することができる。
図４（ｂ）に示すように、第１制御電極４０および第２制御電極５０に、第２制御電圧Ｖ２、例えば、プラス１５Ｖが印加されると、第２半導体層１３と第１絶縁膜４３の界面、および、第２半導体層１３と第２絶縁膜５３との界面にｎ形反転層（図示しない）が誘起される。これにより、第３半導体層１５およびｎ形反転層を介して第１半導体層１１から第１電極２０へ至る電子の排出経路が形成される。この結果、第１半導体層１１から第１電極２０への電子の排出が促進され、第１半導体層１１における正孔および電子の密度が低下する。
実施形態に係る制御方法では、半導体装置ＲＣ３をダイオードモードからＩＧＢＴモードに移行させる直前において、第１半導体層１１の正孔および電子の密度を低下させる。これにより、第１半導体層１１を空乏化させる時間を短縮し、ダイオードモードにおけるスイッチング損失を低減することができる。
すなわち、半導体装置ＲＣ３は、ＩＧＢＴモードに移行した時点で、オフ状態になる。したがって、第１半導体層１１の正孔および電子は、第１電極２０および第２電極３０へそれぞれ排出され、第１半導体層１１は空乏化される。この過程において、正孔および電子の排出時間が長くなると、スイッチング損失が増加する。
実施形態に係る制御方法では、第１半導体層１１の正孔および電子の密度を予め低減することにより、スイッチング損失を低減することができる。すなわち、第１半導体層１１の正孔および電子の密度を上昇させることにより、ダイオードモードにおける導通損失を低減すると共に、スイッチング損失も低減することが可能となる。
一方、半導体装置ＲＣ３およびＲＣ４を介した電源Ｖの短絡を避けるために、半導体装置ＲＣ４をターンオンさせるタイミング（時間ｔ４）を、第１制御電極４０および第２制御電極５０に印加された第２制御電圧Ｖ２を閾値電圧以下に低下させるタイミング（時間ｔ３）よりも遅らせる制御を行う。このため、時間ｔ３と時間ｔ４との間に、第１半導体層１１の正孔および電子の密度が上昇し、スイッチング損失を大きくする怖れがある。
実施形態に係る制御方法では、時間ｔ３と時間ｔ４との間において、半導体装置ＲＣ３に、第１制御電圧Ｖ１と第２制御電圧Ｖ２との間のレベルの第３制御電圧Ｖ３を印加する（図３（ａ）参照）。これにより、第１半導体層１１への正孔および電子の注入を抑制し、正孔および電子の密度の上昇を抑制することができる。
第３制御電圧Ｖ３は、例えば、第１半導体層１１と第１絶縁膜４３との界面、および、第１半導体層１１と第３絶縁膜５３との界面にｐ形反転層が誘起されないレベルに設定される。さらに、第３制御電圧Ｖ３は、第２半導体層１３と第１絶縁膜４３との界面、および、第２半導体層１３と第３絶縁膜５３との界面にｎ形反転層が誘起されないレベルに設定される。これにより、時間ｔ３と時間ｔ４との間において、第１半導体層１１への正孔および電子の注入を抑制できる（図４（ｃ）参照）。
図５は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２において、第１制御電極４０は、第１制御端子ＭＴに電気的に接続され、第２制御電極５０は、第２制御端子ＳＴに電気的に接続される。この例では、第２制御電極５０は、第１制御電極４０から電気的に分離され、独立にバイアスすることができる。
図６（ａ）～（ｃ）は、実施形態の変形例に係る半導体装置２の制御方法を示すタイミングチャートである。以下の説明では、図２に示す電力変換回路１００は、半導体装置２を用いて構成されるものとする。
図６（ａ）は、半導体装置ＲＣ３の第１制御端子ＭＴに供給される制御電圧に相当し、第１制御端子ＭＴと第１電極２０との間に印加される制御電圧ＶＧ１Ｍを示している。
図６（ｂ）は、半導体装置ＲＣ３の第２制御端子ＳＴに供給される制御電圧に相当し、第２制御端子ＳＴと第１電極２０との間に印加される制御電圧ＶＧ１Ｓを示している。
図６（ｃ）は、半導体装置ＲＣ４の第１制御端子ＭＴおよび第２制御端子ＳＴに供給される制御電圧に相当し、第１制御端子ＭＴおよび第２制御端子ＳＴと第１電極２０との間に印加される制御電圧ＶＧ２を示している。
図６（ａ）に示すように、制御電圧ＶＧ１Ｍは、時間ｔ２まで、第１制御電圧Ｖ１、例えば、プラス１５Ｖに保持される。時間ｔ２において、制御電圧ＶＧ１Ｍを、第２制御電圧Ｖ２、例えば、プラス１５Ｖに上昇させ、時間ｔ３まで保持する。さらに、時間ｔ３において、制御電圧ＶＧ１Ｍを、第３制御電圧Ｖ３、例えば、１～２Ｖに低下させる。その後、時間ｔ５において、制御電圧ＶＧ１Ｍを、第４制御電圧Ｖ４、例えば、マイナス１５Ｖに低下させる。
図６（ｂ）に示すように、制御電圧ＶＧ１Ｓは、時間ｔ２まで、第１制御電圧Ｖ１、例えば、プラス１５Ｖに保持される。時間ｔ２において、制御電圧ＶＧ１Ｓを、第２制御電圧Ｖ２、例えば、プラス１５Ｖに上昇させ、時間ｔ３まで保持する。その後、時間ｔ３において、制御電圧ＶＧ１Ｓを、第４制御電圧Ｖ４、例えば、マイナス１５Ｖに低下させる。
図６（ｃ）に示すように、制御電圧ＶＧ２は、時間ｔ２の前の時間ｔ１まで、例えば、プラス１５Ｖに保持され、時間ｔ１において、例えば、マイナス１５Ｖに低下される。その後、制御電圧ＶＧ２は、時間ｔ３と時間ｔ５の間の時間ｔ４まで、例えば、マイナス１５Ｖに保持され、時間ｔ４において、プラス１５Ｖに上昇される。すなわち、半導体装置ＲＣ４は、時間ｔ１においてターンオフし、時間ｔ４において、ターンオンするように制御される。
図６（ａ）および（ｂ）に示すように、半導体装置ＲＣ３の第１制御電極４０および第２制御電極５０には、時間ｔ２まで、第１制御電圧Ｖ１が印加される。この間、時間ｔ１において、半導体装置ＲＣ４がターンオフされ、半導体装置ＲＣ３は、ダイオードモードに移行する。すなわち、半導体装置ＲＣ３では、時間ｔ１から時間ｔ２の間、第２半導体層１３から第１半導体層１１への正孔注入が促進される（図４（ａ）参照）。これにより、第１半導体層１１の正孔および電子の密度が高くなり、半導体装置ＲＣ３の導通損失が低減される。
続いて、時間ｔ２からｔ３の間、半導体装置ＲＣ３の第１制御電極４０および第２制御電極５０に第２制御電圧Ｖ２が印加され、第１半導体層１１から第１電極２０への電子の排出が促進される（図４（ｂ）参照）。これにより、第１半導体層１１の正孔および電子の密度を低下させることができる。
その後、第１制御電極４０には、第３制御電圧Ｖ３が印加され、第１半導体層１１への正孔の注入が抑制されると共に、第１半導体層１１から第１電極２０への電子の排出も抑制される。一方、第２制御電極５０には、第４制御電圧Ｖ４が印加され、第１半導体層１１から第１電極２０への電子の排出が抑制される。一方、第２制御電極５０の電位により、第１半導体層１１と第２絶縁膜５３との界面にｐ形反転層が誘起され、第１半導体層１１への正孔の注入が促進される。
この例では、時間ｔ３からｔ４の間における第１半導体層１１の正孔および電子の密度の上昇は、第１制御電極４０に印加される第３制御電圧Ｖ３により抑制される。さらに、時間ｔ２からｔ３の間において、正孔および電子の密度が過度に低下する場合には、時間ｔ３から時間ｔ４の間、第２制御電極５０に第４制御電圧Ｖ４を印加し、正孔注入を促進する。これにより、正孔および電子の密度低下を補償することができる。
図７は、実施形態の他の変形例に係る半導体装置３を示す模式断面図である。半導体装置３では、第１制御電極４０と第２制御電極５０との間に、少なくとも１つの第３制御電極６０が設けられる。
第３制御電極６０は、半導体部１０の第１面１０Ａ側に設けられた第３トレンチＧＴ３の内部に配置され、第５絶縁膜６３により半導体部１０から電気的に絶縁される。第５絶縁膜６３は、例えば、シリコン酸化膜である。
また、第３制御電極６０は、例えば、第１電極２０に電気的に接続される。第１電極２０と第３制御電極６０との間には、例えば、第６絶縁膜６５が設けられる。第６絶縁膜６５は、例えば、シリコン酸化膜である。第１電極２０は、第６絶縁膜６５を貫いて第３制御電極６０に達するコンタクトを介して、第３制御電極６０に電気的に接続される。第３制御電極６０は、第１制御電極４０および第２制御電極５０とは電気的に分離（絶縁）され、独立にバイアスされる。
半導体装置３では、第３制御電極６０を配置することにより、例えば、図２（ｂ）に示すダイオードモードの動作における、第１半導体層１１から第１電極２０への電子の過度の排出を抑制することができる。
上記の通り、半導体装置１または２のダイオードモードでは、第１制御電極４０および第２制御電極５０に閾値電圧以上の制御電圧を印加し、第２半導体層１３と第１絶縁膜４３の界面、および、第２半導体層１３と第３絶縁膜５３との界面にｎ形反転層を誘起する。これにより、第１半導体層１１から第１電極２０へ電子の排出が促進され、正孔および電子の密度を低下させる。この時、第１半導体層１１から電子が過度に排出されると、導通損失が増大する。また、順方向電圧が上昇し、素子破壊に至る怖れもある。
半導体装置３では、第３制御電極６０を配置することにより、第１半導体層１１から第１電極２０への電子の過度の排出を抑制し、正孔および電子の密度の過剰な低下を回避することができる。これにより、第１制御電極４０および第２制御電極５０を適宜制御し、導通損失を低減すると共に、スイッチング損失も低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １０Ａ…第１面、 １０Ｂ…第２面、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第６半導体層、 ２０…第１電極、 ２１…第４半導体層、 ２３…第５半導体層、 ２５…第７半導体層、 ３０…第２電極、 ４０…第１制御電極、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０…第２制御電極、 ５３…第３絶縁膜、 ５５…第４絶縁膜、 ６０…第３制御電極、 ６３…第５絶縁膜、 ６５…第６絶縁膜、 １００…電力変換回路、 ＧＴ１…第１トレンチ、 ＧＴ２…第２トレンチ、 ＧＴ３…第３トレンチ、 ＭＴ…第１制御端子、 ＳＴ…第２制御端子

Claims (7)

  1. 第１面と、前記第１面とは反対側の第２面を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた制御電極であって、前記半導体部の前記第１面側に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記制御電極に向き合う部分を有し、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に沿って、前記第４半導体層と並べて配置され、
    前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続された半導体装置の制御方法であって、
    前記第１半導体層と前記第２半導体層との間のｐｎ接合が順方向にバイアスされ、次に、前記ｐｎ接合が逆方向にバイアスされる前の第１期間において、前記制御電極に第１制御電圧を印加し、
    前記第１期間の後、前記ｐｎ接合が逆方向にバイアスされる前の第２期間において、前記制御電極に、前記第１制御電圧よりも高い第２制御電圧を印加し、
    前記第２期間の後、前記ｐｎ接合が逆方向にバイアスされるまでの第３期間において、前記制御電極に、前記第１制御電圧よりも高く、前記第２制御電圧よりも低い第３制御電圧を印加し、
    前記第１制御電圧は、前記第１電極の電位に対して負電圧であり、
    前記第２制御電圧は、前記第１電極の電位に対して正電圧である制御方法。
  2. 前記第２制御電圧は、前記制御電極と前記第１電極との間の電位差が、前記制御電極の閾値電圧よりも高くなるように印加される請求項１記載の制御方法。
  3. 前記第３制御電圧は、前記制御電極と前記第１電極との間の電位差が、前記制御電極の閾値電圧よりも低くなるように印加される請求項１または２に記載の制御方法。
  4. 前記第３制御電圧は、前記ｐｎ接合が逆方向にバイアスされた後にも継続して印加される請求項１～３のいずれか１つに記載の制御方法。
  5. 前記制御電極は複数設けられ、
    前記複数の制御電極のうちの第１制御電極に対し、前記第１～第３期間において前記第１～第３制御電圧をそれぞれ印加し、
    前記複数の制御電極のうちの第２制御電極に対し、前記第１および第２期間において前記第１および前記第２制御電圧をそれぞれ印加し、前記第３期間において前記第３制御電
    圧よりも低い第４制御電圧を印加する請求項１～４のいずれか１つに記載の制御方法。
  6. 第１面と、前記第１面とは反対側の第２面を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた制御電極であって、前記半導体部の前記第１面側に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記制御電極に向き合う部分を有し、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に沿って、前記第４半導体層と並べて配置され、
    前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続された半導体装置の制御方法であって、
    前記第１半導体層と前記第２半導体層との間のｐｎ接合が順方向にバイアスされ、次に、前記ｐｎ接合が逆方向にバイアスされる前の第１期間において、前記制御電極に第１制御電圧を印加し、
    前記第１期間の後、前記ｐｎ接合が逆方向にバイアスされる前の第２期間において、前記制御電極に、前記第１制御電圧よりも高い第２制御電圧を印加し、
    前記第２期間の後、前記ｐｎ接合が逆方向にバイアスされるまでの第３期間において、前記制御電極に、前記第１制御電圧よりも高く、前記第２制御電圧よりも低い第３制御電圧を印加し、
    前記第３制御電圧は、前記制御電極と前記第１電極との間の電位差が、前記制御電極の閾値電圧よりも低くなるように印加される制御方法。
  7. 第１面と、前記第１面とは反対側の第２面を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた複数の制御電極であって、前記半導体部の前記第１面側に設けられた複数のトレンチの内部にそれぞれ配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された複数の制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に位置し、前記第１絶縁膜を介して前記複数の制御電極のそれぞれに向き合う部分を有し、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に沿って、前記第４半導体層と並べて配置され、
    前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続された半導体装置の制御方法であって、
    前記第１半導体層と前記第２半導体層との間のｐｎ接合が順方向にバイアスされ、次に、前記ｐｎ接合が逆方向にバイアスされる前の第１期間において、前記複数の制御電極のうちの第１制御電極に第１制御電圧を印加し、前記第１期間の後、前記ｐｎ接合が逆方向にバイアスされる前の第２期間において、前記第１制御電極に前記第１制御電圧よりも高い第２制御電圧を印加し、前記第２期間の後、前記ｐｎ接合が逆方向にバイアスされるまでの第３期間において、前記第１制御電極に前記第１制御電圧よりも高く前記第２制御電圧よりも低い第３制御電圧を印加し、
    前記第１期間において、前記複数の制御電極のうちの第２制御電極に前記第１制御電圧を印加し、前記第２期間において、前記第２制御電極に前記第２制御電圧を印加し、前記第３期間において、前記第２制御電極に前記第３制御電圧よりも低い第４制御電圧を印加する制御方法。
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