JP2020155472A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗およびスイッチング損失の双方を低減できる半導体装置を提供する。【解決手段】半導体装置１は，半導体部１０と，エミッタ電極２０（第１電極）と、コレクタ電極３０（第２電極）と、第１ゲート電極４０と、第２ゲート電極５０と、第３ゲート６０と、を備える。半導体部１０は、第１面１０Ｔと第２面１０Ｂとを有し，エミッタ電極２０は、第１面１０Ｔ上に，コレクタ電極３０は，第２面１０Ｂ上に設けられる。第１ゲート電極４０は、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ１の内部に配置される。第２ゲート電極５０は、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ２の内部に、第３ゲート電極６０は、半導体部１０の第２面１０Ｂ側に設けられる。【選択図】図１

Description

実施形態は、半導体装置に関する。
６００Ｖ以上の高耐圧下において大電流を制御する半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（以下、Insulated Gate Bipolar Transistor：ＩＧＢＴ）が用いられる。ＩＧＢＴは、例えば、電力変換に用いられ、変換効率を高めるため、定常損失（オン抵抗）が低いこと、スイッチング損失が低い（スイッチング速度が速い）ことの双方が望まれる。
ＩＧＢＴは、オン抵抗低減のために、ｐ形ベース層からｎ形ベース層中まで深く延伸するトレンチゲート構造を有するものが近年多くなっている。これにより、チャネル密度の向上や、ｎ形ベース層中の隣り合うトレンチゲートの形状を利用してｎ形ベース層中にキャリアを効率よく蓄積し、定常状態でのオン抵抗を低減できる。しかしながら、キャリアの蓄積量を増やして低オン抵抗を実現すると、ターンオン時に排出すべきキャリア量が多くなる。このため、ターンオフ時間が長くなり、ターンオフ損失が増える。すなわち、オン抵抗の低減とターンオフ損失の低減は、トレードオフの関係にある。
特開２００９−１４１２７０号公報
実施形態は、オン抵抗およびスイッチング損失の双方を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含み、第１面と、前記第１面の反対側に位置する第２面と、を有する半導体部と、前記第１面上に設けられた第１電極と、前記第１電極と前記半導体部との間に設けられ、第１絶縁膜を介して前記半導体部から電気的に絶縁され、第２絶縁膜を介して前記第１電極から電気的に絶縁された第１制御電極と、前記第１電極と前記半導体部との間に設けられ、第３絶縁膜を介して前記半導体部から電気的に絶縁され、第４絶縁膜を介して前記第１電極から電気的に絶縁され、前記第１制御電極とは独立にバイアスされる第２制御電極と、前記第２面側に設けられ、第５絶縁膜を介して前記半導体部から電気的に絶縁された第３制御電極と、前記第２面上の前記第３制御電極が設けられていない部分において、前記半導体部に電気的に接続された第２電極と、を備える。前記半導体部は、前記第１半導体層と前記第１電極との間に選択的に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、前記第１半導体層と前記第２電極との間、および、前記第１半導体層と前記第３制御電極との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第４半導体層と、前記第４半導体層と前記第２電極との間に設けられた第２導電形の第５半導体層と、前記第５半導体層と前記第２電極との間に少なくとも一部が設けられた第１導電形の第６半導体層と、を含む。前記第１制御電極は、前記第２半導体層の一部に前記第１絶縁膜を介して向き合うように配置され、前記第２制御電極は、前記第２半導体層の別の一部に前記第３絶縁膜を介して向き合うように配置され、前記第３制御電極は、前記第５半導体層の一部に前記第５絶縁膜を介して向き合うように配置される。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置の動作を示すタイムチャートである。 第１実施形態に係る半導体装置の動作を示す模式図である。 第１実施形態の変形例に係る半導体装置を示す模式断面図である。 第１実施形態の別の変形例に係る半導体装置を示す模式断面図である。 第２実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＩＧＢＴである。
図１に示すように、半導体装置１は、半導体部１０と、エミッタ電極２０（第１電極）と、コレクタ電極３０（第２電極）と、第１ゲート電極４０と、第２ゲート電極５０と、第３ゲート電極６０と、を備える。
半導体部１０は、例えば、シリコンである。半導体部１０は、第１面１０Ｔと第２面１０Ｂとを有する。第２面１０Ｂは、第１面１０Ｔの裏面である。エミッタ電極２０は、第１面１０Ｔ上に設けられる。コレクタ電極３０は、第２面１０Ｂ上に設けられる。エミッタ電極２０およびコレクタ電極３０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）およびポリシリコンの群から選ばれる少なくとも１つを含む。
第１ゲート電極４０は、例えば、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ１の内部に配置される。第１ゲート電極４０は、トレンチＧＴ１の内部においてＹ方向に延伸する。第１ゲート電極４０は、ゲート絶縁膜４１を介して半導体部１０から電気的に絶縁される。また、第１ゲート電極４０は、絶縁膜４３を介してエミッタ電極２０から電気的に絶縁される。第１ゲート電極４０は、例えば、導電性のポリシリコンを含む。ゲート絶縁膜４１および絶縁膜４３は、例えば、シリコン酸化膜である。
第２ゲート電極５０は、例えば、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ２の内部に配置される。第２ゲート電極５０は、トレンチＧＴ２の内部においてＹ方向に延伸する。第２ゲート電極５０は、ゲート絶縁膜５１を介して半導体部１０から電気的に絶縁される。また、第２ゲート電極５０は、絶縁膜５３を介してエミッタ電極２０から電気的に絶縁される。第２ゲート電極５０は、例えば、導電性のポリシリコンを含む。ゲート絶縁膜５１および絶縁膜５３は、例えば、シリコン酸化膜である。
第１ゲート電極４０および第２ゲート電極５０は、それぞれ第１ゲート配線４５および第２ゲート配線５５を介してゲートパッド（図示しない）に電気的に接続される。第１ゲート電極４０および第２ゲート電極５０には、異なるゲートパッドから、それぞれ別のゲート電圧が印加される。すなわち、第２ゲート電極５０は、第１ゲート電極４０とは独立にバイアスされる。
第３ゲート電極６０は、半導体部１０の第２面１０Ｂ側に設けられる。第３ゲート電極６０は、ゲート絶縁膜６１を介して第２面１０Ｂ上に選択的に設けられ、ゲート絶縁膜６１により半導体部１０から電気的に絶縁される。第３ゲート電極６０は、例えば、プレーナーゲート構造を有する。第３ゲート電極は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）およびポリシリコンの群から選ばれる少なくとも１つを含む。ゲート絶縁膜６１は、例えば、シリコン酸化膜である。
コレクタ電極３０は、例えば、半導体部１０の第２面１０Ｂ上に選択的に設けられる。コレクタ電極３０は、第３ゲート電極６０が設けられていない部分において半導体部１０に電気的に接続される。
半導体装置１は、導電体（以下、エミッタプレート７０）をさらに備える。エミッタプレート７０は、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ３の内部に配置される。エミッタプレート７０は、例えば、導電性のポリシリコンを含む。エミッタプレート７０は、例えば、第１ゲート電極４０および第２ゲート電極５０に平行に配置され、Ｙ方向に延伸する。エミッタプレート７０は、絶縁膜７１により半導体部１０から電気的に絶縁される。絶縁膜７１は、例えば、シリコン酸化膜である。
半導体部１０は、ｎ形ベース層１１（第１半導体層）と、ｐ形ベース層１３（第２半導体層）と、ｎ形エミッタ層１５（第３半導体層）と、ｐ形コンタクト層１７と、ｎ形バッファ層１９（第４半導体層）と、ｐ形コレクタ層２１（第５半導体層）と、ｎ形コレクタ層２３（第６半導体層）と、を含む。
ｎ形ベース層１１は、例えば、１×１０１２〜１×１０１５（ａｔｏｍｓ／ｃｍ３）の濃度範囲のｎ形不純物を含む。ｎ形ベース層１１は、所定の耐圧を実現できるｎ形キャリア濃度を有する。ここで、ｎ形キャリア濃度とは、例えば、ｎ形不純物濃度からｐ形不純物濃度を差し引いた値である。例えば、ｎ形ベース層１１となるｎ形シリコンウェーハには、バックグラウンドレベルのｐ形不純物が含まれる。ｎ形ベース層１１層は、例えば、１〜１０００μｍの範囲のＺ方向の厚さを有し、所定の耐圧を実現できる厚さに設定される。
ｐ形ベース層１３は、ｎ形ベース層１１とエミッタ電極２０との間に選択的に設けられる。ｐ形ベース層１３は、エミッタ電極２０に電気的に接続される。ｐ形ベース層１３は、例えば、１×１０１２〜１×１０１４ｃｍ−２の範囲のｐ形不純物量を有するように設けられ、０．１〜数μｍのＺ方向の厚さを有する。ｐ形ベース層１３は、例えば、半導体部１０の第１面１０Ｔ側にｐ形不純物をイオン注入することにより形成される。ｐ形不純物の総量は、例えば、１×１０１２〜１×１０１４ｃｍ−２の範囲に設定される。
ｐ形ベース層１３は、例えば、第１ゲート電極４０とエミッタプレート７０との間に位置する第１部分１３ｍと、第２ゲート電極５０とエミッタプレート７０との間に位置する第２部分１３ｎと、を含む。
ｎ形エミッタ層１５は、ｐ形ベース層１３とエミッタ電極２０との間に選択的に設けられる。ｎ形エミッタ層１５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。エミッタ電極２０は、例えば、ｎ形エミッタ層１５に接し、電気的に接続される。
ｎ形エミッタ層１５は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲のｎ形不純物量を有するように設けられ、０．１〜数μｍのＺ方向の厚さを有する。ｎ形エミッタ層１５は、例えば、半導体部１０の第１面１０Ｔ側にｎ形不純物を選択的にイオン注入することにより形成される。ｎ形不純物の総量は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲に設定される。
ｐ形コンタクト層１７は、ｐ形ベース層１３とエミッタ電極２０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。エミッタ電極２０は、例えば、ｐ形コンタクト層１７に接し、電気的に接続される。ｐ形ベース層１３は、ｐ形コンタクト層１７を介してエミッタ電極２０に電気的に接続される。
ｐ形コンタクト層１７は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲のｐ形不純物量を有するように設けられ、０．１〜数μｍの範囲のＺ方向の厚さを有する。ｐ形コンタクト層１７は、例えば、半導体部１０の第１面１０Ｔ側にｐ形不純物を選択的にイオン注入することにより形成される。ｐ形不純物の総量は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲に設定される。
ｎ形エミッタ層１５とｐ形コンタクト層１７は、例えば、トレンチＧＴ１〜ＧＴ３の長手方向（例えば、Ｙ方向）に交互に配置される。また、半導体部１０の第１面１０Ｔに露出されるｎ形エミッタ層１５の表面とｐ形コンタクト層１７の表面の面積比は、所望の設計に応じて、自由に変えることが出来る。
トレンチＧＴ１〜ＧＴ３は、半導体部１０の第１面１０Ｔからｎ形エミッタ層１５（もしくはｐ形コンタクト層１７）、ｐ形ベース層１３を通り抜け、ｎ形ベース層１１に達する深さを有する。トレンチＧＴ１〜ＧＴ３は、半導体部１０の第１面１０Ｔに沿った方向（例えば、Ｘ方向）に周期的に設けられる。トレンチＧＴ１〜ＧＴ３のそれぞれの深さは、例えば、１〜１０μｍの範囲に設定される。Ｘ方向において隣り合うトレンチＧＴ１とトレンチＧＴ３の間隔、および、トレンチＧＴ２とトレンチＧＴ３の間隔は、例えば、０．１〜数μｍの範囲に設定される。
トレンチＧＴ１およびトレンチＧＴ２の側面には、例えば、ｎ形ベース層１１、ｐ形ベース層１３およびｎ形エミッタ層１５が露出される。第１ゲート電極４０は、トレンチＧＴ１の内部において、ｎ形ベース層１１とｎ形エミッタ層１５との間に位置するｐ形ベース層１３の第１部分１３ｍにゲート絶縁膜４１を介して向き合う。第２ゲート電極５０は、ｎ形ベース層１１とｎ形エミッタ層１５との間に位置するｐ形ベース層１３の第２部分１３ｎにゲート絶縁膜５１を介して向き合う。
さらに、トレンチＧＴ３の側面には、例えば、ｎ形ベース層１１、ｐ形ベース層１３およびｐ形コンタクト層１７が露出される。エミッタプレート７０は、ｎ形ベース層１１とｐ形コンタクト層１７との間に位置するｐ形ベース層１３の第１部分１３ｍおよび第２部分１３ｎに絶縁膜７１を介して向き合う。
上記のトレンチゲート構造は、例えば、半導体部１０の第１面１０Ｔに沿ってそれぞれ複数設けられ、周期的に配置される。各トレンチゲート構造間の間隔は、例えば、０．１〜数μｍの範囲に設定される。
ｎ形バッファ層１９は、ｎ形ベース層１１とコレクタ電極３０との間に設けられる。また、ｎ形バッファ層１９は、ｎ形ベース層１１と第３ゲート電極６０との間に位置する部分を含む。ｎ形バッファ層１９は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バッファ層１９は、例えば、１×１０１１〜１×１０１３ｃｍ−２の範囲のｎ形不純物量を有するように設けられ、０．１〜数十μｍの範囲のＺ方向の厚さを有する。ｎ形バッファ層１９は、例えば、半導体部１０の第２面１０Ｂ側にｎ形不純物をイオン注入することにより形成される。ｎ形不純物の総量は、例えば、１×１０１１〜１×１０１３ｃｍ−２の範囲に設定される。
ｐ形コレクタ層２１は、ｎ形バッファ層１９とコレクタ電極３０との間に設けられる。ｐ形コレクタ層２１は、例えば、１×１０１３〜１×１０１５ｃｍ−２の範囲のｐ形不純物量を有するように設けられ、０．１〜１０μｍの範囲のＺ方向の厚さを有する。また、ｐ形コレクタ層２１は、ｎ形バッファ層１９と第３ゲート電極６０との間に位置する部分を含む。
ｐ形コレクタ層２１は、例えば、半導体部１０の第２面１０Ｂ側にｐ形不純物を選択的にイオン注入することにより形成される。ｐ形不純物の総量は、例えば、１×１０１３〜１×１０１５ｃｍ−２の範囲に設定される。ｐ形コレクタ層２１を形成する際の注入エネルギーは、例えば、ｎ形バッファ層１９を形成する際の注入エネルギーよりも低く設定される。このため、ｐ形不純物の注入深さは、ｎ形バッファ層１９のｎ形不純物の注入深さよりも浅い。
ｎ形コレクタ層２３は、半導体部１０の第２面１０Ｂに露出されたｐ形コレクタ層２１の表面側に選択的に設けられる。ｎ形コレクタ層２３は、例えば、ｐ形コレクタ層２１とコレクタ電極３０との間に位置する部分を含む。また、ｎ形コレクタ層２３は、ｐ形コレクタ層２１と第３ゲート電極６０との間に位置する部分を含む。
ｎ形コレクタ層２３は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。また、ｎ形コレクタ層２３は、ｎ形バッファ層１９のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形コレクタ層２３は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲のｎ形不純物量を含むように設けられ、０．１〜数μｍのＺ方向の厚さを有する。
ｎ形コレクタ層２３は、例えば、半導体部１０の第２面１０Ｂ側にｎ形不純物を選択的にイオン注入することにより形成される。ｎ形不純物の総量は、例えば、１×１０１４〜１×１０１６ｃｍ−２の範囲に設定される。ｎ形コレクタ層２３を形成する際の注入エネルギーは、例えば、ｐ形コレクタ層２１を形成する際の注入エネルギーよりも低く設定される。このため、ｎ形不純物の注入深さは、ｐ形コレクタ層２１のｐ形不純物の注入深さよりも浅い。
コレクタ電極３０は、半導体部１０の第２面１０Ｂに露出されたｐ形コレクタ層２１の表面の一部に接し、電気的に接続される。また、コレクタ電極３０は、半導体部１０の第２面１０Ｂに露出されたｎ形コレクタ層２３の表面の一部に接し、電気的に接続される。
第３ゲート電極６０は、ｎ形バッファ層１９とｎ形コレクタ層２３との間に位置するｐ形コレクタ層２１にゲート絶縁膜６１を介して向き合うように設けられる。第３ゲート電極６０は、ゲート絶縁膜６１を介して、ｎ形バッファ層１９およびｎ形コレクタ層２３から電気的に絶縁される。
次に、図１、図２（ａ）〜（ｃ）、図３（ａ）および（ｂ）を参照して、実施形態に係る半導体装置１の動作を説明する。図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置１の動作を示すタイムチャートである。図２（ａ）〜（ｃ）には、半導体装置１をターンオフさせる過程を示す。図３（ａ）および（ｂ）は、半導体装置１の動作を示す模式図である。図３（ａ）および（ｂ）には、ｎ形ベース層１１中のキャリア密度分布を示す。
図２（ａ）は、第１ゲート電極４０に印加されるゲート電圧ＶＭＧと、第２ゲート電極５０に印加されるゲート電圧ＶＣＧと、第３ゲート電極６０に印加されるゲート電圧ＶＢＧの時間変化を示すタイムチャートである。ここで、ゲート電圧ＶＭＧは、エミッタ電極２０（もしくは、ｐ形ベース層１３）と第１ゲート電極４０との間の電位差であり、ゲート電圧ＶＣＧは、エミッタ電極２０（もしくは、ｐ形ベース層１３）と第２ゲート電極５０との間の電位差である。ゲート電圧ＶＢＧは、コレクタ電極３０（もしくは、ｐ形コレクタ層２１）と第３ゲート電極６０との間の電位差である。
例えば、半導体装置１をターンオンする際は、第１ゲート電極４０および第２ゲート電極５０にしきい値を超えるゲート電圧ＶＭＧおよびＶＣＧを与える。第３ゲート電極６０は、そのしきい値を超えないゲート電圧ＶＢＧに保持される。以下、各ゲート電極にしきい値を超えるゲート電圧を与えることをオンすると表現し、各ゲート電極のゲート電圧をしきい値以下の電圧に下げることをオフすると表現する。
第１ゲート電極４０の閾値電圧および第２ゲート電極５０の閾値電圧よりも高いゲート電圧ＶＭＧおよびゲート電圧ＶＣＧをそれぞれに印加することにより、ｐ形ベース層１３とゲート絶縁膜４１との界面およびｐ形ベース層１３とゲート絶縁膜５１との界面には、ｎ形チャネルが形成される。これにより、ｎ形ベース層１１とｎ形エミッタ層１５とが電気的に導通する。
さらに、第１ゲート電極４０および第２ゲート電極５０のｎ形ベース層１１中に位置する部分において、ｎ形ベース層１１とゲート絶縁膜４１との界面、および、ｎ形ベース層１１とゲート絶縁膜５１との界面に、ｎ形蓄積層が形成される。このｎ形蓄積層の影響により、各ゲート電極とエミッタプレート７０との間に位置するｎ形ベース層１１の領域において、キャリアの蓄積が促進され、ターンオン状態におけるオン抵抗をより低減できる。なお、エミッタプレート７０は、これらの領域におけるキャリアの蓄積が促進されるように第１ゲート電極４０と第２ゲート電極５０との間に配置されるが、エミッタプレート７０を設けない構造であってもよい。
次に、図２（ａ）に示すように、第１ゲート電極４０および第２ゲート電極５０をオフすることにより、半導体装置１をターンオフさせる。例えば、第２ゲート電極５０は、時間ｔ１においてオフされる。第１ゲート電極は、時間ｔ１よりも後の時間ｔ２においてオフされる。
時間ｔ１においてゲート電圧ＶＣＧをしきい値以下に下げると、ｎ形ベース層１１とゲート絶縁膜５１との界面のｎ形蓄積層が消失する。また、ｐ形ベース層１３とゲート絶縁膜５１の界面に誘起されたｎ形チャネルも消失するため、ｎ形エミッタ層１５とｎ形ベース層１１との間の電気的導通も遮断され、第２ゲート電極５０側における電子の供給が止まる。これに対応して、ｐ形コレクタ層２１からｎ形バッファ層１９を介してｎ形ベース層１１へ注入されるホールの量も減少する。さらに第２ゲート電極５０側壁から空乏化が始まり、空乏層が形成される。
図３（ａ）は、この過程におけるキャリア密度分布の変化を示す模式図である。ここで、キャリア密度は、電子およびホールの両方を含むキャリアの密度である。図中に示すＤ１は、オン状態におけるキャリア密度分布を表し、Ｄ２は、第２ゲート電極５０をオフした後、第１ゲート電極４０をオフする前の密度分布を表している。
次に、時間ｔ２において、第１ゲート電極４０をオフすることにより、ｎ形エミッタ層１５からｎ形ベース層１１への電子の注入が全て止まり、半導体装置１は、ターンオフ動作に入る。第１ゲート電極４０をオフした後は、ｎ形ベース層１１中のキャリアは、空乏層の広がり、およびエミッタ・コレクタ間電圧（以下、コレクタ電圧ＶＣＥ）の上昇に伴って減少する。したがって、ターンオフ時間を短縮するためには、第１ゲート電極４０をオフする前に、ｎ形ベース層１１中のキャリア密度を低減しておくことが望ましい。
この例では、第１ゲート電極４０のオフに先立ち第２ゲート電極５０をオフしているため、ｎ形ベース層１１に蓄積されるキャリアのうちのエミッタ側のキャリア密度が低下している（Ｄ２）。すなわち、第１ゲート電極４０および第２ゲート電極５０がともにオンしている定常状態よりもキャリア密度が低減された状態から、第１ゲート電極４０をオフさせることができる。これにより、半導体装置１のターンオフ過程は、より少ないキャリアの排出により完了させられる。
さらに、第２ゲート電極５０の電位を負電位にまで低下させると、ｎ形ベース層１１とゲート絶縁膜５１との界面にｐ形反転層が誘起される。これにより、ｐ形ベース層１３を介したエミッタ電極２０へのホールの排出を促進することができる。
例えば、図３（ａ）中に示すキャリア密度分布Ｄ３は、第１ゲート電極４０をオフすると共に、第２ゲート電極５０に負電位を印加した場合のｎ形ベース層１１中のキャリア密度分布を表す。キャリア密度分布Ｄ３に示すように、ｎ形ベース層１１中のエミッタ側のキャリア密度は、さらに低減される（Ｄ２→Ｄ３）。この結果、ターンオフ時間をさらに短縮し、ターンオフ損失をより低減することができる。
図２（ｂ）は、ターンオフ時におけるコレクタ電圧ＶＣＥおよびコレクタ電流ＩＣの時間変化を示すタイムチャートである。時間ｔ１において第２ゲート電極５０をオフすると、第２ゲート電極５０側における電子の注入が停止される。この結果、図３（ａ）に示すキャリア密度分布Ｄ２のようにエミッタ側のキャリア密度が低減するが、回路を構成するインダクタンスの影響により、同じ値の電流を流し続けるために、電圧ＶＣＥが微増する。
続いて、時間ｔ２において第１ゲート電極４０をオフすると、ｎ形ベース層１１への電子の注入が停止される。ｎ形ベース層１１中のキャリアは、徐々に低減され、ｎ形ベース層１１中に空乏層が広がる。これに対応して、コレクタ電流ＩＣが減少すると共に、コレクタ電圧ＶＣＥが上昇する。その後、コレクタ電圧ＶＣＥは、ほぼ電源電圧と同じ値の一定値となる。この時点でｎ形ベース層１１中に残留したキャリアは再結合によって消滅していく。
図２（ｂ）中に破線で示すコレクタ電圧ＶＣＥの変化は、第２ゲート電極５０を設けない場合の例である。この場合、オン状態におけるｎ形ベース層１１中のキャリア密度が、予め低減されないため、ｎ形ベース層１１の空乏化が遅れる。すなわち、ｎ形コレクタ電圧ＶＣＥの立ち上りが遅れ、例えば、時間ｔ３よりも遅い時間ｔ４において、コレクタ電圧ＶＣＥは一定になる。
このように、半導体装置１では、第２ゲート電極５０を制御することにより、ターンオフの過程におけるｎ形ベース層１１中のキャリア密度を低減することができる。これにより、ターンオフ時間を短縮し、スイッチング損失を低減することができる。また、コレクタ電圧ＶＣＥの立ち上りを早くすることにより、ｄＶ／ｄｔを大きくすることもできる。
さらに、本実施形態では、時間ｔ２において、第３ゲート電極６０をオンさせる（図２（ａ）参照）。第３ゲート電極６０をオンさせると、ｐ形コレクタ層２１とゲート絶縁膜６１との界面にｎ形チャネルが形成される。これにより、ｎ形バッファ層１９とｎ形コレクタ層２３が電気的に導通する。したがって、ｎ形ベース層１１は、ｎ形バッファ層１９、ｎ形チャネルおよびｎ形コレクタ層２３を介してコレクタ電極３０に電気的に短絡される。これにより、ｐ形コレクタ層２１からｎ形ベース層１１へのホールの供給が部分的、もしくは、全面的に抑制される。
図３（ｂ）は、この過程におけるキャリア密度分布の変化を示す模式図である。図中に示すＤ４は、第３ゲート電極６０をオンした後のキャリア密度分布を表している。第３ゲート電極６０をオンすると、コレクタ側の電子がコレクタ電極３０に排出され、減少する。これにより、ｎ形ベース層１１中のコレクタ側におけるキャリア密度も減少する。
このように、第１ゲート電極４０をオフさせるタイミングで、第３ゲート電極６０をオンさせてターンオフ動作に入ると、コレクタ側からも空乏層が伸び、ｎ形ベース層１１中のキャリアをより早い時間で消失させることが可能となる。これにより、ターンオフ損失をさらに低減することが可能となる。
さらに、第３ゲート電極６０をオンさせることにより、ｐ形コレクタ層２１からのホール注入を抑制することができる。これにより、図２（ｂ）中に点線で示すコレクタ電流ＩＣのテール成分ＩＣＴを抑制することができる。
図２（ｃ）は、コレクタ電圧ＶＣＥとコレクタ電流ＩＣの積（すなわち、半導体装置１における電力消費）の時間変化を示すタイムチャートである。同図に示すように、時間ｔ２において第１ゲート電極６０をオフした後、コレクタ電圧ＶＣＥが上昇する間、コレクタ電流ＩＣが流れ続けるため、半導体装置１の電力消費が増大する。その後、コレクタ電流ＩＣの減少と共に、電力消費も減少する。この間の電力の積分値が、スイッチング損失に相当する。
本実施形態に係る半導体装置１では、第２ゲート電極５０を制御することにより、第１ゲート電極４０をオフした後、コレクタ電流ＶＣＥがオフ電圧となるまでの時間を短縮することができる。これにより、スイッチング損失を低減できる。さらに、第３ゲート電極６０をオンさせることにより、コレクタ電流ＩＣのテール成分ＩＣＴを抑制し、スイッチング損失をさらに低減することができる（図２（ｃ）参照）。
このように、本実施形態は、オン抵抗を維持しながら、スイッチング損失を低減できる半導体装置１を提供する。なお、第３ゲート電極６０をオンさせるタイミングは、上記の例に限定される訳ではない。例えば、第２ゲート電極５０をオフさせる前に、第３ゲート電極をオンさせても良いし、第１ゲート電極４０をオフさせる前に、第３ゲート電極をオンさせても良いし、第１ゲート電極４０をオフさせた後に、第３ゲート電極６０をオンさせても良い。さらに、第３ゲート電極６０は、半導体装置１がターンオフした後に、もしくは、コレクタ電圧ＶＣＥが所定の値に上昇する前にオフ状態に戻しても良い。
図４は、第１実施形態の変形例に係る半導体装置２を示す模式断面図である。
図４に示す半導体装置２では、半導体部１０は、第１ゲート電極４０とエミッタプレート７０との間に位置するｐ形ベース層１３の第１部分１３ｍと、第２ゲート電極５０とエミッタプレート７０との間に位置するｐ形ベース層１３の第２部分１３ｎと、を含む。
半導体部１０は、ｐ形ベース層１３の一部とエミッタ電極２０との間にｐ形コンタクト層１８（第７半導体層）を含む。ｐ形コンタクト層１８は、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。エミッタ電極２０は、ｐ形コンタクト層１８に接し、電気的に接続される。ｐ形ベース層１３の第２部分１３ｎは、ｐ形コンタクト層１８を介してエミッタ電極２０に電気的に接続される。この例では、ｐ形ベース層１３の第２部分１３ｎとエミッタ電極２０との間にｎ形エミッタ層１５は設けられない。
例えば、半導体装置２のオン状態では、第１ゲート電極４０はオンされ、第２ゲート電極５０および第３ゲート電極６０はオフされている。
半導体装置２をターンオフさせる過程では、例えば、第１ゲート電極４０をオフさせる前に、第２ゲート電極５０を負電位にする。これにより、ｎ形ベース層１１とゲート絶縁膜５１の界面にｐ形反転層が誘起される。さらに、ｐ形ベース層１３の一部とゲート絶縁膜５１の界面にｐ形蓄積層が形成される。これにより、ｎ形ベース層１１からｐ形反転層、ｐ形蓄積層およびｐ形コンタクト層１８を介してエミッタ電極２０に至るホール排出経路が形成される。この結果、ｎ形ベース層１１からのホールの排出が促進され、ｎ形ベース層１１中のキャリア密度を低減することができる。
続いて、第１ゲート電極４０をオフさせることにより（図２（ａ）参照）、エミッタ電極２０からの電子の注入が完全に止まり、半導体装置２はターンオフ動作に入る。第２ゲート電極５０に負電位を与えたことにより、ｎ形ベース層１１中のキャリア密度が低減されているため、ターンオフ動作は、より少ないキャリアの排出により完了する。したがって、第２ゲート電極５０を設けない場合に比べて、ターンオフ時間を短縮し、ターンオフ損失を低減することができる。
さらに、第３ゲート電極６０を動作させることにより、ｐ形コレクタ層２１からのホール注入を抑制し、ターンオフ損失をさらに低減する。第３ゲート電極６０をオンさせるタイミングは、図２（ａ）に示す例と同じでも良いし、第１ゲート電極４０をターンオフさせる時間ｔ３の前後にずらしても良い。
図５は、第１実施形態の別の変形例に係る半導体装置３を示す模式断面図である。
図５に示す半導体装置３では、半導体部１０は、ｎ形ベース層１１とｐ形ベース層１３との間に位置するｎ形バリア層２５（第８半導体層）をさらに含む。
ｎ形バリア層２５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。また、ｎ形バリア層２５は、ｎ形エミッタ層１５のｎ形不純物よりも低濃度のｎ形不純物を含む。ｎ形バリア層２５は、例えば、１×１０１２〜１×１０１４ｃｍ−２の範囲のｎ形不純物量を有するように設けられ、０．１〜数μｍの範囲のＺ方向の厚さを有する。ｎ形バリア層２５は、例えば、半導体部１０の第１面１０Ｔ側にｎ形不純物をイオン注入することにより形成される。ｎ形不純物の総量は、例えば、１×１０１２〜１×１０１４ｃｍ−２の範囲に設定される。
半導体装置３では、第２ゲート電極５０および第３ゲート電極６０を適宜制御することにより、オン抵抗を維持しながら、スイッチング損失を低減できる。さらに、ｎ形バリア層２５を加えることにより、ｎ形ベース層１１におけるエミッタ側のキャリア蓄積を促進することができる。すなわち、第１ゲート電極４０をオフさせる前に第２ゲート電極５０をオフすることによるキャリア密度の低減効果がより顕著になる。
（第２実施形態）
図６は、第２実施形態に係る半導体装置４を示す模式断面図である。
図６に示す半導体装置４では、トレンチゲート構造を有する第３ゲート電極８０が設けられる。第３ゲート電極８０は、半導体部１０の第２面１０Ｂ側に設けられたトレンチＧＴ４の内部に配置される。第３ゲート電極８０は、ゲート絶縁膜８１を介して半導体部１０から電気的に絶縁される。
図６に示すように、第３ゲート電極８０は、半導体部１０とコレクタ電極３０との間に配置される。第３ゲート電極は、絶縁膜８３を介してコレクタ電極３０から電気的に絶縁される。また、第３ゲート電極８０は、ゲート絶縁膜を介してｎ形バッファ層１９、ｐ形コレクタ層２１およびｎ形コレクタ層２３と向き合うように配置される。
ｐ形コレクタ層２１は、ｎ形バッファ層１９とコレクタ電極３０との間に設けられる。ｎ形コレクタ層２３は、ｐ形コレクタ層２１とコレクタ電極３０との間に選択的に設けられる。
本実施形態に係る半導体装置４でも、第２ゲート電極５０および第３ゲート電極８０を適宜制御することにより、オン抵抗を維持しながら、スイッチング損失を低減できる。なお、上記の実施形態に記載された構成要素のうちの共通しないものは、各半導体装置に固有の要素ではなく、技術的に可能であれば相互に適用するか、もしくは、置き換えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体装置、 １０…半導体部、 １０Ｔ…第１面、 １０Ｂ…第２面、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １３ｍ…第１部分、 １３ｎ…第２部分、 １５…ｎ形エミッタ層、 １７、１８…ｐ形コンタクト層、 １９…ｎ形バッファ層、 ２０…エミッタ電極、 ２１…ｐ形コレクタ層、 ２３…ｎ形コレクタ層、 ２５…ｎ形バリア層、 ３０…コレクタ電極、 ４０…第１ゲート電極、 ４１、５１、６１、８１…ゲート絶縁膜、 ４３、５３、７１、８３…絶縁膜、 ４５、５５…ゲート配線、 ５０…第２ゲート電極、 ６０、８０…第３ゲート電極、 ７０…エミッタプレート、 ＧＴ１〜ＧＴ４…トレンチ

Claims (8)

  1. 第１導電形の第１半導体層を含み、第１面と、前記第１面の反対側に位置する第２面と、を有する半導体部と、
    前記第１面上に設けられた第１電極と、
    前記第１電極と前記半導体部との間に設けられ、第１絶縁膜を介して前記半導体部から電気的に絶縁され、第２絶縁膜を介して前記第１電極から電気的に絶縁された第１制御電極と、
    前記第１電極と前記半導体部との間に設けられ、第３絶縁膜を介して前記半導体部から電気的に絶縁され、第４絶縁膜を介して前記第１電極から電気的に絶縁され、前記第１制御電極とは独立にバイアスされる第２制御電極と、
    前記第２面側に設けられ、第５絶縁膜を介して前記半導体部から電気的に絶縁された第３制御電極と、
    前記第２面上の前記第３制御電極が設けられていない部分において、前記半導体部に電気的に接続された第２電極と、
    を備え、
    前記半導体部は、
    前記第１半導体層と前記第１電極との間に選択的に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、
    前記第１半導体層と前記第２電極との間、および、前記第１半導体層と前記第３制御電極との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第４半導体層と、
    前記第４半導体層と前記第２電極との間に設けられた第２導電形の第５半導体層と、
    前記第５半導体層と前記第２電極との間に少なくとも一部が設けられた第１導電形の第６半導体層と、
    を含み、
    前記第１制御電極は、前記第２半導体層の一部に前記第１絶縁膜を介して向き合うように配置され、
    前記第２制御電極は、前記第２半導体層の別の一部に前記第３絶縁膜を介して向き合うように配置され、
    前記第３制御電極は、前記第５半導体層の一部に前記第５絶縁膜を介して向き合うように配置された半導体装置。
  2. 前記第１制御電極および前記第２制御電極は、それぞれ、前記半導体部の前記第１面側に設けられたトレンチの内部に配置される請求項１記載の半導体装置。
  3. 前記第１制御電極および前記第２制御電極との間に設けられた別のトレンチの内部に配置され、第６絶縁膜を介して前記半導体部から電気的に絶縁され、前記第１電極に電気的に接続された導電体をさらに備え、
    前記導電体は、前記第１半導体層および前記第２半導体層の前記一部および前記別の一部に前記第６絶縁膜を介して向き合うように配置される請求項２記載の半導体装置。
  4. 前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに備え、
    前記第２制御電極は、前記第１半導体層と前記別の第３半導体層との間に位置する前記第２半導体層の前記別の一部に前記第３絶縁膜を介して向き合うように配置される請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記半導体部は、前記第２半導体層の前記第２制御電極と前記導電体との間に位置する部分と、前記第１電極と、の間に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む第２導電形の第７半導体層をさらに備える請求項１〜３のいずれか１つに記載の半導体装置。
  6. 前記半導体部は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第８半導体層をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第４半導体層は、前記第１半導体層と前記第３制御電極との間に位置し、前記第４半導体層と前記第５半導体層は、前記第２面に接する部分を含む請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第３制御電極は、前記半導体部の前記第２面側に設けられたトレンチの内部に配置される請求項１〜６のいずれか１つに記載の半導体装置。
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