JP7041653B2 - 半導体装置およびその制御方法 - Google Patents
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に絶縁され、前記第1制御電極とは独立にバイアスされる。前記第3制御電極は、前記第1電極と前記半導体部との間に設けられ、第5絶縁膜を介して前記半導体部から電気的に絶縁され、第6絶縁膜を介して前記第1電極から電気的に絶縁される。前記第3制御電極は、前記第1制御電極および前記第2制御電極とは独立にバイアスされ、前記第2制御電極とは異なるオフ電圧で制御される。前記半導体部は、第2導電形の第2半導体層と、第1導電形の第3半導体層と、第2導電形の第4半導体層と、をさらに含む。前記第2半導体層は、前記第1半導体層と前記第1電極との間に選択的に設けられる。前記第3半導体層は、前記第2半導体層と前記第1電極との間に選択的に設けられる。前記第4半導体層は、前記第1半導体層と前記第2電極との間に設けられる。前記第2半導体層は、前記第1絶縁膜を介して前記第1制御電極に向き合い、前記第2絶縁膜を介して前記第2制御電極に向き合い、前記第3絶縁膜を介して前記第3制御電極に向き合う。
Claims (10)
- 第1導電形の第1半導体層を含み、第1面と、前記第1面の反対側に位置する第2面と、を有する半導体部と、
前記第1面上に設けられた第1電極と、
前記第2面上に設けられた第2電極と、
前記第1電極と前記半導体部との間に設けられ、第1絶縁膜を介して前記半導体部から電気的に絶縁され、第2絶縁膜を介して前記第1電極から電気的に絶縁された第1制御電極と、
前記第1電極と前記半導体部との間に設けられ、第3絶縁膜を介して前記半導体部から電気的に絶縁され、第4絶縁膜を介して前記第1電極から電気的に絶縁され、前記第1制御電極とは独立にバイアスされる第2制御電極と、
前記第1電極と前記半導体部との間に設けられ、第5絶縁膜を介して前記半導体部から電気的に絶縁され、第6絶縁膜を介して前記第1電極から電気的に絶縁され、前記第1制御電極および前記第2制御電極とは独立にバイアスされ、前記第2制御電極とは異なるオフ電圧で制御される第3制御電極と、
を備え、
前記半導体部は、
前記第1半導体層と前記第1電極との間に選択的に設けられた第2導電形の第2半導体層と、
前記第2半導体層と前記第1電極との間に選択的に設けられた第1導電形の第3半導体層と、
前記第1半導体層と前記第2電極との間に設けられた第2導電形の第4半導体層と、
をさらに含み、
前記第2半導体層は、前記第1絶縁膜を介して前記第1制御電極に向き合い、前記第3絶縁膜を介して前記第2制御電極に向き合い、前記第5絶縁膜を介して前記第3制御電極に向き合う半導体装置。 - 前記第1制御電極、前記第2制御電極および前記第3制御電極は、前記半導体部の前記第1面側に設けられたトレンチの内部に配置される請求項1記載の半導体装置。
- 前記半導体部は、前記第1半導体層と前記第4半導体層との間に設けられ、前記第1半導体層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第5半導体層をさらに含む請求項1または2に記載の半導体装置。
- 前記半導体部は、前記第1半導体層と前記第2半導体層との間に設けられ、前記第1半導体層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第6半導体層をさらに含む請求項1~3のいずれか1つに記載の半導体装置。
- 前記半導体部は、前記第2半導体層と前記第1電極との間に選択的に設けられる第2導電形の第7半導体層を複数含み、
前記第3半導体層と前記第7半導体層は、前記第2半導体層と前記第1電極との間に並べて配置され、
前記第3半導体層は、前記第1絶縁膜に接する位置に配置され、
前記第7半導体層は、それぞれ、前記第3絶縁膜および前記第5絶縁膜に接する位置に配置され、
前記第1制御電極は、前記第1絶縁膜を介して前記第1半導体層、前記第2半導体層および前記第3半導体層に向き合うように配置され、
前記第2制御電極は、前記第3絶縁膜を介して前記第1半導体層、前記第2半導体層および前記第7半導体層に向き合うように配置され、
前記第3制御電極は、前記第5絶縁膜を介して前記第1半導体層、前記第2半導体層お
よび前記第7半導体層に向き合うように配置される請求項1~4のいずれか1つに記載の半導体装置。 - 請求項1~5のいずれか1つに記載の半導体装置の制御方法であって、
前記第1制御電極に、前記第1制御電極のしきい値よりも高い第1オン電圧を与えた後、前記第1制御電極の前記しきい値よりも低い第1オフ電圧を与え、
前記第2制御電極に、前記第2制御電極のしきい値よりも高い第2オン電圧を与えた後、前記第1制御電極に前記第1オフ電圧を与える前に、前記第2制御電極に、前記第2制御電極の前記しきい値よりも低い第2オフ電圧を与え、
前記第3制御電極に、前記第3制御電極のしきい値よりも高い第3オン電圧を与えた後、前記第1制御電極に前記第1オフ電圧を与える前に、前記第3制御電極に、前記第3制御電極の前記しきい値よりも低く、前記第2オフ電圧よりも高い第3オフ電圧を与える、制御方法。 - 前記第3制御電極の前記第3オフ電圧は、前記第1制御電極の前記第1オフ電圧よりも高い請求項6記載の制御方法。
- 前記第1制御電極に前記第1オン電圧を与え、
前記第2制御電極に前記第2オン電圧を与え、
前記第3制御電極に前記第3オン電圧を与えた後に、前記第3制御電極に前記第3オフ電圧を与え、
前記第3制御電極に前記第3オフ電圧を与えた後に、前記第2制御電極に前記第2オフ電圧を与え、
前記第2制御電極に前記第2オフ電圧を与えた後に、前記第1制御電極に前記第1オフ電圧を与える請求項6または7に記載の制御方法。 - 第1導電形の第1半導体層を含み、第1面と、前記第1面の反対側に位置する第2面と、を有する半導体部と、
前記第1面上に設けられた第1電極と、
前記第2面上に設けられた第2電極と、
前記第1電極と前記半導体部との間に設けられ、第1絶縁膜を介して前記半導体部から電気的に絶縁され、第2絶縁膜を介して前記第1電極から電気的に絶縁された第1制御電極と、
前記第1電極と前記半導体部との間に設けられ、第3絶縁膜を介して前記半導体部から電気的に絶縁され、第4絶縁膜を介して前記第1電極から電気的に絶縁された第2制御電極と、
前記第1電極と前記半導体部との間に設けられ、第5絶縁膜を介して前記半導体部から電気的に絶縁され、第6絶縁膜を介して前記第1電極から電気的に絶縁された第3制御電極と、
前記第1制御電極に電気的に接続された第1配線と、
前記第2制御電極に電気的に接続された第2配線と、
前記第1配線と前記第2配線との間に設けられた抵抗素子と、
前記第2配線に接続された第1ゲートパッドと、
前記第3制御電極に電気的に接続された第3配線と、
前記第3配線に接続された第2ゲートパッドと、
を備え、
前記半導体部は、
前記第1半導体層と前記第1電極との間に選択的に設けられた第2導電形の第2半導体層と、
前記第2半導体層と前記第1電極との間に選択的に設けられた第1導電形の第3半導体層と、
前記第1半導体層と前記第2電極との間に設けられた第2導電形の第4半導体層と、
を含み、
前記第2半導体層は、前記第1絶縁膜を介して前記第1制御電極に向き合い、前記第
3絶縁膜を介して前記第2制御電極に向き合い、前記第5絶縁膜を介して前記第3制御電極に向き合う半導体装置。 - 請求項9に記載の半導体装置の制御方法であって、
前記第1ゲートパッドに前記第1制御電極のしきい値および前記第2制御電極のしきい値よりも高い第1制御電圧を与え、
前記第2ゲートパッドに前記第3制御電極のしきい値よりも高い第2制御電圧を与え、
前記第2ゲートパッドに前記第2制御電圧を与えた後に、前記第2ゲートパッドに前記第3制御電極の前記しきい値よりも低い第3制御電圧を与え、
前記第2ゲートパッドに前記第3制御電圧を与えた後に、前記第1ゲートパッドに前記第1制御電極の前記しきい値および前記第2制御電極の前記しきい値よりも低い第4制御電圧を与える制御方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/573,593 US11101375B2 (en) | 2019-03-19 | 2019-09-17 | Semiconductor device and method of controlling same |
CN201911413071.3A CN111725309A (zh) | 2019-03-19 | 2019-12-31 | 半导体装置及其控制方法 |
US17/383,837 US11594622B2 (en) | 2019-03-19 | 2021-07-23 | Semiconductor device and method of controlling same |
JP2022037829A JP7373600B2 (ja) | 2019-03-19 | 2022-03-11 | 半導体装置 |
US18/101,712 US20230170405A1 (en) | 2019-03-19 | 2023-01-26 | Semiconductor device and method of controlling same |
JP2023180750A JP2023174920A (ja) | 2019-03-19 | 2023-10-20 | Igbt及びその駆動方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019050702 | 2019-03-19 | ||
JP2019050702 | 2019-03-19 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022037829A Division JP7373600B2 (ja) | 2019-03-19 | 2022-03-11 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020161786A JP2020161786A (ja) | 2020-10-01 |
JP7041653B2 true JP7041653B2 (ja) | 2022-03-24 |
Family
ID=72639973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019166842A Active JP7041653B2 (ja) | 2019-03-19 | 2019-09-13 | 半導体装置およびその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7041653B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7330154B2 (ja) | 2020-09-16 | 2023-08-21 | 株式会社東芝 | 半導体装置及び半導体回路 |
JP2023139979A (ja) | 2022-03-22 | 2023-10-04 | 株式会社東芝 | 半導体装置及び半導体回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018109794A1 (ja) | 2016-12-12 | 2018-06-21 | 三菱電機株式会社 | 半導体装置の駆動方法および駆動回路 |
-
2019
- 2019-09-13 JP JP2019166842A patent/JP7041653B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018109794A1 (ja) | 2016-12-12 | 2018-06-21 | 三菱電機株式会社 | 半導体装置の駆動方法および駆動回路 |
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Publication number | Publication date |
---|---|
JP2020161786A (ja) | 2020-10-01 |
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