CN111725309A - 半导体装置及其控制方法 - Google Patents

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semiconductor
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末代知子
岩鍜治阳子
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Abstract

一种半导体装置及其控制方法，能够降低导通电阻以及开关损失的双方。半导体装置具备半导体部、第一电极、第一～第三控制电极、第二电极。上述半导体部位于上述第一电极与上述第二电极之间。上述第一～第三控制电极分别设置在上述第一电极与上述半导体部之间，被从上述半导体部以及上述第一电极电绝缘，分别独立地被施加偏压。上述半导体部还包含第一导电型的第一层、第二导电型的第二层、第一导电型的第三层、第二导电型的第四层。第二层选择性地设置在上述第一层与上述第一电极之间。第三层选择性地设置在上述第二层与上述第一电极之间。第四层设置在上述第一层与上述第二电极之间。第二层配置成隔着绝缘膜而与上述第一～第三控制电极面对。

Description

半导体装置及其控制方法
本申请享有以日本特许出愿2019－50702号(申请日：2019年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
实施方式涉及半导体装置及其控制方法。
背景技术
作为在600V以上的高电压下控制大电流的半导体装置，例如使用绝缘栅型双极型晶体管(以下称为Insulated Gate Bipolar Transistor：IGBT)。关于IGBT，例如为了用于电力转换、且提高转换效率，因此谋求稳态损失低(导通电阻低)、开关损失低(开关速度快)双方。
关于IGBT，为了降低导通电阻，具有从p型基区层深深地延伸至n型基区层中的沟道栅构造的IGBT近年来变多。由此，能够提高沟道密度、并且能够利用n型基区层中的相邻的沟道栅的形状而在n型基区层中高效地蓄积载流子，能够降低稳态状态下的导通电阻。然而，若增加载流子的蓄积量而实现低导通电阻，则在关断时应排出的载流子量变多。因此，关断时间变长，关断损失增加。即、导通电阻的降低与关断损失的降低处于此消彼长的关系。
发明内容
实施方式提供一种能够降低导通电阻以及开关损失的双方的半导体装置及其控制方法。
实施方式所涉及的半导体装置具备半导体部、第一电极、第二电极、第一控制电极、第二控制电极、第三控制电极。上述半导体部包含第一导电型的第一半导体层，且具有第一面和位于上述第一面的相反侧的第二面。上述第一电极设置在上述第一面上。上述第二电极设置在上述第二面上。上述第一控制电极设置在上述第一电极与上述半导体部之间，隔着第一绝缘膜而被从上述半导体部电绝缘，且隔着第二绝缘膜而被从上述第一电极电绝缘。上述第二控制电极设置在上述第一电极与上述半导体部之间，隔着第三绝缘膜而被从上述半导体部电绝缘，隔着第四绝缘膜而被从上述第一电极电绝缘，且与上述第一控制电极相独立地被施加偏压。上述第三控制电极设置在上述第一电极与上述半导体部之间，隔着第五绝缘膜而被从上述半导体部电绝缘，隔着第六绝缘膜而被从上述第一电极电绝缘，且与上述第一控制电极以及上述第二控制电极相独立地被施加偏压。上述半导体部还包含第二导电型的第二半导体层、第一导电型的第三半导体层、第二导电型的第四半导体层。上述第二半导体层选择性地设置在上述第一半导体层与上述第一电极之间。上述第三半导体层选择性地设置在上述第二半导体层与上述第一电极之间。上述第四半导体层设置在上述第一半导体层与上述第二电极之间。上述第二半导体层隔着上述第一绝缘膜而与上述第一控制电极面对，隔着上述第二绝缘膜而与上述第二控制电极面对，且隔着上述第三绝缘膜而与上述第三控制电极面对。
附图说明
图1是示出实施方式所涉及的半导体装置的示意剖视图。
图2是示出实施方式所涉及的半导体装置的动作的时序图。
图3A～图3C是示出实施方式所涉及的半导体装置的动作的示意图。
图4是示出实施方式的变形例所涉及的半导体装置的示意剖视图。
图5是示出实施方式的其他的变形例所涉及的半导体装置的示意剖视图。
图6是示出实施方式的又一其他的变形例所涉及的半导体装置的示意剖视图。
图7是示出实施方式的另外的变形例所涉及的半导体装置的示意剖视图。
图8是示出实施方式的另外的变形例所涉及的半导体装置的动作的时序图。
图9A～图9C是示出实施方式的另外的变形例所涉及的半导体装置的动作的示意图。
具体实施方式
以下，参照附图对实施方式进行说明。对附图中的同一部分标注同一附图标记并适当地省略详细说明，仅对不同的部分进行说明。另外，附图只是示意性或概念性的图，各部分的厚度和宽度的关系、各部分间的大小的比率等未必与现实情况相同。并且，即便在表示相同部分的情况下，有时也根据附图而使彼此的尺寸或比率不同而进行表示。
此外，使用各图中示出的X轴、Y轴以及Z轴对各部分的配置以及结构进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。并且，有时将Z方向作为上方、将其相反方向作为下方而进行说明。
图1是示出第一实施方式所涉及的半导体装置1的示意剖视图。半导体装置1例如是IGBT。在本说明书中，半导体层的杂质浓度的分布及其值例如能够使用二次离子质量分析法(Secondary Ion Mass Spectrometory：SIMS)或扩散电阻测定法(SpreadingResistance Analysis：SRA)测定。并且，2个半导体层的杂质浓度的相对大小关系例如能够使用扫描式静电电容显微镜法(Scanning Capacitance Microscopy：SCM)判定。在SCM以及SRA中，求出半导体区域的载流子浓度的相对大小关系或绝对值。通过假定杂质的活性化率，能够根据SCM以及SRA的测定结果求出2个半导体层的杂质浓度之间的相对大小关系、杂质浓度的分布、以及杂质浓度的绝对值。
如图1所示，半导体装置1具备半导体部10、发射极电极20(第一电极)、集电极电极30(第二电极)、第一栅极电极40、第二栅极电极50、第三栅极电极60。
半导体部10例如为硅。半导体部10具有第一面10T和第二面10B。第二面10B是第一面10T的背面。发射极电极20设置在第一面10T上。集电极电极30与第二面10B接触地设置。发射极电极20以及集电极电极30包含例如选自铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)以及多晶硅的组中的至少1个。
第一栅极电极40设置在半导体部10与发射极电极20之间。第一栅极电极40例如配置在设置于半导体部10的第一面10T侧的沟道GT1的内部。第一栅极电极40在沟道GT1的内部沿Y方向延伸。第一栅极电极40隔着栅极绝缘膜41而被从半导体部10电绝缘。并且，第一栅极电极40隔着绝缘膜43而被从发射极电极20电绝缘。第一栅极电极40例如包含导电性的多晶硅。栅极绝缘膜41以及绝缘膜43例如是硅氧化膜。
第二栅极电极50设置在半导体部10与发射极电极20之间。第二栅极电极50例如配置在设置于半导体部10的第一面10T侧的沟道GT2的内部。第二栅极电极50在沟道GT2的内部沿Y方向延伸。第二栅极电极50隔着栅极绝缘膜51而被从半导体部10电绝缘。并且，第二栅极电极50隔着绝缘膜53而被从发射极电极20电绝缘。第二栅极电极50例如包含导电性的多晶硅。栅极绝缘膜51以及绝缘膜53例如是硅氧化膜。
第三栅极电极60设置在半导体部10与发射极电极20之间。第三栅极电极60例如配置在设置于半导体部10的第一面10T侧的沟道GT3的内部。第三栅极电极60在沟道GT3的内部沿Y方向延伸。第三栅极电极60隔着栅极绝缘膜61而被从半导体部10电绝缘。并且，第三栅极电极60隔着绝缘膜63而被从发射极电极20电绝缘。第三栅极电极60例如包含导电性的多晶硅。栅极绝缘膜61以及绝缘膜63例如是硅氧化膜。
第一栅极电极40经由第一栅极配线45而与第一栅极焊盘47电连接。第二栅极电极50经由第二栅极配线55而与第二栅极焊盘57电连接。第三栅极电极60经由第三栅极配线65而与第三栅极焊盘67电连接。即、第一栅极电极40、第二栅极电极50以及第三栅极电极60分别独立地被施加偏压。
第一栅极电极40以及第二栅极电极50分别在沿着半导体部10的第一面10T的方向(例如X方向)周期性地配置。在图1所示的例子中，第一栅极电极40和第二栅极电极50在X方向相邻配置。第三栅极电极60例如在第一栅极电极40与第二栅极电极50之间配置有至少1个。在该例子中，在第一栅极电极40与第二栅极电极50之间配置有2个第三栅极电极60。也可以在第一栅极电极40与第二栅极电极50之间配置有3个以上的第三栅极电极60。
半导体部10包含n型基区层11(第一半导体层)、p型基区层13(第二半导体层)、n型发射层15(第三半导体层)、p型接触层17、n型缓冲层19(第五半导体层)、p型集电层21(第四半导体层)。
n型基区层11例如包含1×1012～1×1015(atoms/cm3)的浓度范围的n型杂质。n型基区层11具有能够实现预定的耐压的n型载流子浓度。此处，n型载流子浓度例如是从n型杂质浓度减去p型杂质浓度后的值。例如，在成为n型基区层11的n型硅晶片中含有本底水准的p型杂质。n型基区层11层例如具有1～1000μm的范围的Z方向的厚度，被设定成能够实现预定的耐压的厚度。
p型基区层13选择性地设置在n型基区层11与发射极电极20之间。p型基区层13与发射极电极20电连接。p型基区层13例如设定成具有1×1012～1×1014cm－2的范围的p型杂质量，且具有0.1～数μm的Z方向的厚度。p型基区层13例如通过朝半导体部10的第一面10T侧离子注入p型杂质而形成。
n型发射层15选择性地设置在p型基区层13与发射极电极20之间。n型发射层15包含浓度比n型基区层11的n型杂质高的n型杂质。发射极电极20例如与n型发射层15接触并电连接。
n型发射层15例如设置成具有1×1014～1×1016cm－2的范围的n型杂质量，且具有0.1～数μm的Z方向的厚度。n型发射层15例如通过朝半导体部10的第一面10T侧选择性地离子注入n型杂质而形成。
p型接触层17选择性地设置在p型基区层13与发射极电极20之间。p型接触层17包含浓度比p型基区层13的p型杂质高的p型杂质。发射极电极20例如与p型接触层17接触并电连接。p型基区层13经由p型接触层17而与发射极电极20电连接。
p型接触层17例如设置成具有1×1014～1×1016cm－2的范围的p型杂质量，且具有0.1～数μm的范围的Z方向的厚度。p型接触层17例如通过朝半导体部10的第一面10T侧选择性地离子注入p型杂质而形成。
n型发射层15和p型接触层17例如也可以在沟道GT1～GT3的长度方向(例如Y方向)交替地配置。并且，在半导体部10的第一面10T露出的n型发射层15的表面与p型接触层17的表面的面积比能够根据所期望的设计自由变更。此外，在半导体部10的第一面10T露出的n型发射层15的表面和p型接触层17的形状能够自由变更。
沟道GT1～GT3具有从半导体部10的第一面10T贯通n型发射层15、p型基区层13而到达n型基区层11的深度。沟道GT1～GT3在沿着半导体部10的第一面10T的方向(例如X方向)周期性地设置。沟道GT1～GT3各自的深度例如设定为1～10μm的范围。在X方向上相邻的沟道GT1与沟道GT2的间隔、沟道GT1与沟道GT3的间隔、以及沟道GT2与沟道GT3的间隔例如被设定为0.1～数μm的范围。
在沟道GT1～沟道GT3的侧面例如露出有n型基区层11、p型基区层13以及n型发射层15。第一栅极电极40在沟道GT1的内部隔着栅极绝缘膜41而与位于n型基区层11和n型发射层15之间的p型基区层13面对。第二栅极电极50在沟道GT2的内部隔着栅极绝缘膜51而与位于n型基区层11和n型发射层15之间的p型基区层13面对。第三栅极电极60在沟道GT3的内部隔着栅极绝缘膜61而与位于n型基区层11和n型发射层15之间的p型基区层13面对。
上述的沟道栅构造例如沿着半导体部10的第一面10T分别设置有多个，且周期性地配置。各沟道栅构造间的间隔例如被设定为0.1～数μm的范围。
n型缓冲层19设置在n型基区层11与集电极电极30之间。n型缓冲层19包含浓度比n型基区层11的n型杂质高的n型杂质。n型缓冲层19例如设置成具有1×1011～1×1013cm－2的范围的n型杂质量，且具有0.1～数十μm的范围的Z方向的厚度。n型缓冲层19例如通过朝半导体部10的第二面10B侧离子注入n型杂质而形成。
p型集电层21设置在n型缓冲层19与集电极电极30之间。p型集电层21例如设置成具有1×1013～1×1015cm－2的范围的p型杂质量，且具有0.1～10μm的范围的Z方向的厚度。
p型集电层21例如通过朝半导体部10的第二面10B侧整面或者选择性地离子注入p型杂质而形成。p型杂质的总量例如被设定为1×1013～1×1015cm－2的范围。形成p型集电层21时的注入能量例如被设定成比形成n型缓冲层19时的注入能量低。因此，p型杂质的注入深度比n型缓冲层19的n型杂质的注入深度浅。
集电极电极30在半导体部10的第二面10B与p型集电层21的表面接触并电连接。
接着，参照图1、图2、图3A～图3C对实施方式所涉及的半导体装置1的动作进行说明。图2是示出半导体装置1的控制方法的时序图。图2中示出使半导体装置1导通然后关断的过程。图3A～图3C是示出半导体装置1的动作的示意图。图3A～图3C中示出n型基区层11中的载流子密度分布。此处，载流子密度是包含电子和空穴双方的密度。
图2是示出施加于第一栅极电极40的栅极电压VMG、施加于第二栅极电极50的栅极电压VCG、施加于第三栅极电极60的栅极电压VPG的时间变化的时序图。此处，栅极电压VMG经由第一栅极焊盘47以及第一栅极配线45施加于第一栅极电极40。栅极电压VCG经由第二栅极焊盘57以及第二栅极配线55施加于第二栅极电极50。栅极电压VPG经由第三栅极焊盘67以及第三栅极配线65施加于第三栅极电极60。
首先，对导通动作进行说明。例如，在将半导体装置1导通时，对第一栅极电极40、第二栅极电极50以及第三栅极电极60施加超过阈值的栅极电压VMG、VCG以及VPG。以下，将对各栅极电极赋予超过阈值的栅极电压这一情况表现为接通、将使各栅极电极的栅极电压下降至阈值以下的电压这一情况表现为截止。
如图2所示，在时间t1，使第一栅极电极40、第二栅极电极50以及第三栅极电极60接通。由此，在p型基区层13与栅极绝缘膜41之间的界面、p型基区层13与栅极绝缘膜51之间的界面以及p型基区层13与栅极绝缘膜61之间的界面形成有n型沟道，n型基区层11与n型发射层15之间电导通。即、半导体装置1成为接通状态。
此外，在第一栅极电极40、第二栅极电极50以及第三栅极电极60的位于n型基区层11中的部分，在n型基区层11与栅极绝缘膜41之间的界面、n型基区层11与栅极绝缘膜51之间的界面、以及n型基区层11与栅极绝缘膜61之间的界面形成有n型蓄积层。因该n型蓄积层的影响，n型基区层11的位于各栅极电极间的区域中的载流子的蓄积被促进，能够获得导通状态下的更低的导通电阻。
图3A是表示该状态下的n型基区层11内的载流子密度分布D1的示意图。通过使第一栅极电极40、第二栅极电极50以及第三栅极电极60接通，电子从发射极电极20朝n型基区层11注入，与此对应，空穴从p型集电层21经由n型缓冲层19朝n型基区层11注入。如图3A所示，n型基区层11内的载流子密度在发射极侧变高。由于使第一栅极电极40、第二栅极电极50以及第三栅极电极60全部接通，因此能够缩短关断时间。
接着，如图2所示，在时间t2使第三栅极电极60截止。由此，在与第三栅极电极60相邻的p型基区层13与栅极绝缘膜61的界面感应出的n型沟道消失。因此，在第三栅极电极60侧，n型发射层15与n型基区层11之间的电导通被切断，朝n型基区层11的电子的供给停止。与此对应，从p型集电层21经由n型缓冲层19朝n型基区层11注入的空穴的量也减少。
图3B是示出该过程中的载流子密度分布的变化的示意图。通过使第三栅极电极60截止，n型基区层11的发射极侧的载流子密度降低，密度分布从D1朝D2变化。
接着，对关断动作进行说明。如图2所示，在时间t3，使第二栅极电极50截止。
由此，在与第二栅极电极50相邻的p型基区层13与栅极绝缘膜51的界面感应出的n型沟道消失，n型发射层15与n型基区层11之间的电导通也被切断。因此，第二栅极电极50侧的电子的供给停止。与此对应，从p型集电层21经由n型缓冲层19朝n型基区层11注入的空穴的量也减少。
图3C是示出该过程中的载流子密度分布的变化的示意图。通过使第二栅极电极50截止，n型基区层11的发射极侧的载流子密度进一步降低，密度分布从D2朝D3变化。
接着，在时间t4，使第一栅极电极40截止，由此，从n型发射层15朝n型基区层11的电子的注入完全停止，半导体装置1进入关断动作。在该例子中，先于第一栅极电极40的截止而使第二栅极电极50截止，因此蓄积于n型基区层11的载流子中的发射极侧的载流子密度降低。即、成为与第一栅极电极40以及第二栅极电极50均接通的稳态状态相比而载流子密度降低的状态。由此，能够降低在使第一栅极电极40截止后的关断过程中排出的载流子。即、与未设置第二栅极电极50的情况相比，能够缩短关断时间、降低关断损失。
此外，若使第二栅极电极50的电位降低至负电位，则在n型基区层11与栅极绝缘膜51之间的界面感应出p型反转层。由此，能够促进经由p型基区层13进行的朝发射极电极20的空穴的排出。结果，能够进一步降低关断损失。
在本实施方式所涉及的半导体装置1中，通过适当控制第三栅极电极60，能够缩短导通时间。并且，在关断过程中，通过适当控制第二栅极电极50，能够缩短关断时间。结果，在半导体装置1中，能够维持导通电阻并降低开关损失。
图4是示出实施方式的变形例所涉及的半导体装置2的示意剖视图。
在图4所示的半导体装置2中，在第一栅极电极40与第二栅极电极50之间配置有4个第三栅极电极60。第三栅极电极60的数量只是示例，并不限定于该例子。并且，半导体装置2具备第一栅极焊盘75和第二栅极焊盘77。
如图4所示，第一栅极电极40与第一栅极配线45连接。第二栅极电极50与第二栅极配线55连接。第三栅极电极60与第三栅极配线65连接。第二栅极配线55与第一栅极焊盘75相连，第三栅极配线65与第二栅极焊盘77相连。
半导体装置2还具备连结第一栅极配线45与第二栅极配线55的电阻元件RD。电阻元件RD例如是具有所期望的电阻值的半导体或者金属体。电阻元件RD例如在半导体部10的终端区域隔着绝缘膜而配置在第一面10T之上。并且，电阻元件RD也可以配置在半导体部10的周边，例如借助金属配线而与第一栅极配线45以及第二栅极配线55连接。
在半导体装置2中，经由第一栅极焊盘75而将栅极电压VMG、VCG分别施加于第一栅极电极40以及第二栅极电极50。并且，经由第二栅极焊盘77而对第三栅极电极60施加栅极电压VPG。
在使半导体装置2导通的情况下，经由第一栅极焊盘75以及第二栅极焊盘77而将比阈值高的栅极电压VMG、VCG以及VPG施加于第一栅极电极40、第二栅极电极50以及第三栅极电极60。此时，由于因电阻元件RD以及寄生电容C而产生的CR时间常数，施加于第一栅极电极40的电压的上升沿产生延迟。因此，第一栅极电极40相比第二栅极电极50靠后接通。接着，在时间t2使第三栅极电极60截止。由此，在与第三栅极电极60相邻的p型基区层13与栅极绝缘膜61的界面感应出的n型沟道消失。因此，在第三栅极电极60侧，n型发射层15与n型基区层11之间的电导通被切断，朝n型基区层11的电子的供给停止。与此对应，从p型集电层21经由n型缓冲层19而朝n型基区层11注入的空穴的量也减少。此时，例如若将第三栅极电极的数量设定为比第一栅极电极的数量多，则能够使导通更高速地动作。
接着，对关断动作进行说明。经由第一栅极焊盘75而使第一栅极电极40以及第二栅极电极50截止。此时，由于因电阻元件RD以及寄生电容C而产生的CR时间常数，施加于第一栅极电极40的电压的下降沿产生延迟。因此，第一栅极电极40相比第二栅极电极50靠后截止。即、在第一栅极电极40截止而进入关断过程之前，第二栅极电极50截止，n型基区层11内部的载流子密度降低。结果，能够缩短半导体装置2的关断时间，降低开关损失。
在该例子中也形成为，通过适当控制第三栅极电极60，能够缩短导通时间，通过适当控制相对于使第二栅极电极50截止的定时的、第一栅极电极40的截止的定时，能够缩短关断时间。另外，关于第一栅极电极40截止的时间的延迟，能够通过配置具有所期望的电阻值的电阻元件RD来控制。
图5是示出实施方式的其他的变形例所涉及的半导体装置3的示意剖视图。
图5所示的半导体装置3也具备第一栅极焊盘75和第二栅极焊盘77。此外，半导体装置3的半导体部10还具备位于n型基区层11与p型基区层13之间的n型阻挡层25(第六半导体层)。
n型阻挡层25包含浓度比n型基区层11的n型杂质高的n型杂质。并且，n型阻挡层25包含浓度比n型发射层15的n型杂质低的n型杂质。n型阻挡层25例如设置成具有1×1012～1×1014cm－2的范围的n型杂质量，且具有0.1～数μm的范围的Z方向的厚度。n型阻挡层25例如通过朝半导体部10的第一面10T侧离子注入n型杂质而形成。
在半导体装置3中，通过在导通时适当控制第三栅极电极60，能够缩短导通时间。此外，在关断时，通过使第一栅极电极40截止的定时相对于第二栅极电极50截止的定时延迟，能够在维持导通电阻的同时降低开关损失。在该例子中，通过增加n型阻挡层25，能够进一步促进接通状态(稳态状态)下的n型基区层11的发射极侧的载流子蓄积，能够实现更低的导通电阻。这样，通过增加n型阻挡层25，能够缩短导通时间、关断时间，且能够更有效地降低导通电阻。
图6是示出实施方式的又一其他的变形例所涉及的半导体装置4的示意剖视图。半导体装置4具有与图1所示的半导体装置1同样的构造。半导体装置4的半导体部10在n型基区层11与p型基区层13之间还具备n型阻挡层25。n型阻挡层25包含浓度比n型基区层11的n型杂质高的n型杂质。在半导体装置4中，也能够通过增加n型阻挡层25实现低导通电阻。
图7是示出实施方式的另外的变形例所涉及的半导体装置5的示意剖视图。半导体装置5包含第一栅极电极40、第二栅极电极50、第三栅极电极60。第一栅极电极40、第二栅极电极50以及第三栅极电极60例如分别与第一栅极焊盘47、第二栅极焊盘57以及第三栅极焊盘67电连接，相独立地被施加偏压(参照图1)。
如图7所示，第二栅极电极50例如位于第一栅极电极40之间。并且，第一栅极电极例如配置成位于第二栅极电极50与第三栅极电极60之间。
半导体部10包含n型基区层11、p型基区层13、n型发射层15、p型接触层17、n型缓冲层19、p型集电层21、n型阻挡层25。另外，实施方式也可以形成为未设置n型阻挡层25的构造。
n型发射层15配置在与栅极绝缘膜41接触的位置。第一栅极电极40配置成隔着栅极绝缘膜41而与n型基区层11、n型阻挡层25、p型基区层13以及n型发射层15面对。第二栅极电极50配置成隔着绝缘膜51而与n型基区层11、n型阻挡层25、p型基区层13以及p型接触层17面对。第三栅极电极60配置成隔着栅极绝缘膜61而与n型基区层11、n型阻挡层25、p型基区层13以及p型接触层17面对。
图8、图9A～图9C是示出半导体装置5的动作的示意图。图8是示出栅极电压VMG、VCG、VPG、发射极、集电极电极间电压VCE以及集电极电流IC的时间变化的时序图。图9A～图9C是示出图8所示的期间A、B、C中的半导体部10中的载流子的示意图。以下，参照图8、图9A～图9C对半导体装置5的动作进行说明。
图8示出在使半导体装置5从接通状态过渡至截止状态的关断过程中分别施加于第一栅极电极40、第二栅极电极50以及第三栅极电极60的栅极电压VMG、VCG以及VPG。并且，示出伴随着上述的栅极电压的变化的、集电极电流IC以及发射极、集电极电极间电压VCE的变化。在以下的说明中，假设发射极电极20的电位为接地电位(零电平)。
在本实施例中，在接通状态下，对第一栅极电极40施加有阈值以上的正的栅极电压VMG，对第二栅极电极50以及第三栅极电极60分别施加有正的栅极电压VCG以及VPG。
如图8所示，在半导体装置5的关断过程中，在时间t3使第二栅极电极50以及第三栅极电极60截止后，在时间t4使第一栅极电极40截止。例如，在时间t3，使栅极电压VCG从正电压(例如+15V)降低至负电压(例如－15V)。并且，在时间t3使栅极电压VPG从正电压(例如+15V)降低至零电平。接着，在时间t4，使栅极电压VMG从正电压(例如+15V)降低至零电平。
图9A表示期间A中的半导体部10中的载流子(电子)的分布。在期间A，第一栅极电极40接通，经由在p型基区层13与栅极绝缘膜41的界面感应出的n型沟道而从n型发射层15朝n型阻挡层15、进而朝n型基区层11注入电子。与此对应，在集电极侧(未图示)，从p型集电层21朝n型基区层11注入空穴，流过有集电极电流IC(接通电流)。
此外，借助施加于第二栅极电极50以及第三栅极电极60的栅极电压VCG、VPG(正电压)，在n型基区层11以及n型阻挡层25与栅极绝缘膜51的界面、以及n型基区层11以及n型阻挡层与栅极绝缘膜61之间的界面感应出n型的蓄积层。因此，从p型集电层21朝n型基区层11的空穴注入量进一步增加。结果，n型基区层11以及n型阻挡层25中的载流子量增加，能够使导通电阻降低。在图8中所示的期间A，通过使导通电阻降低，能够抑制伴随着集电极电流IC的发射极、集电极电极间电压VCE，能够降低电力消耗VCE×IC。
在图8所示的期间B，第二栅极电极50以及第三栅极电极60截止。因此，如图9B所示，在n型基区层11以及n型阻挡层25与栅极绝缘膜51之间的界面、以及n型基区层11以及n型阻挡层25与栅极绝缘膜61之间的界面感应出的n型蓄积层消失。由此，从p型集电层21朝n型基区层11的空穴注入量降低。另一方面，第一栅极电极40仍为接通状态，因此集电极电流IC继续流动。即、从n型发射层15朝n型阻挡层25以及n型基区层11注入电子，与此对应，从p型集电层21朝n型基区层11注入空穴。此外，施加于第二栅极电极50的栅极电压VCG成为负电压，在n型基区层11、n型阻挡层25以及p型基区层13与栅极绝缘膜51之间的界面感应出p型蓄积层。由此，形成从n型基区层11以及n型阻挡层25至p型接触层17的空穴排出路径。因此，从n型基区层11以及n型阻挡层25朝发射极电极20排出空穴，n型基区层11以及n型阻挡层25中的载流子量进一步降低。
结果，在n型基区层11以及n型阻挡层25中的载流子量降低、导通电阻上升的状态下，流过有集电极电流IC，因此发射极、集电极电极间电压VCE变高，电力消耗VCE×IC稍稍增加。
在图8所示的期间C，第一栅极电极40进一步截止。例如，即便为了使第一栅极电极40截止而使栅极电压VMG降低，第一栅极电极20的电位也并不立刻成为截止电位，例如在使第一栅极电极40的寄生电容的电荷放电的期间，集电极电流IC大致保持恒定。
接着，若第一栅极电极40的电位降低开始，则p型基区层13与栅极绝缘膜41之间的界面的n型沟道逐渐消失，集电极电流IC转为减少，发射极、集电极电极间电压VCE开始上升。发射极、集电极电极间电压VCE例如在暂时过冲后成为截止电压而变得恒定。
在此期间，n型基区层11以及n型阻挡层25的载流子被朝发射极电极20以及集电极电极30放出，n型基区层11以及n型阻挡层25耗尽化。
如图9C所示，n型基区层11以及n型阻挡层25的空穴被朝发射极电极20放出。此时，由于在第二栅极电极50施加有负电压(例如VCG＝－15V)，因此在n型基区层11以及n型阻挡层25与栅极绝缘膜51之间的界面感应出p型蓄积层。因而，n型基区层11以及n型阻挡层25的空穴经由p型蓄积层以及p型基区层13而被迅速地朝发射极电极20放出。
此外，在第一栅极电极40施加有负电压(例如VMG＝－15V)，在n型基区层11以及n型阻挡层25与栅极绝缘膜41之间的界面感应出p型蓄积层。由此，从n型基区层11以及n型阻挡层25朝发射极电极20的经由p型蓄积层的空穴的放出被促进。
此外，在图8所示的期间D，集电极电流IC降低至零电平，在时间t5，半导体装置5成为截止状态。
在本实施方式中，通过设置第二栅极电极50以及第三栅极电极60，能够促进来自n型基区层11以及n型阻挡层25的载流子的放出，缩短关断期间C。
此外，在时间t4对第一栅极电极40施加截止电压(例如VMG＝－15)前，在时间t3使第二栅极电极50以及第三栅极电极60截止。由此，能够在期间B预先使n型基区层11以及n型阻挡层25的载流子减少的基础上开始关断期间C。结果，能够进一步缩短关断期间C。
例如，图8中用虚线示出的发射极、集电极电极间电压VCE的变化表示未设置第二栅极电极50以及第三栅极电极60的情况下的特性。与用实线示出的本实施方式所涉及的发射极、集电极电极间电压VCE的变化相比，通过设置第二栅极电极50以及第三栅极电极60，能够缩短关断期间。
关断期间C中的电力消耗VCE×IC依赖于其长度，通过缩短关断期间C，能够降低开关损失。在本实施方式所涉及的半导体装置5中，通过适当控制第二栅极电极50以及第三栅极电极60，能够降低导通电阻，能够降低开关损失。
例如，在半导体装置5中，通过在期间B降低n型基区层11以及n型阻挡层25的载流子量，电力消耗VCE×IC稍稍增加。然而，因关断期间C的缩短而带来的电力消耗VCE×IC的降低効果的帮助更大，作为整体能够降低开关损失。
并且，通过对第三栅极电极60施加负电压(例如VPG＝－15V)，能够进一步促进来自n型基区层11以及n型阻挡层25的空穴的排出。然而，关于这样的控制，例如在期间B中会招致n型基区层11以及n型阻挡层25中的载流子量的大幅度的减少，使电力消耗VCE×IC扩大。结果，会使开关损失增大。这样，通过适当配置本实施方式所涉及的第二栅极电极50以及第三栅极电极60并适当地进行控制，能够降低半导体装置的导通电阻且降低开关损失。
对本发明的几个实施方式进行了说明，但上述实施方式只不过是作为例子加以提示，并非意图限定发明的范围。上述新的实施方式能够以其他各种各样的方式加以实施，能够在不脱离发明的主旨的范围进行各种省略、置换、变更。上述实施方式及其变形包含于发明的范围或主旨中，并且包含于技术方案所记载的发明及其等同的范围中。

Claims (9)

1.一种半导体装置，具备：
半导体部，包含第一导电型的第一半导体层，且具有第一面和位于上述第一面的相反侧的第二面；
第一电极，设置在上述第一面上；
第二电极，设置在上述第二面上；
第一控制电极，设置在上述第一电极与上述半导体部之间，隔着第一绝缘膜而被从上述半导体部电绝缘，且隔着第二绝缘膜而被从上述第一电极电绝缘；
第二控制电极，设置在上述第一电极与上述半导体部之间，隔着第三绝缘膜而被从上述半导体部电绝缘，隔着第四绝缘膜而被从上述第一电极电绝缘，且与上述第一控制电极相独立地被施加偏压；以及
第三控制电极，设置在上述第一电极与上述半导体部之间，隔着第五绝缘膜而被从上述半导体部电绝缘，隔着第六绝缘膜而被从上述第一电极电绝缘，且与上述第一控制电极以及上述第二控制电极相独立地被施加偏压，
上述半导体部还包含：
第二导电型的第二半导体层，选择性地设置在上述第一半导体层与上述第一电极之间；
第一导电型的第三半导体层，选择性地设置在上述第二半导体层与上述第一电极之间；以及
第二导电型的第四半导体层，设置在上述第一半导体层与上述第二电极之间，
上述第二半导体层隔着上述第一绝缘膜而与上述第一控制电极面对，隔着上述第三绝缘膜而与上述第二控制电极面对，且隔着上述第五绝缘膜而与上述第三控制电极面对。
2.根据权利要求1所述的半导体装置，其中，
上述第一控制电极、上述第二控制电极以及上述第三控制电极配置在设置于上述半导体部的上述第一面侧的沟道的内部。
3.根据权利要求1或2所述的半导体装置，其中，
上述半导体部还包含第一导电型的第五半导体层，该第五半导体层设置在上述第一半导体层与上述第四半导体层之间，且包含浓度比上述第一半导体层的第一导电型杂质高的第一导电型杂质。
4.根据权利要求1或2所述的半导体装置，其中，
上述半导体部还包含第一导电型的第六半导体层，该第六半导体层设置在上述第一半导体层与上述第二半导体层之间，且包含浓度比上述第一半导体层的第一导电型杂质高的第一导电型杂质。
5.根据权利要求1或2所述的半导体装置，其中，
上述半导体部还包含多个第二导电型的第七半导体层，该第七半导体层选择性地设置在上述第二半导体层与上述第一电极之间，
上述第三半导体层和上述第七半导体层在上述第二半导体层与上述第一电极之间并排配置，
上述第三半导体层配置在与上述第一绝缘膜接触的位置，
上述第七半导体层配置在与上述第三绝缘膜或上述第五绝缘膜接触的位置，
上述第一控制电极配置成隔着上述第一绝缘膜而与上述第一半导体层、上述第二半导体层以及上述第三半导体层面对，
上述第二控制电极配置成隔着上述第三绝缘膜而与上述第一半导体层、上述第二半导体层以及上述第七半导体层面对，
上述第三控制电极配置成隔着上述第五绝缘膜而与上述第一半导体层、上述第二半导体层以及上述第七半导体层面对。
6.根据权利要求1或2所述的半导体装置，其中，
还具备：
第一配线，与上述第一控制电极电连接；
第一栅极焊盘，由上述第一配线连接；
第二配线，与上述第二控制电极电连接；
第二栅极焊盘，由上述第二配线连接；
第三配线，与上述第三控制电极电连接；以及
第三栅极焊盘，由上述第三配线连接。
7.一种半导体装置的控制方法，是权利要求6所述的半导体装置的控制方法，其中，
对上述第一栅极焊盘赋予比上述第一控制电极的阈值高的第一控制电压，
对上述第二栅极焊盘赋予比上述第二控制电极的阈值高的第二控制电压，
对上述第三栅极焊盘赋予比上述第三控制电极的阈值高的第三控制电压，
在对上述第三栅极焊盘赋予上述第三控制电压后，对上述第三栅极焊盘赋予比上述第三控制电极的上述阈值低的第四控制电压，
在对上述第三栅极焊盘赋予上述第四控制电压后，对上述第二栅极焊盘赋予比上述第二控制电极的上述阈值低的第五控制电压，
在对上述第二栅极焊盘赋予上述第五控制电压后，对上述第一栅极焊盘赋予比上述第一控制电极的上述阈值低的第六控制电压。
8.一种半导体装置，具备：
半导体部，包含第一导电型的第一半导体层，且具有第一面和位于上述第一面的相反侧的第二面；
第一电极，设置在上述第一面上；
第二电极，设置在上述第二面上；
第一控制电极，设置在上述第一电极与上述半导体部之间，隔着第一绝缘膜而被从上述半导体部电绝缘，且隔着第二绝缘膜而被从上述第一电极电绝缘；
第二控制电极，设置在上述第一电极与上述半导体部之间，隔着第三绝缘膜而被从上述半导体部电绝缘，且隔着第四绝缘膜而被从上述第一电极电绝缘；
第三控制电极，设置在上述第一电极与上述半导体部之间，隔着第五绝缘膜而被从上述半导体部电绝缘，且隔着第六绝缘膜而被从上述第一电极电绝缘；
第一配线，与上述第一控制电极电连接；
第二配线，与上述第二控制电极电连接；
电阻元件，设置在上述第一配线与上述第二配线之间；
第一栅极焊盘，与上述第二配线连接；
第三配线，与上述第三控制电极电连接；以及
第二栅极焊盘，与上述第三配线连接，
上述半导体部包含：
第二导电型的第二半导体层，选择性地设置在上述第一半导体层与上述第一电极之间；
第一导电型的第三半导体层，选择性地设置在上述第二半导体层与上述第一电极之间；以及
第二导电型的第四半导体层，设置在上述第一半导体层与上述第二电极之间，
上述第二半导体层隔着上述第一绝缘膜而与上述第一控制电极面对，隔着上述第三绝缘膜而与上述第二控制电极面对，且隔着上述第五绝缘膜而与上述第三控制电极面对。
9.一种半导体装置的控制方法，是权利要求8所述的半导体装置的控制方法，其中，
对上述第一栅极焊盘赋予比上述第一控制电极的阈值以及上述第二控制电极的阈值高的第一控制电压，
对上述第二栅极焊盘赋予比上述第三控制电极的阈值高的第二控制电压，
在对上述第二栅极焊盘赋予上述第二控制电压后，对上述第二栅极焊盘赋予比上述第三控制电极的上述阈值低的第三控制电压，
在对上述第二栅极焊盘赋予上述第三控制电压后，对上述第一栅极焊盘赋予比上述第一控制电极的上述阈值以及上述第二控制电极的上述阈值低的第四控制电压。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374563B2 (en) * 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP7330155B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP7330154B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP2023121917A (ja) * 2022-02-22 2023-09-01 株式会社東芝 半導体装置
JP2023139979A (ja) * 2022-03-22 2023-10-04 株式会社東芝 半導体装置及び半導体回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111324A (ja) * 1993-10-12 1995-04-25 Fuji Electric Co Ltd 絶縁ゲート型サイリスタ
CN102694017A (zh) * 2011-03-24 2012-09-26 株式会社东芝 半导体器件
US20150325691A1 (en) * 2013-03-31 2015-11-12 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
WO2018109794A1 (ja) * 2016-12-12 2018-06-21 三菱電機株式会社 半導体装置の駆動方法および駆動回路
WO2018221032A1 (ja) * 2017-05-29 2018-12-06 株式会社 日立パワーデバイス 半導体装置
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JP3119931B2 (ja) 1992-03-31 2000-12-25 株式会社東芝 サイリスタ
JP3333299B2 (ja) 1993-01-20 2002-10-15 株式会社東芝 電力用半導体素子
JP4398719B2 (ja) 2003-12-25 2010-01-13 株式会社東芝 半導体装置
JP4980743B2 (ja) 2007-02-15 2012-07-18 三菱電機株式会社 電力変換装置
JP5333342B2 (ja) 2009-06-29 2013-11-06 株式会社デンソー 半導体装置
DE102011079747A1 (de) 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP5742672B2 (ja) * 2011-11-02 2015-07-01 株式会社デンソー 半導体装置
JP6064371B2 (ja) 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
JP2013251395A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
US9595602B2 (en) 2012-09-07 2017-03-14 Hitachi, Ltd. Switching device for power conversion and power conversion device
JP5696713B2 (ja) 2012-11-06 2015-04-08 株式会社デンソー 半導体装置及びその検査方法
WO2017006711A1 (ja) * 2015-07-07 2017-01-12 富士電機株式会社 半導体装置
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP6507112B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
JP6574744B2 (ja) 2016-09-16 2019-09-11 株式会社東芝 半導体装置
JP2018107693A (ja) 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および電力変換装置
JP2017147468A (ja) 2017-05-15 2017-08-24 株式会社日立製作所 電力変換用スイッチング素子
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
JP6896673B2 (ja) 2018-03-23 2021-06-30 株式会社東芝 半導体装置
JP6952667B2 (ja) 2018-09-19 2021-10-20 株式会社東芝 半導体装置
JP7091204B2 (ja) * 2018-09-19 2022-06-27 株式会社東芝 半導体装置
JP7027287B2 (ja) 2018-09-19 2022-03-01 株式会社東芝 半導体装置
JP7272004B2 (ja) * 2019-02-25 2023-05-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7210342B2 (ja) * 2019-03-18 2023-01-23 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111324A (ja) * 1993-10-12 1995-04-25 Fuji Electric Co Ltd 絶縁ゲート型サイリスタ
CN102694017A (zh) * 2011-03-24 2012-09-26 株式会社东芝 半导体器件
US20150325691A1 (en) * 2013-03-31 2015-11-12 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
WO2018109794A1 (ja) * 2016-12-12 2018-06-21 三菱電機株式会社 半導体装置の駆動方法および駆動回路
WO2018221032A1 (ja) * 2017-05-29 2018-12-06 株式会社 日立パワーデバイス 半導体装置
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ

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