JP7027287B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7027287B2
JP7027287B2 JP2018175439A JP2018175439A JP7027287B2 JP 7027287 B2 JP7027287 B2 JP 7027287B2 JP 2018175439 A JP2018175439 A JP 2018175439A JP 2018175439 A JP2018175439 A JP 2018175439A JP 7027287 B2 JP7027287 B2 JP 7027287B2
Authority
JP
Japan
Prior art keywords
collector
region
electrode
gate electrode
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018175439A
Other languages
English (en)
Other versions
JP2020047789A (ja
JP2020047789A5 (ja
Inventor
陽子 岩鍜治
知子 末代
剛史 諏訪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2018175439A priority Critical patent/JP7027287B2/ja
Priority to CN201910011106.4A priority patent/CN110931553B/zh
Priority to US16/284,053 priority patent/US20200091323A1/en
Publication of JP2020047789A publication Critical patent/JP2020047789A/ja
Publication of JP2020047789A5 publication Critical patent/JP2020047789A5/ja
Application granted granted Critical
Publication of JP7027287B2 publication Critical patent/JP7027287B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/747—Bidirectional devices, e.g. triacs

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域上に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域の表面に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形ドリフト領域に電子が注入され、ｐ形のコレクタ領域からｎ形ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極との間に電子と正孔をキャリアとする電流が流れる。
オン抵抗の低減、ターンオフ損失の低減、サージ電圧の低減など、ＩＧＢＴの特性を改善するために、様々な試みが行われている。例えば、ＩＧＢＴのターンオフ損失を低減するために、コレクタ電極側にもゲート電極を設けることが提案されている。ＩＧＢＴのターンオフ時にこのゲート電極に閾値電圧より高い電圧を印加し、コレクタ電極からの正孔の注入を抑制し、ターンオフ時間を短くすることでターンオフ損失が低減する。
特開平１－５７６７４号公報
本発明が解決しようとする課題は、オン抵抗が低減された半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の前記第１の面の側に設けられたエミッタ電極と、前記半導体層の前記第２の面の側に設けられたコレクタ電極と、前記半導体層の前記第１の面の側に設けられた第１のゲート電極と、前記半導体層の前記第２の面の側に設けられた第２のゲート電極と、前記半導体層の中に設けられた第１導電形のドリフト領域と、前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第２導電形のコレクタ領域と、前記半導体層の中に前記コレクタ領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第１導電形の領域と、を備え、前記コレクタ電極と前記コレクタ領域とが接する部分をコンタクト面と定義し、前記コンタクト面に位置する第１の点と最も近い前記第２のゲート電極を結んだ前記コンタクト面の中の線分上に存在し、前記第２のゲート電極から最も遠い点を第２の点と定義し、前記第２の点と、前記第２の点と最も近い前記第２のゲート電極との間の距離を前記コレクタ電極の実効ゲート距離と定義した場合に、前記コレクタ電極が第１の実効ゲート距離と、前記第１の実効ゲート距離と異なる第２の実効ゲート距離を有する。
第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の第２の面の側の一部の模式平面図。 第１の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の第２の面の側の一部の模式平面図。 第３の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図。 第５の実施形態の半導体装置の一部の模式断面図。 第６の実施形態の半導体装置の一部の模式断面図。 第７の実施形態の半導体装置の一部の模式断面図。 第８の実施形態の半導体装置のコレクタ電極の実効幅の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一及び類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられた第１のゲート電極と、半導体層と第１のゲート電極との間に設けられた第１のゲート絶縁膜と、半導体層の第２の面の側に設けられた第２のゲート電極と、半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁膜と、半導体層の中に設けられた第１導電形のドリフト領域と、半導体層の中にドリフト領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と第２のゲート絶縁膜を間に挟んで対向し、一部がコレクタ電極と接する第２導電形のコレクタ領域と、半導体層の中にコレクタ領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と第２のゲート絶縁膜を間に挟んで対向し、一部がコレクタ電極と接する第１導電形の領域と、を備え、コレクタ電極とコレクタ領域とが接する部分をコンタクト面と定義し、コンタクト面に位置する第１の点と最も近い第２のゲート電極を結んだコンタクト面の中の線分上に存在し、第２のゲート電極から最も遠い点を第２の点と定義し、第２の点と、第２の点と最も近い第２のゲート電極との間の距離をコレクタ電極の実効ゲート距離と定義した場合に、コレクタ電極が第１の実効ゲート距離と、第１の実効ゲート距離と異なる第２の実効ゲート距離を有する。
図１は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、第１の実施形態の半導体装置の第２の面の側の一部の模式平面図である。図１は図２のＡＡ’断面図である。ＡＡ’断面は、第２の面に垂直な断面である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第１の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ１００である。また、ＩＧＢＴ１００は、半導体層の裏面にコントロールゲート電極を備える。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２、コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、コレクタ電極１４ｄ、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８ａ（第２のゲート電極）、コントロールゲート電極１８ｂ（第２のゲート電極）、コントロールゲート電極１８ｃ（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形のコレクタ領域２８ａ、ｐ形のコレクタ領域２８ｂ、ｐ形のコレクタ領域２８ｃ、ｐ形のコレクタ領域２８ｄ、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。
以下、ＩＧＢＴ１００が備える複数のコレクタ電極を総称して、コレクタ電極１４と記載する場合がある。以下、ＩＧＢＴ１００が備える複数のコントロールゲート電極を総称して、コントロールゲート電極１８と記載する場合がある。以下、ＩＧＢＴ１００が備える複数のコレクタ領域を総称して、コレクタ領域２８と記載する場合がある。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、コレクタ電極１４ｄは、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、電気的に接続される。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
メインゲート電極１６は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極１６は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極１６には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート絶縁膜２０は、メインゲート電極１６と半導体層１０との間に設けられる。第１のゲート絶縁膜２０は、例えば、酸化シリコン膜である。
コントロールゲート電極１８ａ、コントロールゲート電極１８ｂ、コントロールゲート電極１８ｃは、半導体層１０の第２の面Ｐ２の側に設けられる。コントロールゲート電極１８は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。
コントロールゲート電極１８は、電気的に接続される。コントロールゲート電極１８には、第２のゲート電圧（Ｖｇ２）が印加される。
第２のゲート絶縁膜２２は、コントロールゲート電極１８と半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、例えば、酸化シリコン膜である。
ｐ形のコレクタ領域２８ａ、ｐ形のコレクタ領域２８ｂ、ｐ形のコレクタ領域２８ｃ、ｐ形のコレクタ領域２８ｄは、ドリフト領域３２と第２の面Ｐ２との間の一部に設けられる。コレクタ領域２８の一部は、第２の面Ｐ２に接する。
コレクタ領域２８の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。コントロールゲート電極１８に対向するコレクタ領域２８には、コントロールゲート電極１８によって制御される裏面トランジスタのチャネルが形成される。
コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８の一部は、コレクタ電極１４に接する。
ｎ形の裏面ドレイン領域２６は、コレクタ領域２８と第２の面Ｐ２との間の一部に設けられる。裏面ドレイン領域２６の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
ｎ形の裏面ドレイン領域２６の一部は、コレクタ電極１４に接する。裏面ドレイン領域２６は、裏面トランジスタのドレインとして機能する。
ｎ形のバッファ領域３０は、第１の面Ｐ１とコレクタ領域２８との間に設けられる。バッファ領域３０は、ドリフト領域３２と第２の面Ｐ２との間に設けられる。バッファ領域３０の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
バッファ領域３０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度よりも高い。
バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３０の、コントロールゲート電極１８に対向する部分は、裏面トランジスタのソースとして機能する。なお、バッファ領域３０を設けない構成とすることも可能である。
ｎ－形のドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ｐ形のベース領域３４は、第１の面Ｐ１とドリフト領域３２との間に設けられる。ベース領域３４の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。メインゲート電極１６に対向するベース領域３４には、メインゲート電極１６によって制御されるメイントランジスタのチャネルが形成される。
ｎ形のエミッタ領域３６は、第１の面Ｐ１とベース領域３４との間に設けられる。エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６の一部は、エミッタ電極１２に接する。エミッタ領域３６は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
ｐ＋形のコンタクト領域３８は、第１の面Ｐ１とベース領域３４との間に設けられる。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。
図２は、ＩＧＢＴ１００の第２の面Ｐ２の側の平面図である。図２に示すように、コレクタ電極１４及びコントロールゲート電極１８は、第１の方向に延伸する。コレクタ電極１４及びコントロールゲート電極１８は、第２の方向に、交互に配置される。
例えば、コレクタ電極１４ａは、コントロールゲート電極１８ａとコントロールゲート電極１８ｂとの間に挟まれる。コレクタ電極１４ａは、第２の方向の両端で、裏面ドレイン領域２６に接する。コレクタ電極１４ａの両側に、裏面トランジスタが設けられる。
また、例えば、コレクタ電極１４ｂは、コントロールゲート電極１８ｂとコントロールゲート電極１８ｃとの間に挟まれる。コレクタ電極１４ｂは、第２の方向の両端で、裏面ドレイン領域２６に接する。コレクタ電極１４ｂの両側に、裏面トランジスタが設けられる。
ＩＧＢＴ１００の備えるコレクタ電極１４には、２種類以上の異なる幅を有するものがある。例えば、コレクタ電極１４ａの第２の方向の幅Ｗ１は、コレクタ電極１４ｂの第２の方向の幅Ｗ２よりも小さい。コレクタ電極１４ａとコレクタ電極１４ｂは、第２の面Ｐ２に垂直なＡＡ’断面において、異なる幅を有する。
ＩＧＢＴ１００の備えるコレクタ電極１４には、２種類以上の異なる実効ゲート距離を有するものがある。言い換えれば、コレクタ電極１４が第１の実効ゲート距離と、第１の実効ゲート距離と異なる第２の実効ゲート距離を有する。コレクタ電極１４の実効ゲート距離は、以下のように定義する。
コレクタ電極１４とコレクタ領域２８とが接する部分をコンタクト面と定義する。そして、コンタクト面に位置する第１の点と最も近いコントロールゲート電極１８（第２のゲート電極）を結んだコンタクト面の中の線分上に存在し、コントロールゲート電極１８から最も遠い点を第２の点と定義する。そして、第２の点と、第２の点と最も近いコントロールゲート電極１８との間の距離をコレクタ電極１４の実効ゲート距離と定義する。
言い換えれば、上記線分上に存在する点の中で、すべてのコントロールゲート電極１８までの最短距離の中で最も短い最短距離が最大値をとる点を第２の点と定義する。そして、上記最大値をコレクタ電極１４の実効ゲート距離と定義する。
なお、第２の点を定義する場合に、第２の点との距離を考慮するコントロールゲート電極１８は、第１の点が存在するコレクタ領域２８に対向する部分を有するコントロールゲート電極１８のみとする。
図３は、第１の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図である。図３は、第１の実施形態の半導体装置の第２の面の側の一部の模式平面図である。図３は、図２からコレクタ電極１４を除外した平面図である。
ＩＧＢＴ１００は、コンタクト面４０ａ、コンタクト面４０ｂ、コンタクト面４０ｃ、コンタクト面４０ｄを有する。例えば、コレクタ電極１４ａとコレクタ領域２８ａとの接する部分がコンタクト面４０ａ、コレクタ電極１４ａとコレクタ領域２８との接する部分がコンタクト面４０ｂである。
例えば、コレクタ電極１４ａの実効ゲート距離ＥＤ１は、以下のように定まる。コンタクト面４０ａに位置する第１の点Ｘ１と最も近いコントロールゲート電極１８ｂを結んだコンタクト面４０ａの中の線分Ｌ上に存在し、コントロールゲート電極１８ａ及びコントロールゲート電極１８ｂのいずれからも最も遠い点を第２の点Ｘ２と定義する。そして、第２の点Ｘ２と最も近いコントロールゲート電極１８ｂとの間の距離ＥＤ１をコレクタ電極１４ａの実効ゲート距離ＥＤ１とする。なお、この場合、第２の点Ｘ２とコントロールゲート電極１８ａとの距離も距離ＥＤ１に等しい。
また、例えば、コレクタ電極１４ｂの実効ゲート距離ＥＤ２は、以下のように定まる。コンタクト面４０ｂに位置する第１の点Ｙ１と最も近いコントロールゲート電極１８ｃを結んだコンタクト面４０ｂの中の線分Ｌ’上に存在し、コントロールゲート電極１８ｂ及びコントロールゲート電極１８ｃから最も遠い点を第２の点Ｙ２と定義する。そして、第２の点Ｙ２と最も近いコントロールゲート電極１８ｃとの間の距離ＥＤ２をコレクタ電極１４ｂの実効ゲート距離ＥＤ２とする。なお、この場合、第２の点Ｙ２とコントロールゲート電極１８ｂとの距離も距離ＥＤ２に等しい。
コレクタ電極１４ａの実効ゲート距離ＥＤ１は、コレクタ電極１４ｂの実効ゲート距離ＥＤ２と異なる。実効ゲート距離ＥＤ１は、実効ゲート距離ＥＤ２より小さい。
次に、ＩＧＢＴ１００の動作について説明する。
ＩＧＢＴ１００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００をターンオン動作させて、オン状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオン電圧を印加する。ターンオン電圧は、メインゲート電極１６をゲート電極とするメイントランジスタの閾値電圧を超える正の電圧である。ターンオン電圧は、例えば、１５Ｖである。
メインゲート電極１６にターンオン電圧を印加することにより、ｐ形のベース領域３４の第１のゲート絶縁膜２０との界面近傍にｎ形反転層が形成され、ｎ＋形のエミッタ領域３６から電子がｎ形反転層を通ってｎ－形のドリフト領域３２に注入される。ｎ－形のドリフト領域３２に注入された電子は、ｎ形のバッファ領域３０とｐ形のコレクタ領域２８とで形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のコレクタ領域２８からホールの注入を引き起こす。ＩＧＢＴ１００がオン状態となる。
ＩＧＢＴ１００がオン状態の際、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）として、コレクタ電圧（Ｖｃ）が印加される。コントロールゲート電極１８をゲート電極とする裏面トランジスタはオフ状態となる。
次に、ＩＧＢＴ１００をターンオフ動作させて、オフ状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオフ電圧を印加する。ここで、ターンオフ電圧とはメイントランジスタがオン状態とならない閾値電圧以下の電圧であり、例えば、０Ｖである。
メインゲート電極１６にターンオフ電圧を印加することにより、ｐ形のベース領域３４の第１のゲート絶縁膜２０との界面近傍に形成されていたｎ形反転層が消失し、ｎ＋形のエミッタ領域３６からの電子のｎ－形のドリフト領域３２への注入が停止する。ＩＧＢＴ１００がオフ状態に移行する。
メインゲート電極１６にターンオフ電圧を印加すると同時又は時間差を設けて、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）として、裏面トランジスタがオン状態となる電圧を印加する。言い換えれば、コントロールゲート電極１８に、ｐ形のコレクタ領域２８の第２のゲート絶縁膜２２との界面近傍に、ｎ形反転層が形成される閾値電圧以上の正の電圧を印加する。
ｐ形のコレクタ領域２８の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３０から、ｎ形反転層、ｎ形の裏面ドレイン領域２６を通ってコレクタ電極１４へと排出される経路が形成される。つまり、ｎ形のバッファ領域３０とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
アノード・ショートが生じることにより、電子がｎ形のバッファ領域３０からｐ形のコレクタ領域２８を通ってコレクタ電極１４へ到達することを妨げ、ｐ形のコレクタ領域２８からドリフト領域３２へのホールの注入を抑制する。ＩＧＢＴ１００のターンオフ動作の際に、ホールの注入を抑制することで、ターンオフ動作の際のテール電流を小さくすることが可能となる。したがって、ＩＧＢＴ１００のターンオフ時間が短くなる。よって、ＩＧＢＴ１００のターンオフ損失が低減する。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
上述のように、第１の実施形態のＩＧＢＴ１００は、裏面トランジスタを設けることにより、ターンオフ動作の際に、ホールのｎ－形のドリフト領域３２への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。しかし、ホールの注入を完全に遮断すると、第２の面Ｐ２側から急激にｎ－形のドリフト領域３２の空乏化が進むおそれがある。この場合、第１の面Ｐ１側から伸びる空乏層と第２の面Ｐ２側から伸びる空乏層がパンチスルーすることで、大きなサージ電圧が発生するおそれがある。
第１の実施形態のＩＧＢＴ１００は、コレクタ電極１４が、２種類以上の異なる実効ゲート距離を有する。例えば、コレクタ電極１４の実効ゲート距離の短い箇所では、電子がｎ形のバッファ領域３０からｐ形のコレクタ領域２８を通ってコレクタ電極１４へ到達することを完全に遮断し、ｎ－形のドリフト領域３２へのホールの注入が生じない。
一方、コレクタ電極１４の実効ゲート距離の長い箇所では、ｐ形のコレクタ領域２８のコントロールゲート電極１８から離れた領域においては、電子がｎ形のバッファ領域３０からｐ形のコレクタ領域２８を通ってコレクタ電極１４へ到達する経路が遮断されない。したがって、この領域では、ホールのｎ－形のドリフト領域３２への注入が止まらない。
ホールがｎ－形のドリフト領域３２へ注入される領域を一部残すことで、ｎ－形のドリフト領域３２の空乏化が抑制され、サージ電圧の発生が抑制される。したがって、第１の実施形態のＩＧＢＴ１００によれば、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。２種類以上のコレクタ電極１４の実効ゲート距離を、調整することにより、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立が容易となる。
さらに、第１の実施形態のＩＧＢＴ１００では、コレクタ電極１４は第２の面Ｐ２の全面には設けられず、部分的に設けられる。したがって、ＩＧＢＴ１００のオン状態において、電子がコレクタ電極１４に抜けることが抑制され、ＩＧＢＴ１００のオン抵抗が低減する。
ＩＧＢＴ１００において、メインゲート電極１６にターンオフ電圧を印加した後、時間差を設けて、コントロールゲート電極１８に、裏面トランジスタがオン状態となる電圧を印加することが好ましい。時間差を設けることにより、第１の面Ｐ１側からのｎ－形のドリフト領域の空乏化に対し、第２の面Ｐ２側からの空乏化を遅らせることができる。したがって、サージ電圧の発生が更に抑制される。サージ電圧の発生を抑制する観点から、上記時間差は１００ｎｓｅｃ以上であることが好ましい。
ＩＧＢＴ１００において、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立をはかるために、コレクタ電極１４の第２の実効ゲート距離が、コレクタ電極１４の第１の実効ゲート距離の１．１倍以上１０倍以下であることが好ましく、１．５倍以上５倍以下であることが好ましい。
以上、第１の実施形態のＩＧＢＴによれば、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。さらに、ＩＧＢＴのオン抵抗の低減が可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、コレクタ電極が物理的に接続されている点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図４は、第２の実施形態の半導体装置の一部の模式断面図である。
第２の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ２００である。また、ＩＧＢＴ２００は、半導体層の裏面にコントロールゲート電極を備える。
第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２、コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、コレクタ電極１４ｄ、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８ａ（第２のゲート電極）、コントロールゲート電極１８ｂ（第２のゲート電極）、コントロールゲート電極１８ｃ（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２、分離絶縁膜４２を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形のコレクタ領域２８ａ、ｐ形のコレクタ領域２８ｂ、ｐ形のコレクタ領域２８ｃ、ｐ形のコレクタ領域２８ｄ、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。
以下、ＩＧＢＴ２００が備える複数のコレクタ電極を総称して、コレクタ電極１４と記載する場合がある。以下、ＩＧＢＴ２００が備える複数のコントロールゲート電極を総称して、コントロールゲート電極１８と記載する場合がある。以下、ＩＧＢＴ２００が備える複数のコレクタ領域を総称して、コレクタ領域２８と記載する場合がある。
分離絶縁膜４２は、コントロールゲート電極１８とコレクタ電極１４との間に設けられる。コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、及び、コレクタ電極１４ｄは、物理的に接続されている。分離絶縁膜４２は、例えば、酸化シリコンである。
例えば、第２の面Ｐ２が露出する開口部を有する分離絶縁膜４２を形成する。そして、開口部の中、及び、分離絶縁膜４２の上にコレクタ電極１４を堆積することで、物理的に接続されたコレクタ電極１４が形成される。
第２の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴ同様、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。また、ＩＧＢＴのオン抵抗の低減が可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、コレクタ電極の片側のみに第２のゲート電極が設けられる点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図５は、第３の実施形態の半導体装置の一部の模式断面図である。図６は、第３の実施形態の半導体装置の第２の面の側の一部の模式平面図である。図５は図６のＢＢ’断面図である。ＢＢ’断面は、第２の面に垂直な断面である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第３の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ３００である。また、ＩＧＢＴ３００は、半導体層の裏面にコントロールゲート電極を備える。
第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２、コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、コレクタ電極１４ｄ、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形のコレクタ領域２８ａ、ｐ形のコレクタ領域２８ｂ、ｐ形のコレクタ領域２８ｃ、ｐ形のコレクタ領域２８ｄ、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。
以下、ＩＧＢＴ３００が備える複数のコレクタ電極を総称して、コレクタ電極１４と記載する場合がある。以下、ＩＧＢＴ３００が備える複数のコレクタ領域を総称して、コレクタ領域２８と記載する場合がある。
ＩＧＢＴ３００では、コレクタ電極１４の第２の方向の片側のみにコントロールゲート電極１８が設けられる。例えば、コレクタ電極１４ａは、第２の方向の一方の端部のみで、裏面ドレイン領域２６に接する。コレクタ電極１４ａの片側のみに、裏面トランジスタが設けられる。例えば、コレクタ電極１４ｂは、第２の方向の一方の端部のみで、裏面ドレイン領域２６に接する。コレクタ電極１４ｂの片側のみに、裏面トランジスタが設けられる。
なお、ｐ形のコレクタ領域２８ａとｐ形のコレクタ領域２８ｃは、互いに接していてもかまわない。また、ｐ形のコレクタ領域２８ｂとｐ形のコレクタ領域２８ｄは、互いに接していてもかまわない。
ＩＧＢＴ３００の備えるコレクタ電極１４には、例えば、２種類以上の異なる幅を有するものがある。例えば、コレクタ電極１４ａの第２の方向の幅Ｗ１は、コレクタ電極１４ｂの第２の方向の幅Ｗ２よりも小さい。コレクタ電極１４ａとコレクタ電極１４ｂは、第２の面Ｐ２に垂直なＢＢ’断面において、異なる幅を有する。
ＩＧＢＴ３００の備えるコレクタ電極１４には、例えば、２種類以上の異なる実効ゲート距離を有するものがある。言い換えれば、コレクタ電極１４が第１の実効ゲート距離と、第１の実効ゲート距離と異なる第２の実効ゲート距離を有する。
図７は、第３の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図である。図７は、第３の実施形態の半導体装置の第２の面の側の一部の模式平面図である。図７は、図６からコレクタ電極１４を除外した平面図である。
ＩＧＢＴ３００は、コンタクト面４０ａ、コンタクト面４０ｂ、コンタクト面４０ｃ、コンタクト面４０ｄを有する。例えば、コレクタ電極１４ａとコレクタ領域２８ａとの接する部分がコンタクト面４０ａ、コレクタ電極１４ａとコレクタ領域２８との接する部分がコンタクト面４０ｂである。
例えば、コレクタ電極１４ａの実効ゲート距離ＥＤ１は、以下のように定まる。コンタクト面４０ａに位置する第１の点Ｘ１と最も近いコントロールゲート電極１８を結んだコンタクト面４０ａの中の線分Ｌ上に存在し、コントロールゲート電極１８から最も遠い点を第２の点Ｘ２と定義する。そして、第２の点Ｘ２と最も近いコントロールゲート電極１８との間の距離ＥＤ１をコレクタ電極１４ａの実効ゲート距離ＥＤ１とする。なお、この場合、第２の点Ｘ２は、コンタクト面４０ａのコントロールゲート電極１８との反対側の端部となる。
また、例えば、コレクタ電極１４ｂの実効ゲート距離ＥＤ２は、以下のように定まる。コンタクト面４０ｂに位置する第１の点Ｙ１と最も近いコントロールゲート電極１８を結んだコンタクト面４０ｂの中の線分Ｌ’上に存在し、コントロールゲート電極１８から最も遠い点を第２の点Ｙ２と定義する。そして、第２の点Ｙ２と最も近いコントロールゲート電極１８との間の距離ＥＤ２をコレクタ電極１４ｂの実効ゲート距離ＥＤ２とする。なお、この場合、第２の点Ｙ２は、コンタクト面４０ｂのコントロールゲート電極１８との反対側の端部となる。
コレクタ電極１４ａの実効ゲート距離ＥＤ１は、コレクタ電極１４ｂの実効ゲート距離ＥＤ２と異なる。実効ゲート距離ＥＤ１は、実効ゲート距離ＥＤ２より小さい。
第３の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴ同様、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。また、ＩＧＢＴのオン抵抗の低減が可能となる。
（第４の実施形態）
第４の実施形態の半導体装置は、第２のゲート電極の形状が円形である点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図８は、第４の実施形態の半導体装置の一部の模式断面図である。図８は、第４の実施形態の半導体装置の第２の面の側の一部の模式平面図である。
第４の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ４００である。また、ＩＧＢＴ４００は、半導体層の裏面にコントロールゲート電極を備える。
第４の実施形態のＩＧＢＴ４００は、コレクタ電極１４、コントロールゲート電極１８ａ（第２のゲート電極）、コントロールゲート電極１８ｂ（第２のゲート電極）、コントロールゲート電極１８ｃ（第２のゲート電極）、コントロールゲート電極１８ｄ（第２のゲート電極）、コントロールゲート電極１８ｅ（第２のゲート電極）、コントロールゲート電極１８ｆ（第２のゲート電極）を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、コレクタ領域２８が設けられる。
以下、ＩＧＢＴ４００が備える複数のコントロールゲート電極を総称して、コントロールゲート電極１８と記載する場合がある。
ＩＧＢＴ４００では、コントロールゲート電極１８ａ、コントロールゲート電極１８ｂ、コントロールゲート電極１８ｃ、コントロールゲート電極１８ｄ、コントロールゲート電極１８ｅ、コントロールゲート電極１８ｆが円形である。円形のコントロールゲート電極１８を、コレクタ電極１４が囲む構造を有する。裏面トランジスタは環状のチャネルを有するトランジスタである。
ＩＧＢＴ４００の備えるコレクタ電極１４には、例えば、２種類以上の異なる実効ゲート距離を有するものがある。言い換えれば、コレクタ電極１４が第１の実効ゲート距離と、第１の実効ゲート距離と異なる第２の実効ゲート距離を有する。
図９は、第４の実施形態の半導体装置のコレクタ電極の実効ゲート距離の説明図である。図９は、第４の実施形態の半導体装置の第２の面の側の一部の模式平面図である。図９は、図８からコレクタ電極１４を除外した平面図である。
ＩＧＢＴ４００は、コンタクト面４０を有する。例えば、コレクタ電極１４とコレクタ領域２８との接する部分がコンタクト面４０である。
例えば、コレクタ電極１４の第１の実効ゲート距離ＥＤ１は、以下のように定まる。コンタクト面４０に位置する第１の点Ｘ１と最も近いコントロールゲート電極１８ｂを結んだコンタクト面４０の中の線分Ｌ上に存在し、コントロールゲート電極１８ｂ及びコントロールゲート電極１８ｅのいずれからも最も遠い点を第２の点Ｘ２と定義する。そして、第２の点Ｘ２と最も近いコントロールゲート電極１８ｂとの間の距離ＥＤ１をコレクタ電極１４の第１の実効ゲート距離ＥＤ１とする。なお、この場合、第２の点Ｘ２とコントロールゲート電極１８ｅとの距離も距離ＥＤ１に等しい。
例えば、コレクタ電極１４の第２の実効ゲート距離ＥＤ２は、以下のように定まる。コンタクト面４０に位置する第１の点Ｙ１と最も近いコントロールゲート電極１８ｂを結んだコンタクト面４０の中の線分Ｌ’上に存在し、コントロールゲート電極１８ａ、コントロールゲート電極１８ｂ、コントロールゲート電極１８ｄ、及び、コントロールゲート電極１８ｅのいずれからも最も遠い点を第２の点Ｙ２と定義する。そして、第２の点Ｙ２と最も近いコントロールゲート電極１８ｂとの間の距離ＥＤ２をコレクタ電極１４の第２の実効ゲート距離ＥＤ２とする。なお、この場合、第２の点Ｙ２とコントロールゲート電極１８ａ、第２の点Ｙ２とコントロールゲート電極１８ｄ、及び、第２の点Ｙ２とコントロールゲート電極１８ｅとの距離も距離ＥＤ２に等しい。
コレクタ電極１４の第１の実効ゲート距離ＥＤ１は、コレクタ電極１４の第２の実効ゲート距離ＥＤ２と異なる。第１の実効ゲート距離ＥＤ１は、第２の実効ゲート距離ＥＤ２より小さい。
第４の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴ同様、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。また、ＩＧＢＴのオン抵抗の低減が可能となる。
（第５の実施形態）
第５の実施形態の半導体装置は、バッファ領域が、第２のゲート電極とドリフト領域との間に位置する第１の領域と、コレクタ電極とドリフト領域との間に位置する第２の領域と、を有し、第１の領域の第１導電形不純物濃度が第２の領域の第１導電形不純物濃度よりも高い点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１０は、第５の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第５の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ５００である。また、ＩＧＢＴ５００は、半導体層の裏面にコントロールゲート電極を備える。
第５の実施形態のＩＧＢＴ５００は、半導体層１０、エミッタ電極１２、コレクタ電極１４ａ、コレクタ電極１４ｂ、コレクタ電極１４ｃ、コレクタ電極１４ｄ、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８ａ（第２のゲート電極）、コントロールゲート電極１８ｂ（第２のゲート電極）、コントロールゲート電極１８ｃ（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形のコレクタ領域２８ａ、ｐ形のコレクタ領域２８ｂ、ｐ形のコレクタ領域２８ｃ、ｐ形のコレクタ領域２８ｄ、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。バッファ領域３０は、高不純物濃度領域３０ａ（第１の領域）と低不純物濃度領域３０ｂ（第２の領域）を有する。
以下、ＩＧＢＴ５００が備える複数のコレクタ電極を総称して、コレクタ電極１４と記載する場合がある。以下、ＩＧＢＴ５００が備える複数のコントロールゲート電極を総称して、コントロールゲート電極１８と記載する場合がある。以下、ＩＧＢＴ５００が備える複数のコレクタ領域を総称して、コレクタ領域２８と記載する場合がある。
ｎ形のバッファ領域３０は、高不純物濃度領域３０ａと低不純物濃度領域３０ｂを有する。高不純物濃度領域３０ａは、コントロールゲート電極１８とドリフト領域３２との間に設けられる。低不純物濃度領域３０ｂは、コレクタ電極１４とドリフト領域３２との間に設けられる。低不純物濃度領域３０ｂとコントロールゲート電極１８との距離は、高不純物濃度領域３０ａとコントロールゲート電極１８との距離よりも大きくなる。
高不純物濃度領域３０ａのｎ形不純物濃度は、低不純物濃度領域３０ｂのｎ形不純物濃度よりも高い。
低不純物濃度領域３０ｂでは、電子がｎ形のバッファ領域３０からｐ形のコレクタ領域２８を通ってコレクタ電極１４へ到達する経路が維持される。したがって、低不純物濃度領域３０ｂでは、ホールのｎ－形のドリフト領域３２への注入が止まらない。よって、ＩＧＢＴ５００では、更に、サージ電圧の発生が抑制される。
第５の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴ同様、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。また、ＩＧＢＴのオン抵抗の低減が可能となる。そして、第１の実施形態のＩＧＢＴより、更に、サージ電圧の発生が抑制される。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられた第１のコレクタ電極と、半導体層の第２の面の側に設けられた第２のコレクタ電極と、半導体層の第１の面の側に設けられた第１のゲート電極と、半導体層と第１のゲート電極との間に設けられた第１のゲート絶縁膜と、半導体層の第２の面の側に設けられた第２のゲート電極と、半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁膜と、半導体層の中に設けられた第１導電形のドリフト領域と、半導体層の中にドリフト領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と第２のゲート絶縁膜を間に挟んで対向し、一部が第１のコレクタ電極と接する第２導電形の第１のコレクタ領域と、半導体層の中に第１のコレクタ領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と第２のゲート絶縁膜を間に挟んで対向し、一部が第１のコレクタ電極と接する第１導電形の領域と、半導体層の中にドリフト領域と第２の面との間の一部に設けられ、一部が第２のコレクタ電極と接する第２導電形の第２のコレクタ領域と、を備え、第２のコレクタ電極の第２の面と接する部分は全て第２のコレクタ領域に接する。
図１１は、第６の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第６の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ６００である。また、ＩＧＢＴ６００は、半導体層の裏面にコントロールゲート電極を備える。
第６の実施形態のＩＧＢＴ６００は、半導体層１０、エミッタ電極１２、第１のコレクタ電極１３ａ、第１のコレクタ電極１３ｂ、第１のコレクタ電極１３ｃ、第１のコレクタ電極１３ｄ、第２のコレクタ電極１５、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８ａ（第２のゲート電極）、コントロールゲート電極１８ｂ（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形の第１のコレクタ領域２７ａ、ｐ形の第１のコレクタ領域２７ｂ、ｐ形の第１のコレクタ領域２７ｃ、ｐ形の第１のコレクタ領域２７ｄ、ｐ形の第２のコレクタ領域２９、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。
以下、ＩＧＢＴ６００が備える複数の第１のコレクタ電極を総称して、第１のコレクタ電極１３と記載する場合がある。以下、ＩＧＢＴ６００が備える複数のコントロールゲート電極を総称して、コントロールゲート電極１８と記載する場合がある。以下、ＩＧＢＴ６００が備える複数の第１のコレクタ領域を総称して、第１のコレクタ領域２７と記載する場合がある。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
第１のコレクタ電極１３ａ、第１のコレクタ電極１３ｂ、第１のコレクタ電極１３ｃ、第１のコレクタ電極１３ｄは、半導体層１０の第２の面Ｐ２の側に設けられる。第１のコレクタ電極１３の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。第１のコレクタ電極１３は、例えば、金属である。
第１のコレクタ電極１３は、電気的に接続される。第１のコレクタ電極１３には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
第２のコレクタ電極１５は、半導体層１０の第２の面Ｐ２の側に設けられる。第２のコレクタ電極１５は、半導体層１０の第２の面Ｐ２に接する。第２のコレクタ電極１５は、例えば、金属である。
第２のコレクタ電極１５の第２の面Ｐ２と接する部分は、全て第２のコレクタ領域２９に接する。
第２のコレクタ電極１５は、第１のコレクタ電極１３に電気的に接続される。第２のコレクタ電極１５には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
メインゲート電極１６は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極１６は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極１６には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート絶縁膜２０は、メインゲート電極１６と半導体層１０との間に設けられる。第１のゲート絶縁膜２０は、例えば、酸化シリコン膜である。
コントロールゲート電極１８ａ、コントロールゲート電極１８ｂは、半導体層１０の第２の面Ｐ２の側に設けられる。コントロールゲート電極１８ａ、１８ｂは、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。
コントロールゲート電極１８ａ、１８ｂは、電気的に接続される。コントロールゲート電極１８ａ、１８ｂには、第２のゲート電圧（Ｖｇ２）が印加される。
第２のゲート絶縁膜２２は、コントロールゲート電極１８と半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、例えば、酸化シリコン膜である。
ｐ形の第１のコレクタ領域２７ａ、ｐ形の第１のコレクタ領域２７ｂ、ｐ形の第１のコレクタ領域２７ｃ、ｐ形の第１のコレクタ領域２７ｄは、ドリフト領域３２と第２の面Ｐ２との間の一部に設けられる。第１のコレクタ領域２７の一部は、第２の面Ｐ２に接する。
第１のコレクタ領域２７の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。コントロールゲート電極１８に対向する第１のコレクタ領域２７には、コントロールゲート電極１８によって制御される裏面トランジスタのチャネルが形成される。
第１のコレクタ領域２７は、コレクタ電極１３に電気的に接続される。第１のコレクタ領域２７の一部は、コレクタ電極１３に接する。
ｐ形の第２のコレクタ領域２９は、ドリフト領域３２と第２の面Ｐ２との間の一部に設けられる。第２のコレクタ領域２９は、第２の面Ｐ２に接する。
第２のコレクタ領域２９は、第２のコレクタ電極１５に電気的に接続される。第２のコレクタ領域２９の一部は、第２のコレクタ電極１５に接する。
第２のコレクタ領域２９は、例えば、第１のコレクタ領域２７ａ又は第１のコレクタ領域２７ｂと接していてもかまわない。
ｎ形の裏面ドレイン領域２６は、第１のコレクタ領域２７と第２の面Ｐ２との間の一部に設けられる。裏面ドレイン領域２６の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
ｎ形の裏面ドレイン領域２６の一部は、第１のコレクタ電極１３に接する。裏面ドレイン領域２６は、裏面トランジスタのドレインとして機能する。
ｎ形のバッファ領域３０は、第１の面Ｐ１と第１のコレクタ領域２７、第１の面Ｐ１と第２のコレクタ領域２９との間に設けられる。ｎ形のバッファ領域３０は、ドリフト領域３２と第２の面Ｐ２との間に設けられる。ｎ形のバッファ領域３０の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
バッファ領域３０は、ＩＧＢＴ６００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３０の、コントロールゲート電極１８に対向する部分は、裏面トランジスタのソースとして機能する。なお、ｎ形バッファ領域３０を設けない構成とすることも可能である。
バッファ領域３０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度よりも高い。
ｎ－形のドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ６００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ６００のオフ状態の際に空乏化し、ＩＧＢＴ６００の耐圧を維持する機能を有する。
ｐ形のベース領域３４は、第１の面Ｐ１とドリフト領域３２との間に設けられる。ベース領域３４の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。メインゲート電極１６に対向するベース領域３４には、メインゲート電極１６によって制御されるメイントランジスタのチャネルが形成される。
ｎ形のエミッタ領域３６は、第１の面Ｐ１とベース領域３４との間に設けられる。エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６の一部は、エミッタ電極１２に接する。エミッタ領域３６は、ＩＧＢＴ６００のオン状態の際に電子の供給源となる。
ｐ＋形のコンタクト領域３８は、第１の面Ｐ１とベース領域３４との間に設けられる。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。
次に、ＩＧＢＴ６００の動作について説明する。
ＩＧＢＴ６００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。第１のコレクタ電極１３及び第２のコレクタ電極１５には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ６００をターンオン動作させて、オン状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオン電圧を印加する。ターンオン電圧は、メイントランジスタの閾値電圧を超える正の電圧である。ターンオン電圧は、例えば、１５Ｖである。
メインゲート電極１６にターンオン電圧を印加することにより、ｐ形のベース領域３４の第１のゲート絶縁膜２０との界面近傍にｎ形反転層が形成され、ｎ＋形のエミッタ領域３６から電子がｎ形反転層を通ってｎ－形のドリフト領域３２に注入される。ｎ－形のドリフト領域３２に注入された電子は、ｎ形のバッファ領域３０とｐ形の第１のコレクタ領域２７及び第２のコレクタ領域２９とで形成されるｐｎ接合を順バイアスする。電子は、第１のコレクタ電極１３及び第２のコレクタ電極１５に到達するとともにｐ形のコレクタ領域２８からホールの注入を引き起こす。ＩＧＢＴ６００がオン状態となる。
ＩＧＢＴ６００がオン状態の際、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）として、コレクタ電圧（Ｖｃ）が印加される。裏面トランジスタはオフ状態となる。
次に、ＩＧＢＴ６００をターンオフ動作させて、オフ状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオフ電圧を印加する。ここで、ターンオフ電圧とはメイントランジスタがオン状態とならない閾値電圧以下の電圧であり、例えば、０Ｖである。
メインゲート電極１６にターンオフ電圧を印加することにより、ｐ形のベース領域３４の第１のゲート絶縁膜２０との界面近傍に形成されていたｎ形反転層が消失し、ｎ＋形のエミッタ領域３６からの電子のｎ－形のドリフト領域３２への注入が停止する。メイントランジスタがオフ状態になり、ＩＧＢＴ６００がオフ状態に移行する。
メインゲート電極１６にターンオフ電圧を印加すると同時又は時間差を設けて、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）として、裏面トランジスタがオン状態となる電圧を印加する。言い換えれば、コントロールゲート電極１８に、ｐ形の第１のコレクタ領域２７の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成される閾値電圧以上の正の電圧を印加する。
ｐ形の第１のコレクタ領域２７の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３０から、ｎ形反転層、ｎ形の裏面ドレイン領域２６を通って第１のコレクタ電極１３へと排出される経路が形成される。つまり、ｎ形のバッファ領域３０と第１のコレクタ電極１３とが短絡する状態、いわゆる、アノード・ショートが生じる。
アノード・ショートが生じることにより、電子がｎ形のバッファ領域３０からｐ形の第１のコレクタ領域２７を通って第１のコレクタ電極１３へ到達することを妨げ、ｐ形の第１のコレクタ領域２７からドリフト領域３２へのホールの注入を抑制する。ＩＧＢＴ６００のターンオフ動作の際に、ホールの注入を抑制することで、ターンオフ動作の際のテール電流を小さくすることが可能となる。したがって、ＩＧＢＴ６００のターンオフ時間が短くなる。よって、ＩＧＢＴ６００のターンオフ損失が低減する。
次に、第６の実施形態の半導体装置の作用及び効果について説明する。
上述のように、第６の実施形態のＩＧＢＴ６００は、裏面トランジスタを設けることにより、ターンオフ動作の際に、ホールのｎ－形のドリフト領域３２への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。しかし、ホールの注入を完全に遮断すると、第２の面Ｐ２側から急激にｎ－形のドリフト領域３２の空乏化が進むおそれがある。この場合、第１の面Ｐ１側から伸びる空乏層と第２の面Ｐ２側から伸びる空乏層がパンチスルーすることで、大きなサージ電圧が発生するおそれがある。
第６の実施形態のＩＧＢＴ６００は、第２のコレクタ電極１５の第２の面Ｐ２と接する部分は、全て第２のコレクタ領域２９に接する。第２のコレクタ電極１５は、裏面ドレイン領域２６に接しない。第２のコレクタ電極１５には、隣接するコントロールゲート電極１８は設けられない。
第２のコレクタ電極１５が存在する領域では、電子がｎ形のバッファ領域３０からｐ形のコレクタ領域２８を通ってコレクタ電極１４へ到達する経路が遮断されない。したがって、この領域では、ホールのｎ－形のドリフト領域３２への注入が止まらない。
ホールがｎ－形のドリフト領域３２へ注入される領域を一部残すことで、ｎ－形のドリフト領域３２の空乏化が抑制され、サージ電圧の発生が抑制される。したがって、第６の実施形態のＩＧＢＴ６００によれば、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。例えば、第２のコレクタ電極１５の幅を、調整することにより、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立が容易となる。
さらに、第６の実施形態のＩＧＢＴ６００では、第１のコレクタ電極１３及び第２のコレクタ電極１５は、第２の面Ｐ２の全面には設けられず、部分的に設けられる。したがって、ＩＧＢＴ６００のオン状態において、電子が第１のコレクタ電極１３及び第２のコレクタ電極１５に抜けることが抑制され、ＩＧＢＴ６００のオン抵抗が低減する。
ＩＧＢＴ６００において、メインゲート電極１６にターンオフ電圧を印加した後、時間差を設けて、コントロールゲート電極１８に、裏面トランジスタがオン状態となる電圧を印加することが好ましい。時間差を設けることにより、第１の面Ｐ１側からのｎ－形のドリフト領域の空乏化に対し、第２の面Ｐ２側からの空乏化を遅らせることができる。したがって、サージ電圧の発生が更に抑制される。サージ電圧の発生を抑制する観点から、上記時間差は１００ｎｓｅｃ以上であることが好ましい。
以上、第６の実施形態のＩＧＢＴによれば、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。さらに、ＩＧＢＴのオン抵抗の低減が可能となる。
（第７の実施形態）
第７の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられたゲート電極と、半導体層と第１のゲート電極との間に設けられたゲート絶縁膜と、第２の面とコレクタ電極との間の一部に設けられた絶縁層と、を備える。
図１２は、第７の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第７の実施形態の半導体装置は、半導体層の表面にゲート電極を備えるプレーナゲート形のＩＧＢＴ７００である。
第７の実施形態のＩＧＢＴ７００は、半導体層１０、エミッタ電極１２、コレクタ電極１４、ゲート電極１９、ゲート絶縁膜２３、絶縁層４５を備える。
半導体層１０の中には、ｎ形の裏面ドレイン領域２６（領域）、ｐ形のコレクタ領域２８、ｎ形のバッファ領域３０、ｎ－形のドリフト領域３２、ｐ形のベース領域３４、ｎ＋形のエミッタ領域３６、ｐ＋形のコンタクト領域３８が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４のも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
絶縁層４５は、第２の面Ｐ２とコレクタ電極１４との間の一部に設けられる。絶縁層４５は、例えば、酸化シリコンである。絶縁層４５は、第２の面Ｐ２に平行な仮想面において、コレクタ電極１４の一部と、コレクタ電極１４の別の一部との間に挟まれる。
ゲート電極１９は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲート電極１９は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。ゲート電極１９には、第１のゲート電圧（Ｖｇ１）が印加される。
ゲート絶縁膜２３は、ゲート電極１９と半導体層１０との間に設けられる。ゲート絶縁膜２３は、例えば、酸化シリコンである。
ｐ形のコレクタ領域２８は、ドリフト領域３２と第２の面Ｐ２との間の一部に設けられる。コレクタ領域２８は、第２の面Ｐ２に接する。
コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８の一部は、コレクタ電極１４に接する。
ｎ形のバッファ領域３０は、第１の面Ｐ１とコレクタ領域２８との間に設けられる。ｎ形のバッファ領域３０は、ドリフト領域３２と第２の面Ｐ２との間に設けられる。
バッファ領域３０のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度よりも高い。
バッファ領域３０は、ＩＧＢＴ７００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。なお、ｎ形バッファ領域３０を設けない構成とすることも可能である。
ｎ－形のドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ７００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ７００のオフ状態の際に空乏化し、ＩＧＢＴ７００の耐圧を維持する機能を有する。
ｐ形のベース領域３４は、第１の面Ｐ１とドリフト領域３２との間に設けられる。ベース領域３４の一部は、ゲート絶縁膜２３を間に挟んで、ゲート電極１９に対向する。ゲート電極１９に対向するベース領域３４には、ゲート電極１９によって制御されるメイントランジスタのチャネルが形成される。
ｎ形のエミッタ領域３６は、第１の面Ｐ１とベース領域３４との間に設けられる。エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６の一部は、エミッタ電極１２に接する。エミッタ領域３６は、ＩＧＢＴ７００のオン状態の際に電子の供給源となる。
ｐ＋形のコンタクト領域３８は、第１の面Ｐ１とベース領域３４との間に設けられる。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。
次に、ＩＧＢＴ７００の動作について説明する。
ＩＧＢＴ７００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ７００をターンオン動作させて、オン状態にする際に、ゲート電極１９に第１のゲート電圧（Ｖｇ）としてターンオン電圧を印加する。ターンオン電圧は、メイントランジスタの閾値電圧を超える電圧である。ターンオン電圧は、例えば、１５Ｖである。
ゲート電極１９にターンオン電圧を印加することにより、ｐ形のベース領域３４のゲート絶縁膜２３との界面近傍にｎ形反転層が形成され、ｎ＋形のエミッタ領域３６から電子がｎ形反転層を通ってｎ－形のドリフト領域３２に注入される。ｎ－形のドリフト領域３２に注入された電子は、ｎ形のバッファ領域３０とｐ形のコレクタ領域２８とで形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のコレクタ領域２８からホールの注入を引き起こし、ＩＧＢＴ７００がオン状態となる。
次に、ＩＧＢＴ７００をターンオフ動作させて、オフ状態にする際に、ゲート電極１９に第１のゲート電圧（Ｖｇ）としてターンオフ電圧を印加する。ここで、ターンオフ電圧とはメイントランジスタがオン状態とならない閾値電圧以下の電圧であり、例えば、０Ｖである。
ゲート電極１９にターンオフ電圧を印加することにより、ｐ形のベース領域３４のゲート絶縁膜２３との界面近傍に形成されていたｎ形反転層が消失し、ｎ＋形のエミッタ領域３６からの電子のｎ－形のドリフト領域３２への注入が停止する。ＩＧＢＴ７００がオフ状態に移行する。
次に、第７の実施形態の半導体装置の作用及び効果について説明する。
第７の実施形態のＩＧＢＴ７００では、コレクタ電極１４は第２の面Ｐ２の全面には設けられず、部分的に設けられる。したがって、ＩＧＢＴ７００のオン状態において、電子がコレクタ電極１４に抜けることが抑制され、ＩＧＢＴ７００のオン抵抗が低減する。
以上、第７の実施形態のＩＧＢＴによれば、ＩＧＢＴのオン抵抗の低減が可能となる。
（第８の実施形態）
第８の実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、半導体層の前記第１の面の側に設けられたエミッタ電極と、半導体層の第２の面の側に設けられたコレクタ電極と、半導体層の第１の面の側に設けられた第１のゲート電極と、記半導体層の第２の面の側に設けられた第２のゲート電極と、半導体層の中に設けられた第１導電形のドリフト領域と、半導体層の中にドリフト領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と対向し、一部がコレクタ電極と接する第２導電形のコレクタ領域と、半導体層の中にコレクタ領域と第２の面との間の一部に設けられ、一部が第２のゲート電極と対向し、一部がコレクタ電極と接する第１導電形の領域と、を備え、コレクタ電極とコレクタ領域とが接する部分をコンタクト面と定義し、コンタクト面に位置する第１の点と最も近い第２のゲート電極を結んだコンタクト面の中の線分上に存在し、第２のゲート電極から最も遠い点を第２の点と定義し、第２の点と、第２の点と最も近いコンタクト面の端部との間の距離をコレクタ電極の実効幅と定義した場合に、コレクタ電極が第１の実効幅と、第１の実効幅と異なる第２の実効幅を有する。
第８の実施形態の半導体装置は、実効ゲート距離にかえて実行幅を定義する点でで、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第８の実施形態の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート形のＩＧＢＴ８００である。また、ＩＧＢＴ８００は、半導体層の裏面にコントロールゲート電極を備える。ＩＧＢＴ８００は、第１の実施形態のＩＧＢＴ１００と同一の構造を有する。
ＩＧＢＴ８００の備えるコレクタ電極１４には、２種類以上の異なる実効幅を有するものがある。言い換えれば、コレクタ電極１４が第１の実効幅と、第１の実効幅と異なる第２の実効幅を有する。コレクタ電極１４の実効幅は、以下のように定義する。
コレクタ電極１４とコレクタ領域２８とが接する部分をコンタクト面と定義する。そして、コンタクト面に位置する第１の点と最も近いコントロールゲート電極１８（第２のゲート電極）を結んだコンタクト面の中の線分上に存在し、コントロールゲート電極１８から最も遠い点を第２の点と定義する。そして、第２の点と、第２の点と最も近いコンタクト面の端部との間の距離をコレクタ電極１４の実効幅と定義する。
言い換えれば、上記線分上に存在する点の中で、すべてのコンタクト面の端部までの最短距離の中で最も短い最短距離が最大値をとる点を第２の点と定義する。そして、上記最大値をコレクタ電極１４の実効幅と定義する。
なお、第２の点を定義する場合に、第２の点との距離を考慮するコントロールゲート電極１８は、第１の点が存在するコレクタ領域２８に対向する部分を有するコントロールゲート電極１８のみとする。
図１３は、第８の実施形態の半導体装置のコレクタ電極の実効幅の説明図である。図１３は、第１の実施形態の半導体装置の第２の面の側の一部の模式平面図と同様である。図１３は、図２からコレクタ電極１４を除外した平面図と同様である。
ＩＧＢＴ１００は、コンタクト面４０ａ、コンタクト面４０ｂ、コンタクト面４０ｃ、コンタクト面４０ｄを有する。例えば、コレクタ電極１４ａとコレクタ領域２８ａとの接する部分がコンタクト面４０ａ、コレクタ電極１４ａとコレクタ領域２８との接する部分がコンタクト面４０ｂである。
例えば、コレクタ電極１４ａの実効幅ＥＷ１は、以下のように定まる。コンタクト面４０ａに位置する第１の点Ｘ１と最も近いコントロールゲート電極１８ｂを結んだコンタクト面４０ａの中の線分Ｌ上に存在し、コントロールゲート電極１８ａ及びコントロールゲート電極１８ｂのいずれからも最も遠い点を第２の点Ｘ２と定義する。そして、第２の点Ｘ２と最も近いコンタクト面の端部との間の距離ＥＷ１をコレクタ電極１４ａの実効幅ＥＷ１とする。なお、この場合、第２の点Ｘ２とコントロールゲート電極１８ａの側のコンタクト面の端部との距離も距離ＥＷ１に等しい。
また、例えば、コレクタ電極１４ｂの実効幅ＥＷ２は、以下のように定まる。コンタクト面４０ｂに位置する第１の点Ｙ１と最も近いコントロールゲート電極１８ｃを結んだコンタクト面４０ｂの中の線分Ｌ’上に存在し、コントロールゲート電極１８ｂ及びコントロールゲート電極１８ｃから最も遠い点を第２の点Ｙ２と定義する。そして、第２の点Ｙ２と最も近いコンタクト面の端部との間の距離ＥＷ２をコレクタ電極１４ｂの実効幅ＥＷ２とする。なお、この場合、第２の点Ｙ２とコントロールゲート電極１８ｂ側のコンタクト面の端部との距離も距離ＥＷ２に等しい。
コレクタ電極１４ａの実効幅ＥＷ１は、コレクタ電極１４ｂの実効幅ＥＷ２と異なる。実効幅ＥＷ１は、実効幅ＥＷ２より小さい。
第８の実施形態のＩＧＢＴによれば、第１の実施形態のＩＧＢＴと同様、ターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。さらに、ＩＧＢＴのオン抵抗の低減が可能となる。
第１ないし第８の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第８の実施形態においては、メイントランジスタや裏面トランジスタが、プレーナゲート型である場合を例に説明したが、メイントランジスタや裏面トランジスタがトレンチ内にゲート電極が設けられるトレンチゲート型であってもかまわない。
第１ないし第８の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極
１３ａ 第１のコレクタ電極
１３ｂ 第１のコレクタ電極
１３ｃ 第１のコレクタ電極
１３ｄ 第１のコレクタ電極
１４ コレクタ電極
１４ａ コレクタ電極
１４ｂ コレクタ電極
１４ｃ コレクタ電極
１４ｄ コレクタ電極
１５ 第２のコレクタ電極
１６ メインゲート電極（第１のゲート電極）
１８ コントロールゲート電極（第２のゲート電極）
１８ａ コントロールゲート電極（第２のゲート電極）
１８ｂ コントロールゲート電極（第２のゲート電極）
１８ｃ コントロールゲート電極（第２のゲート電極）
１８ｄ コントロールゲート電極（第２のゲート電極）
１８ｅ コントロールゲート電極（第２のゲート電極）
１８ｆ コントロールゲート電極（第２のゲート電極）
１９ ゲート電極
２６ 裏面ドレイン領域（領域）
２７ａ 第１のコレクタ領域
２７ｂ 第１のコレクタ領域
２７ｃ 第１のコレクタ領域
２７ｄ 第１のコレクタ領域
２８ コレクタ領域
２８ａ コレクタ領域
２８ｂ コレクタ領域
２８ｃ コレクタ領域
２８ｄ コレクタ領域
２９ 第２のコレクタ領域
３０ バッファ領域
３０ａ 高不純物濃度領域（第１の領域）
３０ｂ 低不純物濃度領域（第２の領域）
３２ ドリフト領域
４０ コンタクト面
４０ａ コンタクト面
４０ｂ コンタクト面
４０ｃ コンタクト面
４０ｄ コンタクト面
４５ 絶縁層
１００ ＩＧＢＴ（半導体装置）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
６００ ＩＧＢＴ（半導体装置）
７００ ＩＧＢＴ（半導体装置）
ＥＤ１ 第１の実効ゲート距離
ＥＤ１ 第２の実効ゲート距離
ＥＷ１ 第１の実効幅
ＥＷ２ 第２の実効幅
Ｌ 線分
Ｌ’ 線分
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｘ１ 第１の点
Ｘ２ 第２の点
Ｙ１ 第１の点
Ｙ２ 第２の点

Claims (6)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
    前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
    前記半導体層の前記第１の面の側に設けられた第１のゲート電極と、
    前記半導体層の前記第２の面の側に設けられた第２のゲート電極と、
    前記半導体層の中に設けられた第１導電形のドリフト領域と、
    前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第２導電形のコレクタ領域と、
    前記半導体層の中に前記コレクタ領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第１導電形の領域と、を備え、
    前記コレクタ電極と前記コレクタ領域とが接する部分をコンタクト面と定義し、
    前記コンタクト面に位置する第１の点と最も近い前記第２のゲート電極を結んだ前記コンタクト面の中の線分上に存在し、前記第２のゲート電極から最も遠い点を第２の点と定義し、
    前記第２の点と、前記第２の点と最も近い前記第２のゲート電極との間の距離を前記コレクタ電極の実効ゲート距離と定義した場合に、
    前記コレクタ電極が第１の実効ゲート距離と、前記第１の実効ゲート距離と異なる第２の実効ゲート距離を有する半導体装置。
  2. 前記ドリフト領域と前記第２の面との間に設けられ、前記ドリフト領域よりも第１導電形不純物濃度の高く、前記第２のゲート電極と前記ドリフト領域との間に位置する第１の領域と、前記コレクタ電極と前記ドリフト領域との間に位置する第２の領域と、を有し、前記第１の領域の第１導電形不純物濃度が前記第２の領域の第１導電形不純物濃度よりも高い第１導電形のバッファ領域を、更に備える請求項１記載の半導体装置。
  3. 前記第２の面に垂直な断面において、前記コレクタ電極と前記第２のゲート電極が交互に配置され、前記コレクタ電極が前記断面において異なる幅を有する請求項１又は請求項２記載の半導体装置。
  4. 前記第１のゲート電極に閾値電圧以上の電圧が印加されたオン状態から、前記第１のゲート電極に閾値電圧未満の電圧を印加してオフ状態に移行する際に、前記第１のゲート電極に閾値電圧未満の電圧を印加した後に、時間差を設けて前記第２のゲート電極に閾値電圧以上の電圧を印加する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の実効ゲート距離は、前記第１の実効ゲート距離の１．１倍以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２の実効ゲート距離は、前記第１の実効ゲート距離の１．５倍以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
JP2018175439A 2018-09-19 2018-09-19 半導体装置 Active JP7027287B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018175439A JP7027287B2 (ja) 2018-09-19 2018-09-19 半導体装置
CN201910011106.4A CN110931553B (zh) 2018-09-19 2019-01-07 半导体装置
US16/284,053 US20200091323A1 (en) 2018-09-19 2019-02-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018175439A JP7027287B2 (ja) 2018-09-19 2018-09-19 半導体装置

Publications (3)

Publication Number Publication Date
JP2020047789A JP2020047789A (ja) 2020-03-26
JP2020047789A5 JP2020047789A5 (ja) 2020-11-05
JP7027287B2 true JP7027287B2 (ja) 2022-03-01

Family

ID=69774486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018175439A Active JP7027287B2 (ja) 2018-09-19 2018-09-19 半導体装置

Country Status (3)

Country Link
US (1) US20200091323A1 (ja)
JP (1) JP7027287B2 (ja)
CN (1) CN110931553B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101375B2 (en) 2019-03-19 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device and method of controlling same
JP7346170B2 (ja) 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
JP7297709B2 (ja) 2020-03-19 2023-06-26 株式会社東芝 半導体装置及び半導体回路
JP7387562B2 (ja) 2020-09-10 2023-11-28 株式会社東芝 半導体素子および半導体装置
JP7330155B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP2022073525A (ja) 2020-11-02 2022-05-17 株式会社東芝 半導体装置及び半導体モジュール
JP2022089710A (ja) 2020-12-04 2022-06-16 国立大学法人 東京大学 半導体装置
JP7407757B2 (ja) 2021-03-17 2024-01-04 株式会社東芝 半導体装置
CN115207112A (zh) 2021-04-09 2022-10-18 株式会社东芝 半导体装置及半导体装置的控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053610A (ja) 2006-08-28 2008-03-06 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2017509141A (ja) 2014-01-16 2017-03-30 アイディール パワー インコーポレイテッド 表面電荷に対して低減された感度を有する構造及び方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1200322A (en) * 1982-12-13 1986-02-04 General Electric Company Bidirectional insulated-gate rectifier structures and method of operation
US5144401A (en) * 1987-02-26 1992-09-01 Kabushiki Kaisha Toshiba Turn-on/off driving technique for insulated gate thyristor
JPH0821713B2 (ja) * 1987-02-26 1996-03-04 株式会社東芝 導電変調型ｍｏｓｆｅｔ
US5124773A (en) * 1987-02-26 1992-06-23 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide semiconductor field effect transistor
JP3124611B2 (ja) * 1992-01-16 2001-01-15 日本碍子株式会社 Ｍｏｓアノードショート補助ゲート構造を有する半導体素子
US5483087A (en) * 1994-07-08 1996-01-09 International Rectifier Corporation Bidirectional thyristor with MOS turn-off capability with a single gate
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
US9742385B2 (en) * 2013-06-24 2017-08-22 Ideal Power, Inc. Bidirectional semiconductor switch with passive turnoff
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
US9553145B2 (en) * 2014-09-03 2017-01-24 Globalfoundries Inc. Lateral bipolar junction transistors on a silicon-on-insulator substrate with a thin device layer thickness
JP6574744B2 (ja) * 2016-09-16 2019-09-11 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053610A (ja) 2006-08-28 2008-03-06 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2017509141A (ja) 2014-01-16 2017-03-30 アイディール パワー インコーポレイテッド 表面電荷に対して低減された感度を有する構造及び方法

Also Published As

Publication number Publication date
JP2020047789A (ja) 2020-03-26
CN110931553A (zh) 2020-03-27
US20200091323A1 (en) 2020-03-19
CN110931553B (zh) 2024-01-02

Similar Documents

Publication Publication Date Title
JP7027287B2 (ja) 半導体装置
JP6896673B2 (ja) 半導体装置
US9887191B2 (en) Semiconductor device
US9214535B2 (en) Semiconductor device
JP7091204B2 (ja) 半導体装置
JP5869291B2 (ja) 半導体装置
US10903346B2 (en) Trench-gate semiconductor device having first and second gate pads and gate electrodes connected thereto
US10418470B2 (en) Semiconductor device having IGBT portion and diode portion
JP2015138789A (ja) 半導体装置
JP2020065000A (ja) 半導体装置
US9698138B2 (en) Power semiconductor device with improved stability and method for producing the same
JP6929804B2 (ja) 半導体装置
TW201537750A (zh) 半導體裝置
JP2013211512A (ja) 絶縁ゲート型バイポーラトランジスタ
US20140084334A1 (en) Power semiconductor device
JP6739659B2 (ja) 半導体装置
US11715776B2 (en) Semiconductor device and semiconductor circuit
JP7327672B2 (ja) 半導体装置
JP2019161112A (ja) 半導体装置
WO2015107614A1 (ja) 電力用半導体装置
US11152466B2 (en) Semiconductor device
US11984473B2 (en) Semiconductor device
US20220302252A1 (en) Semiconductor device
JP4407172B2 (ja) 横型絶縁ゲートバイポーラトランジスタ
JPWO2017130416A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200904

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220216

R150 Certificate of patent or registration of utility model

Ref document number: 7027287

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150