JPWO2017130416A1

JPWO2017130416A1 - 半導体装置

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Publication number: JPWO2017130416A1
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Inventors: 克行鳥居
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Publication date: 2018-11-22
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Abstract

本発明は、第１導電型の第１半導体領域と、第１半導体領域上に配置された、第２導電型の第２半導体領域と、第２半導体領域上に配置された、第１導電型の第３半導体領域と、第３半導体領域上に配置された、第２導電型の第４半導体領域と、第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、第１半導体領域と電気的に接続された第１電極と、第４半導体領域と電気的に接続された第２電極と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高い第５半導体領域と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高く第５半導体領域より不純物濃度が低い第６半導体領域と、を備えることを特徴とする。これにより、ラッチアップ現象が生じ難く、低い内蔵電位となる半導体装置を提供することができる。

Description

本発明はＩＧＢＴ構造を備える半導体装置に関するものである。

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。

一般的にＩＧＢＴの裏面側には伝導度変調を生じさせるために、第１導電型のドリフト領域とは反対導電型の第２導電型のコレクタ領域をドリフト領域と接するように設けている。しかし、ＩＧＢＴに逆方向電圧を加えた際にドリフト領域の上面側からドリフト領域内に伸びて来た空乏層がドリフト領域の下面に接するコレクタ領域に達すると、パンチスルー現象を起こして耐圧が低下する。特に半導体装置を低飽和電圧とするために、ドリフト領域の厚みを薄くした場合、パンチスルー現象による半導体装置の耐圧低下が問題となる。

また、コレクタ領域がドリフト領域と接するＩＧＢＴは、ＯＮ動作時にコレクタ領域からドリフト領域へ移動する正孔が多くなり、ＩＧＢＴ特有のラッチアップ現象が生じ易くなる。そこで、コレクタ領域の不純物濃度を下げる事が考えられる。しかし、コレクタ領域の不純物濃度を下げたＩＧＢＴは、コレクタ電極とコレクタ領域との良好な低抵抗接触が得られないという問題がある。

そこで、ドリフト領域とコレクタ領域間にドリフト領域よりも不純物濃度が高い第１導電型の半導体領域（以下、フィールドストップ領域という）を配置する構造を採用可能である（例えば、特許文献１参照。）。フィールドストップ領域を設けたＩＧＢＴは、フィールドストップ領域内での空乏層の伸びが小さくなる。その結果、ＩＧＢＴに逆方向電圧を加えた際に、ドリフト領域の上面側から延伸する空乏層がコレクタ領域に到達することが抑制され、パンチスルー現象によるＩＧＢＴの耐圧低下が抑制される。

さらに、ＩＧＢＴのＯＮ動作時に、コレクタ領域からドリフト領域へ移動しようとする正孔の一部がフィールドストップ領域内に存在する多数の電子と再結合する。よって、ＩＧＢＴのＯＮ動作時に、コレクタ領域からドリフト領域へ移動しようとする正孔の一部がドリフト領域内に達する前に消滅するので、ドリフト領域内への正孔の注入量を抑える事ができる。よって、ＩＧＢＴ特有のラッチアップ現象による半導体装置の破壊も生じ難くなる。

特許文献１：特開2015-179720号公報

しかし、フィールドストップ領域を設けたＩＧＢＴにおいて、フィールドストップ領域の不純物濃度が高いと、コレクタ領域とフィールドストップ領域との間に生じるｐｎ接合の内蔵電位（ビルトインポテンシャル）が大きくなる。ＩＧＢＴのオン電圧は飽和電圧に内蔵電位が加算されるため、ＩＧＢＴのオン電圧は高くなる。

そこで、フィールドストップ領域を配置する構造を採用したＩＧＢＴにおいて、フィールドストップ領域の不純物濃度を下げると、内蔵電位を低下させることができる。よって、内蔵電位の加算によるＩＧＢＴのオン電圧の上昇を抑制できる。しかし、フィールドストップ領域の不純物濃度を下げると、例えば、定格電流付近の大電流領域でラッチアップ現象が生じ易くなり、半導体装置の破壊が生じ易くなる。さらに、フィールドストップ領域としての本来の機能である空乏層の伸びを抑制する機能が低下し、半導体装置はパンチスルー現象による耐圧低下を生じ易くなる。

そこで、発明が解決しようとする課題は、ラッチアップ現象が生じ難く、低い内蔵電位となる半導体装置を提供することである。

本発明の半導体装置は、第１導電型の第１半導体領域と、第１半導体領域上に配置された、第２導電型の第２半導体領域と、第２半導体領域上に配置された、第１導電型の第３半導体領域と、第３半導体領域上に配置された、第２導電型の第４半導体領域と、第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、第１半導体領域と電気的に接続された第１電極と、第４半導体領域と電気的に接続された第２電極と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高い第５半導体領域と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高く第５半導体領域より不純物濃度が低い第６半導体領域と、を備えることを特徴とする。

本発明の半導体装置は、第１半導体領域と第２半導体領域との間に、第２半導体領域より不純物濃度が高い第５半導体領域と第２半導体領域より不純物濃度が高く且つ第５半導体領域より不純物濃度が低い第６半導体領域を備える。第６半導体領域を設けることにより、内蔵電位は低下し、ＩＧＢＴのオン電圧は低下する。また、ＩＧＢＴの定格電流に近い大電流領域では、第１半導体領域から出た正孔は第６半導体領域を通るだけではなく、第５半導体領域へも移動しようとする。しかし、第１半導体領域から第５半導体領域へ移動する正孔は第５半導体領域内に存在する多量の電子と再結合するため、第１半導体領域から第５半導体領域を通って第２半導体領域へ移動する正孔の注入量を抑制することができる。つまり、大電流領域でラッチアップ現象が生じ難く、低い内蔵電位である半導体装置を提供することができる。

図１は本発明の実施形態のＩＧＢＴを示した断面図である。図２は本発明の実施形態と比較例における電圧−電流特性を示す図である。図３は本発明の実施形態を示した平面図である。図４は本発明の実施形態の第５半導体領域と第６半導体領域の配置を示した平面図である。図５は本発明の実施形態の第５半導体領域と第６半導体領域の配置の変形例を示した平面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、半導体基板１００が、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領域３０と、第３半導体領域３０上に配置された第２導電型の第４半導体領域４０と、第１半導体領域１０と第２半導体領域２０との間にあって、第２半導体領域２０より不純物濃度が高い第５半導体領域１１と、第１半導体領域１０と第２半導体領域２０との間にあって、第２半導体領域２０より不純物濃度が高く第５半導体領域１１より不純物濃度が低い第６半導体領域１２を有する。なお、半導体装置１は図１に示したＩＧＢＴを含む活性部と活性部を囲む外周トレンチやガードリング等の外周部（図１では図示せず）を備える。

図１に示すように、第４半導体領域４０から第３半導体領域３０を貫通して第２半導体領域２０まで達する溝２５が形成されている。溝２５の内壁面には、絶縁膜５０が配置されている。そして、溝２５の壁面において、絶縁膜５０上に第３半導体領域３０の側面に対向して制御電極６０が配置されている。また、溝２５の内壁面の底面側の絶縁膜５０上に制御電極６０と離間して補助電極６５が配置されている。更に、半導体装置１は、第１半導体領域１０と電気的に接続する第１の主電極８０と、第３半導体領域３０及び第４半導体領域４０と電気的に接続する第２の主電極９０とを備える。なお、第２の主電極９０が第３半導体領域３０と電気的に接続していなくてもよい。補助電極６５は、第２の主電極９０と電気的に接続されている。

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下において、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。

上記のように、図１に示した半導体装置１は、トレンチゲート型のＩＧＢＴである。説明を分かりやすくするため、以下では、第１半導体領域１０をｐ型のコレクタ領域１０、第２半導体領域２０をｎ型のドリフト領域２０、第３半導体領域３０をｐ型のベース領域３０、第４半導体領域４０をｎ型のエミッタ領域４０として説明する。複数のエミッタ領域４０が、ベース領域３０の上に選択的に形成されている。半導体装置１において、各半導体領域の不純物濃度及び厚み等を例示すると、以下の通りである。

エミッタ領域４０の厚みは０．１μｍ〜１μｍであり、エミッタ領域４０の不純物濃度は１×１０^1８ｃｍ^-3〜５×１０^２０ｃｍ^-3である。また、ベース領域３０の厚みは２μｍ〜６μｍ程度であり、ベース領域３０の不純物濃度は１×１０^1７ｃｍ^-3〜５×１０¹⁸ｃｍ^-3である。また、ドリフト領域２０の厚みは４０μｍ以上且つ１４０μｍ以下であり、ドリフト領域２０の不純物濃度は１×１０^1３ｃｍ^-3〜５×１０^１４ｃｍ^-3であることが望ましい。また、コレクタ領域１０の厚みは０．１μｍ〜３００μｍであり、コレクタ領域１０の不純物濃度は、１×１０¹⁷ｃｍ^-3〜１×１０¹⁹ｃｍ^-3である。ドリフト領域２０の不純物濃度よりも高い第５半導体領域１１の不純物濃度は１×１０^1８ｃｍ^-3〜１×１０¹⁹ｃｍ^-3である。ドリフト領域２０の不純物濃度よりも高く第５半導体領域１１の不純物濃度より低い第６半導体領域１２の不純物濃度は、５×１０^1５ｃｍ^-3〜１×１０^1７ｃｍ^-3である。

また、制御電極６０をゲート電極６０、第１の主電極８０をコレクタ電極８０、第２の主電極９０をエミッタ電極９０として説明する。また、ゲート電極６０と対向するベース領域３０の表面がチャネル形成領域１０１である。つまり、溝２５の側面に形成された絶縁膜５０の領域がゲート絶縁膜として機能する。

図１に示す半導体装置１では、溝２５の幅Ｗ１が溝２５の深さよりも大きい。例えば、溝２５の幅Ｗ１が３μｍ〜２０μｍ、より好ましくは３μｍ〜１５μｍであり、更に好ましくは６μｍ〜１５μｍである。溝２５の深さは２μｍ〜１０μｍであり、例えば５μｍ程度である。また、互いに隣接する溝２５の間隔Ｗ２は溝２５の間隔Ｗ２よりも溝２５の幅Ｗ１が広いことが好ましく、例えば２〜４μmである。

なお、本発明でいう溝２５の幅Ｗ１とは、図１に示すように、ベース領域３０とドリフト領域２０との界面の延長上の位置における幅を意味する。また、本発明でいう隣り合う溝２５の間隔Ｗ２とは、ベース領域３０とドリフト領域２０との界面の延長上の位置における溝２５間の間隔を意味する。また、溝２５間において半導体基板１００の表面に露出したベース領域３０の幅、すなわちベース領域３０とエミッタ電極９０との接する部分の幅を「接続領域幅」といい、図１において幅Ｗ３として示した。なお、ここでいう「接続領域幅」とは、図１における紙面と垂直方向である溝２５の延伸する方向と垂直な方向に沿った幅である。すなわち、溝２５の幅方向と並行する方向での長さを意味する。

ゲート電極６０は、溝２５を構成する一対の側面（第１の側面と第２の側面）に配置された左右のゲート電極６０から構成されており、それぞれがベース領域３０に絶縁膜５０を介して対向するように設けられている。なお、図１に示す断面では左右のゲート電極６０は分離されているが、左右のゲート電極６０は、後述のように、接続溝１２５内のゲート接続部を介して電気的に接続されている。ゲート電極６０及びゲート接続部は、例えば不純物濃度が１×１０^１９ｃｍ^-3以上且つ１×１０^２０ｃｍ^-3以下の高濃度にドープされた導電性の多結晶シリコン膜で構成される。

また、本発明に基づき、溝２５の底面の中央側にはゲート電極６０が形成されていない。
すなわち、溝２５の側面に沿って配置されたゲート電極６０は、半導体基板１００の表面から溝２５の底面に向かって形成されているが、溝２５の底面の中央側にはゲート電極６０が形成されていない。溝２５の表面のゲート電極６０が形成されていない溝２５の底面の領域内には、絶縁膜５０を介してドリフト領域２０と対向する補助電極６５が形成されている。補助電極６５は、例えば不純物濃度が１×１０^１９ｃｍ^-3以上且つ１×１０^２０ｃｍ^-3以下の高濃度にドープされた導電性の多結晶シリコン膜で構成されている。この補助電極６５は、溝２５の第１の側面側から溝２５の第２の側面側に向かって延伸している。補助電極６５は、左右のゲート電極６０と離間しており、補助電極６５と左右のゲート電極６０とは電気的に分離されている（絶縁されている）。

また、左右のゲート電極６０と補助電極６５を覆うように、溝２５内には層間絶縁膜７０が形成されている。層間絶縁膜７０は、補助電極６５とその両側のゲート電極６０との間にも設けられており、補助電極６５と左右のゲート電極６０を電気的に絶縁している。半導体基板１００の表面上にはエミッタ電極９０が形成されており、エミッタ電極９０、ゲート電極６０及び補助電極６５との間にも、層間絶縁膜７０が設けられている。

層間絶縁膜７０は隣り合う溝２５の間の半導体基板１００上に開口部を有し、半導体基板１００の表面を覆って配置されたエミッタ電極９０は、層間絶縁膜７０の開口部を介してベース領域３０とエミッタ領域４０の上面に設けられている。上記の構成により、エミッタ電極９０は、半導体基板１００の表面においてベース領域３０及びエミッタ領域４０と電気的に接続される。なお、エミッタ電極９０は、溝２５内の補助電極６５とも電気的に接続されている。

なお、エミッタ領域４０は、溝２５の延伸方向に沿って帯状に配置されている。なお、エミッタ領域４０が溝２５に沿って帯状に形成されているのではなく、溝２５に沿ってベース領域３０の上部に間欠的に複数配置しても良い。

ここで、図１に示したＩＧＢＴの動作について説明する。
エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加する。例えば、ゲート電極６０に閾値以上の所定の電位を与えると、チャネル形成領域１０１においてｐ型からｎ型に反転してチャネルが生じる。そのチャネルを介して、エミッタ領域４０からの電子がドリフト領域２０に移動する。この移動した電子がコレクタ領域１０に到達すると、コレクタ領域１０から正孔（ホール）がドリフト領域２０へ移動する。ここで、コレクタ領域１０は第５半導体領域１１又は半導体領域１２との間にＰＮ接合を形成している。半導体領域１２の不純物濃度が第５半導体領域１１の不純物濃度よりも低く、半導体領域１２の内蔵電位が第５半導体領域１１の内蔵電位よりも低いので、コレクタ領域１０から半導体領域１２を通ってドリフト領域２０に正孔が移動する。更にエミッタ領域４０からドリフト領域２０に移動した電子が増えると、コレクタ領域１０から半導体領域１２を通ってドリフト領域２０へ移動する正孔も増加し、ベース領域３０の下方に正孔が蓄積される。この結果、ＩＧＢＴがオンしてから伝導度変調状態に早く移行して、ＩＧＢＴのオン電圧が低下する。以上から、ＩＧＢＴの飽和電圧は低くなる。更に電流を増加させると、コレクタ領域１０から出る正孔の数が更に多くなり、正孔がコレクタ領域１０から半導体領域１２を通ってドリフト領域２０へ移動するだけではなく、正孔がコレクタ領域１０から第５半導体領域１１を通ってもドリフト領域２０に移動するようになる。その結果、低いオン電圧の半導体装置を提供することができる。

なお、第５半導体領域１１は第６半導体領域１２よりも多くの電子が存在する。それ故、コレクタ領域１０から移動した正孔が第５半導体領域１１内の電子と再結合することで消滅する確率がコレクタ領域１０から入る正孔が第６半導体領域１２内の電子と再結合することで消滅する確率よりも高くなる。従って、定格電流付近の大電流領域において、コレクタ領域１０から出た正孔がドリフト領域２０内に過剰に注入されることを抑制することができる。よって、大電流時に過剰な正孔がドリフト領域内に注入することを抑制しているので、ラッチアップ現象による破壊を抑制することができる。
以上から、大電流領域でラッチアップ現象が生じ難く、低電流領域で低い内蔵電位である半導体装置を提供することができる。

図１に示したＩＧＢＴと比較例のＩＧＢＴにおける電圧−電流特性を図２で示す。図２において、実線が図１に示したＩＧＢＴの電圧−電流特性を示し、点線が比較例のＩＧＢＴにおける電圧−電流特性を示す。なお、定格電流は図２のＢであり、比較例は図１のＩＧＢＴの第６半導体領域１２を第５半導体領域１１に置き換えた場合の例である。図２で示すように、図１のＩＧＢＴの内蔵電位Ａ１は比較例のＩＧＢＴの内蔵電位Ａ２よりも低くなっている。更に定格電流Bよりも低い低電流領域において、図１のＩＧＢＴのオン電圧は比較例のＩＧＢＴのオン電圧よりも低くなっている。

半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネル形成領域１０１を消滅させる。これにより、エミッタ領域４０からドリフト領域２０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていく。また、ドリフト領域２０に蓄積された正孔は、互いに隣接する溝２５間に形成されたベース領域３０を通じて、エミッタ電極９０に排出される。すなわち、溝２５と溝２５との間のベース領域３０とエミッタ電極９０との接する部分が正孔の吸出し口となる。

図３は、図１に示したＩＧＢＴを含む活性部と活性部を囲む外周部とを含む半導体装置１の平面図を示す。図４は、半導体装置１の平面図において、第５半導体領域と第６半導体領域の配置を示す。図３の半導体装置１の平面視において、溝２５の長手方向と並行するように、エミッタ領域４０が設けられている。隣り合う溝２５は活性部を取り囲む外周部の接続溝１２５と接続している。更に、溝２５の外側に外周部の外周溝２２５を設け、外周溝２２５は接続溝１２５と接続している。第６半導体領域１２は溝２５の長手方向と並行するように設けられている。第６半導体領域１２では無い領域が第５半導体領域１１であり、第５半導体領域１１と第６半導体領域１２とが交互に設けられている。

ここで、図２で示すように、第６半導体領域１２の長手方向の端部はエミッタ領域４０の長手方向の端部よりも半導体装置１の外縁側まで延びている事が望ましい。この場合、半導体装置１内の活性領域において比較的広い範囲に第６半導体領域１２が設けられるので、低電流時の飽和電圧を下げることができる。

更に、溝２５の長手方向の端部は、第６半導体領域１２の長手方向の端部よりも半導体装置１の外縁側まで延伸していることが望ましい。この場合、半導体装置１を平面的に見て、図３で示すように、第6半導体領域１２を囲むように第５半導体領域１１を設けている。平面的に見て、半導体装置１の最も外側が第５半導体領域１１となっており、第６半導体領域１２を囲むように第５半導体領域１１を設けることによって、低電流領域において、ドリフト領域２０の終端領域側よりもドリフト領域２０の活性領域側で正孔が多くなり、低電流領域における飽和電圧を抑制しつつ、活性領域よりも半導体装置１の外郭に近い終端領域におけるラッチアップ現象を抑制することができる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、活性領域のチャネル形成領域１０１となる溝２５の側壁面直下が第５半導体領域１１となっている事が望ましい。チャネル形成領域１０１直下から離間したコレクタ領域よりもチャネル形成領域１０１直下のコレクタ領域１０から正孔がドリフト領域２０へ移動し易い。チャネル形成領域１０１直下に第５半導体領域１１よりも不純物濃度が低い第６半導体領域１２を設けることによって、低電流時に正孔がコレクタ領域１０からドリフト領域２０へ移動する数が増加し、効率良く飽和電圧を下げることができる。

また、例えば、大電流時にラッチアップ現象が生じることを抑制するため、１つのセルとして見た時に、第６半導体領域１２の総幅は第５半導体領域１１の総幅よりも狭いことが望ましい。

また、ドリフト領域２０の厚みは第５半導体領域１１の幅に比べて十分広いことが望ましい。ドリフト領域２０の厚みが厚いことで、チャネルの延長部分の第５半導体領域１１近傍のドリフト領域２０の領域だけでなく、それよりも広い範囲で正孔を蓄積することができる。

また、周知のプレーナ型ＩＧＢＴのフィールドストップ領域を本発明の実施形態に記載した第５半導体領域１１と第６半導体領域１２に置き換えても良い。

また、周知のトレンチゲート型ＩＧＢＴのフィールドストップ領域を本発明の実施形態に記載した第５半導体領域１１と第６半導体領域１２に置き換えても良い。

また、平面的に見た図４の第５半導体領域１１と第６半導体領域１２の配置を、図５のように第５半導体領域１１内に複数のドット状の第６半導体領域１２として配置してもよい。

また、図３において、溝２５が延伸する方向と第６半導体領域１２が延伸する方向が並行となるように示したが、溝２５が延伸する方向と第６半導体領域１２が延伸する方向が垂直となるように配置しても良い。

なお、ドリフト領域２０とベース領域３０との間に、ドリフト領域２０よりも不純物濃度の高いｎ型の半導体領域を配置してもよい。不純物濃度の高い半導体領域を配置することにより、この半導体領域の下方のドリフト領域２０との界面近傍においてドリフト領域２０に正孔がより多く蓄積される。その結果、オン抵抗をより低減できる。

なお、上記の構成において、導電型（ｐ型、ｎ型）を逆にしても同様の効果を奏することは明らかである。また、半導体基板１００、ゲート電極６０等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の半導体装置は、スイッチング動作を行うＩＧＢＴを含む半導体装置の用途に利用可能である。

１半導体装置
１０第１半導体領域
１１第５半導体領域
１２第６半導体領域
２０第２半導体領域
２５溝
３０第３半導体領域
４０第４半導体領域
５０絶縁膜
６０制御電極
６５補助電極
７０層間絶縁膜
８０第1の主電極
９０第２の主電極
１００半導体基板
１２５接続溝
２２５外周溝

Claims

第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された、第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された、第１導電型の第３半導体領域と、
前記第３半導体領域上に配置された、第２導電型の第４半導体領域と、
前記第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、
前記第１半導体領域と電気的に接続された第１の主電極と、
前記第４半導体領域と電気的に接続された第２の主電極と、
前記第１半導体領域と前記第２半導体領域との間にあって、前記第２半導体領域より不純物濃度が高い第５半導体領域と、
前記第１半導体領域と前記第２半導体領域との間にあって、前記第２半導体領域より不純物濃度が高く前記第５半導体領域より不純物濃度が低い第６半導体領域と、
を備え、
横方向に前記第５半導体領域と前記第６半導体領域が交互に配置されている事を特徴とする半導体装置。
前記第５半導体領域と前記第６半導体領域は前記第１半導体領域の上面と接している事を特徴とする請求項１の半導体装置。
前記第５半導体領域の幅は前記第６半導体領域の幅よりも広い事を特徴とする請求項１又は２の半導体装置。
前記第６半導体領域は、前記制御電極と対向する前記第３半導体領域面の領域直下に備えることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
前記第３半導体領域を貫通して前記第２半導体領域に達する溝を備え、
前記制御電極は前記溝内において絶縁膜を介して前記第３半導体領域と対向するように配置されており、
前記溝の溝幅が３〜２０μｍであることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
平面的に見て、半導体装置１の最も外側が第５半導体領域１１となっており、
前記第６半導体領域は前記第５半導体領域で囲まれている事を特徴とする請求項１から５の何れか１項に記載の半導体装置。