JP2002246597A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002246597A JP2002246597A JP2001036353A JP2001036353A JP2002246597A JP 2002246597 A JP2002246597 A JP 2002246597A JP 2001036353 A JP2001036353 A JP 2001036353A JP 2001036353 A JP2001036353 A JP 2001036353A JP 2002246597 A JP2002246597 A JP 2002246597A
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- collector
- semiconductor substrate
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Abstract
(57)【要約】
【課題】ｐ+ コレクタ領域とｎ型ＦＳ領域の部分的な欠
損が、オン電圧特性や耐圧特性に及ぼす影響を小さくす
る。 【解決手段】ｎ- 半導体基板１００の第２主面から所定
の深さに、空乏層の伸びを抑える働きがあるｎ型ＦＳ領
域９を形成し、このｎ型ＦＳ領域９より低い不純物濃度
で、ｎ型ＦＳ領域９と第２主面の間にｎ領域８を形成
し、このｎ領域８の表面層に、ｎ型ＦＳ領域９と離して
ｐ+ コレクタ領域７を形成した後、前記のｎ+ エミッタ
領域３上とｐベース領域２上にエミッタ電極１０を形成
し、ｐ+コレクタ領域７上にコレクタ電極１１を形成す
る。このように、ｐ+ コレクタ領域に、ｎ型ＦＳ領域９
を接しないようにして、ｐ+ コレクタ領域７とｎ型ＦＳ
領域９の間に低濃度のｎ領域８を形成することで、ｐ+
コレクタ領域７とｎ型ＦＳ領域９の部分的な欠損があっ
ても、この欠損がオン電圧特性や耐圧特性に及ぼす影響
を小さくすることができる。
損が、オン電圧特性や耐圧特性に及ぼす影響を小さくす
る。 【解決手段】ｎ- 半導体基板１００の第２主面から所定
の深さに、空乏層の伸びを抑える働きがあるｎ型ＦＳ領
域９を形成し、このｎ型ＦＳ領域９より低い不純物濃度
で、ｎ型ＦＳ領域９と第２主面の間にｎ領域８を形成
し、このｎ領域８の表面層に、ｎ型ＦＳ領域９と離して
ｐ+ コレクタ領域７を形成した後、前記のｎ+ エミッタ
領域３上とｐベース領域２上にエミッタ電極１０を形成
し、ｐ+コレクタ領域７上にコレクタ電極１１を形成す
る。このように、ｐ+ コレクタ領域に、ｎ型ＦＳ領域９
を接しないようにして、ｐ+ コレクタ領域７とｎ型ＦＳ
領域９の間に低濃度のｎ領域８を形成することで、ｐ+
コレクタ領域７とｎ型ＦＳ領域９の部分的な欠損があっ
ても、この欠損がオン電圧特性や耐圧特性に及ぼす影響
を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置な
どに用いられる絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す。ＩＧＢＴ：Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｉｔｏ
ｒ）などの半導体装置に関する。
どに用いられる絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す。ＩＧＢＴ：Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｉｔｏ
ｒ）などの半導体装置に関する。
【０００２】
【従来の技術】近年、６００〜１２００Ｖ耐圧のＩＧＢ
ＴなどのＭＯＳ制御型の電力用半導体デバイスでは、動
作時のエネルギー損失の低減と、ウェハコストの削減の
ために、エピタキシャル基板よりも安価なＦＺ（Ｆｌｏ
ｔｉｎｇ Ｚｏｎｅ）基板を用いて、そのＦＺ基板の厚
さを１５０μｍ以下と極めて薄く加工し、デバイスを作
り込む技術が脚光を浴びている。特に、耐圧が１２００
ＶクラスのＩＧＢＴでは、オン電圧や順阻止耐圧など
で、良好な電気的特性が得られるフィールドストップ
（Ｆｉｅｌｄ Ｓｔｏｐ）型ＩＧＢＴ（以下、ＦＳ−Ｉ
ＧＢＴと称す）と呼ばれるＩＧＢＴが注目されている。
ＴなどのＭＯＳ制御型の電力用半導体デバイスでは、動
作時のエネルギー損失の低減と、ウェハコストの削減の
ために、エピタキシャル基板よりも安価なＦＺ（Ｆｌｏ
ｔｉｎｇ Ｚｏｎｅ）基板を用いて、そのＦＺ基板の厚
さを１５０μｍ以下と極めて薄く加工し、デバイスを作
り込む技術が脚光を浴びている。特に、耐圧が１２００
ＶクラスのＩＧＢＴでは、オン電圧や順阻止耐圧など
で、良好な電気的特性が得られるフィールドストップ
（Ｆｉｅｌｄ Ｓｔｏｐ）型ＩＧＢＴ（以下、ＦＳ−Ｉ
ＧＢＴと称す）と呼ばれるＩＧＢＴが注目されている。
【０００３】図７は、従来のＦＳ−ＩＧＢＴであり、同
図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−
Ｙ線上での不純物濃度分布図である。同図（ａ）におい
て、ｎ- 半導体基板２００の第１主面側の表面層にｐベ
ース領域５２を形成し、ｐベース領域５２の表面層にｎ
+ エミッタ領域５３を形成し、ｎ- 半導体基板２００と
ｎ+ エミッタ領域５３に挟まれたｐベース領域５２上に
ゲート絶縁膜５４を介してゲート電極５５を形成し、そ
の上に層間絶縁膜５６を形成し、ｎ+ エミッタ領域５３
上とｐベース領域５２上にエミッタ電極６０を形成す
る。その上に図示しないパッシベーション膜を被覆す
る。
図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−
Ｙ線上での不純物濃度分布図である。同図（ａ）におい
て、ｎ- 半導体基板２００の第１主面側の表面層にｐベ
ース領域５２を形成し、ｐベース領域５２の表面層にｎ
+ エミッタ領域５３を形成し、ｎ- 半導体基板２００と
ｎ+ エミッタ領域５３に挟まれたｐベース領域５２上に
ゲート絶縁膜５４を介してゲート電極５５を形成し、そ
の上に層間絶縁膜５６を形成し、ｎ+ エミッタ領域５３
上とｐベース領域５２上にエミッタ電極６０を形成す
る。その上に図示しないパッシベーション膜を被覆す
る。
【０００４】一方、ｎ- 半導体基板２００の第２主面側
の表面層にｎ型ＦＳ領域５９を形成し、このｎ型ＦＳ領
域５９の表面層にｐ+ コレクタ領域５７を形成し、ｐ+
コレクタ領域５７上にコレクタ電極６１を形成する。ｎ
- 半導体基板２００の各領域が形成されない領域が、ｎ
- ベース領域５１となる。この従来のＦＳ−ＩＧＢＴで
は、前記したように、エミッタ電極６０が形成される前
に、コレクタ側のウエハ表面に、リンイオンなどのｎ型
不純物とボロンイオンなどのｐ型不純物をイオン注入に
より打ち込み、４００℃程度の低温で熱処理して電気的
に活性化して、ｎ型ＦＳ領域５９とｐ+ コレクタ領域５
７を形成する。以下に説明するこれらの領域の不純物濃
度は、活性化した不純物濃度のことである。
の表面層にｎ型ＦＳ領域５９を形成し、このｎ型ＦＳ領
域５９の表面層にｐ+ コレクタ領域５７を形成し、ｐ+
コレクタ領域５７上にコレクタ電極６１を形成する。ｎ
- 半導体基板２００の各領域が形成されない領域が、ｎ
- ベース領域５１となる。この従来のＦＳ−ＩＧＢＴで
は、前記したように、エミッタ電極６０が形成される前
に、コレクタ側のウエハ表面に、リンイオンなどのｎ型
不純物とボロンイオンなどのｐ型不純物をイオン注入に
より打ち込み、４００℃程度の低温で熱処理して電気的
に活性化して、ｎ型ＦＳ領域５９とｐ+ コレクタ領域５
７を形成する。以下に説明するこれらの領域の不純物濃
度は、活性化した不純物濃度のことである。
【０００５】この従来のＦＳ−ＩＧＢＴは、エピタキシ
ャル基板を用いて形成した従来のパンチスルー型ＩＧＢ
Ｔ（ＰＴ−ＩＧＢＴ）の数百μｍの厚いコレクタ領域を
１μｍ以下と極めて薄くした構造であり、従って、全体
の半導体基板２００の厚さも１５０μｍ以下と極めて薄
くなっている。同図（ｂ）において、空乏層の伸びを抑
えるフィールドストップ領域となるｎ型ＦＳ領域５９を
形成する。このｎ型ＦＳ領域５９は、従来のエピタキシ
ャル基板を用いたパンチスルー型ＩＧＢＴ（以下、ＰＴ
−ＩＧＢＴという）のｎバッファ領域よりも不純物濃度
が低いことが特徴である。その理由をつぎに説明する。
ャル基板を用いて形成した従来のパンチスルー型ＩＧＢ
Ｔ（ＰＴ−ＩＧＢＴ）の数百μｍの厚いコレクタ領域を
１μｍ以下と極めて薄くした構造であり、従って、全体
の半導体基板２００の厚さも１５０μｍ以下と極めて薄
くなっている。同図（ｂ）において、空乏層の伸びを抑
えるフィールドストップ領域となるｎ型ＦＳ領域５９を
形成する。このｎ型ＦＳ領域５９は、従来のエピタキシ
ャル基板を用いたパンチスルー型ＩＧＢＴ（以下、ＰＴ
−ＩＧＢＴという）のｎバッファ領域よりも不純物濃度
が低いことが特徴である。その理由をつぎに説明する。
【０００６】図８は、従来のエピタキシャル基板を用い
たパンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）であり、
同図（ａ）は要部断面図、同図（ｂ）はＹ−Ｙ線上での
不純物濃度分布図である。図８に示すように、従来のエ
ピタキシャル基板３００を用いたＰＴ−ＩＧＢＴでは、
数百μｍと厚い高濃度のｐ+ コレクタ領域７７となるｐ
+ 半導体基材上に、比較的高濃度の空乏層をストップさ
せるｎバッファ領域７９をエピタキシャル成長で形成す
る。このｎバッファ領域７９上に低濃度のｎ- 半導体領
域８０を形成し、このｎ- 半導体領域８０の表面層にｐ
ベース領域５２やｎ+ エミッタ領域５３などを形成す
る。このｎ- 半導体領域８０のｐベース領域５２を形成
ない領域がｎ- ベース領域７１となる。
たパンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）であり、
同図（ａ）は要部断面図、同図（ｂ）はＹ−Ｙ線上での
不純物濃度分布図である。図８に示すように、従来のエ
ピタキシャル基板３００を用いたＰＴ−ＩＧＢＴでは、
数百μｍと厚い高濃度のｐ+ コレクタ領域７７となるｐ
+ 半導体基材上に、比較的高濃度の空乏層をストップさ
せるｎバッファ領域７９をエピタキシャル成長で形成す
る。このｎバッファ領域７９上に低濃度のｎ- 半導体領
域８０を形成し、このｎ- 半導体領域８０の表面層にｐ
ベース領域５２やｎ+ エミッタ領域５３などを形成す
る。このｎ- 半導体領域８０のｐベース領域５２を形成
ない領域がｎ- ベース領域７１となる。
【０００７】このｎバッファ領域７９の不純物濃度を比
較的高い値にするのは、不純物濃度が極めて高いｐ+ コ
レクタ領域７７からの正孔の注入を抑え、空乏層の伸び
を完全に止めるためである。また、ｐ+ コレクタ領域７
７の不純物濃度を極めて高い値にするのは、ｐ+ コレク
タ領域７７の厚さが数百μｍと厚いために、小さなオン
電圧（ＶCE(sat))を得るためには、このｐ+ コレクタ領
域７７の抵抗を極めて小さな値にしなければならないか
らである。
較的高い値にするのは、不純物濃度が極めて高いｐ+ コ
レクタ領域７７からの正孔の注入を抑え、空乏層の伸び
を完全に止めるためである。また、ｐ+ コレクタ領域７
７の不純物濃度を極めて高い値にするのは、ｐ+ コレク
タ領域７７の厚さが数百μｍと厚いために、小さなオン
電圧（ＶCE(sat))を得るためには、このｐ+ コレクタ領
域７７の抵抗を極めて小さな値にしなければならないか
らである。
【０００８】一方、従来のＦＳ−ＩＧＢＴでは、順阻止
状態では空乏層の伸びを、ｐ+ コレクタ領域５７に接し
て形成されるｎ型ＦＳ領域５９で、ストップするため
に、ＰＴ−ＩＧＢＴと同様にｎ- ベース領域５１の厚さ
を薄くできる。また、前記したように、ｐ+ コレクタ領
域５７の厚さをＰＴ−ＩＧＢＴより大幅に薄くできるた
めに、ｐ+ コレクタ領域５７の不純物濃度を、ＰＴ−Ｉ
ＧＢＴに比べて低くできる。このｐ+ コレクタ領域５７
の不純物濃度を低くすることで、オン状態でｐ+コレク
タ領域５７からのｎ- ベース領域５１に蓄積されるキャ
リア量を、ＰＴ−ＩＧＢＴと比べて小さくできる。
状態では空乏層の伸びを、ｐ+ コレクタ領域５７に接し
て形成されるｎ型ＦＳ領域５９で、ストップするため
に、ＰＴ−ＩＧＢＴと同様にｎ- ベース領域５１の厚さ
を薄くできる。また、前記したように、ｐ+ コレクタ領
域５７の厚さをＰＴ−ＩＧＢＴより大幅に薄くできるた
めに、ｐ+ コレクタ領域５７の不純物濃度を、ＰＴ−Ｉ
ＧＢＴに比べて低くできる。このｐ+ コレクタ領域５７
の不純物濃度を低くすることで、オン状態でｐ+コレク
タ領域５７からのｎ- ベース領域５１に蓄積されるキャ
リア量を、ＰＴ−ＩＧＢＴと比べて小さくできる。
【０００９】ｎ- ベース領域５１に蓄積されるキャリア
量を少なくすることで、ライフタイムキラーの導入なし
でターンオフ時間を短縮できる。また、ライフタイムキ
ラーの導入がないことで、オン電圧を小さくできる。ま
た、ｐ+ コレクタ領域５７からの正孔の注入効率を所定
の値にするために、ｎ型ＦＳ領域５９の不純物濃度をｐ
+ コレクタ領域５７の不純物濃度より小さくする必要が
ある。その結果、ｎ型ＦＳ領域５９の不純物濃度は、Ｐ
Ｔ−ＩＧＢＴのｎバッファ領域７９の不純物濃度に比べ
て低い値となる。このことがＦＳ−ＩＧＢＴの特徴であ
る。
量を少なくすることで、ライフタイムキラーの導入なし
でターンオフ時間を短縮できる。また、ライフタイムキ
ラーの導入がないことで、オン電圧を小さくできる。ま
た、ｐ+ コレクタ領域５７からの正孔の注入効率を所定
の値にするために、ｎ型ＦＳ領域５９の不純物濃度をｐ
+ コレクタ領域５７の不純物濃度より小さくする必要が
ある。その結果、ｎ型ＦＳ領域５９の不純物濃度は、Ｐ
Ｔ−ＩＧＢＴのｎバッファ領域７９の不純物濃度に比べ
て低い値となる。このことがＦＳ−ＩＧＢＴの特徴であ
る。
【００１０】
【発明が解決しようとする課題】しかし、この従来のＦ
Ｓ−ＩＧＢＴのｐ+ コレクタ領域５７は、前記したよう
に、ＰＴ−ＩＧＢＴのｐ+ コレクタ領域７７と比べて不
純物濃度が低く、厚さが大幅に薄く、また、ｎバッファ
領域７９に相当するｎ型ＦＳ領域５９の不純物濃度も低
いために、ｐ+ コレクタ領域５７やｎ型ＦＳ領域５９に
部分的な欠損（欠落箇所）が生じ易い。
Ｓ−ＩＧＢＴのｐ+ コレクタ領域５７は、前記したよう
に、ＰＴ−ＩＧＢＴのｐ+ コレクタ領域７７と比べて不
純物濃度が低く、厚さが大幅に薄く、また、ｎバッファ
領域７９に相当するｎ型ＦＳ領域５９の不純物濃度も低
いために、ｐ+ コレクタ領域５７やｎ型ＦＳ領域５９に
部分的な欠損（欠落箇所）が生じ易い。
【００１１】イオン注入前に、コレクタ側のウエハの表
面に付着したごみ・ほこりなどによりｎ型ＦＳ領域５９
の一部分でも形成されない箇所（欠損箇所）があると、
ｐベース領域５２側からから伸びてきた空乏層が容易に
ｐ+ コレクタ領域５７にパンチスルーして、ＩＧＢＴの
耐圧が劣化する。また、ｐ+ コレクタ領域５７が形成さ
れない箇所があると、ｎ型ＦＳ領域５９の不純物濃度が
通常のｐｎダイオードのｎ領域と比べて大幅に高くなっ
ているために、ｐ+ コレクタ領域５７とｎ型ＦＳ領域５
９からなるｐ／ｎ接合が順バイアスされ難くなり、その
結果、ｐ+ コレクタ領域５７からｎ型ＦＳ領域５９への
正孔の注入が起こり難くなり、オン電圧が上昇する。
面に付着したごみ・ほこりなどによりｎ型ＦＳ領域５９
の一部分でも形成されない箇所（欠損箇所）があると、
ｐベース領域５２側からから伸びてきた空乏層が容易に
ｐ+ コレクタ領域５７にパンチスルーして、ＩＧＢＴの
耐圧が劣化する。また、ｐ+ コレクタ領域５７が形成さ
れない箇所があると、ｎ型ＦＳ領域５９の不純物濃度が
通常のｐｎダイオードのｎ領域と比べて大幅に高くなっ
ているために、ｐ+ コレクタ領域５７とｎ型ＦＳ領域５
９からなるｐ／ｎ接合が順バイアスされ難くなり、その
結果、ｐ+ コレクタ領域５７からｎ型ＦＳ領域５９への
正孔の注入が起こり難くなり、オン電圧が上昇する。
【００１２】この発明の目的は、前記の課題を解決し
て、ｐ+ コレクタ領域とｎ型ＦＳ領域の部分的な欠損
が、オン電圧特性や耐圧特性に及ぼす影響を小さくでき
る半導体装置を提供することにある。
て、ｐ+ コレクタ領域とｎ型ＦＳ領域の部分的な欠損
が、オン電圧特性や耐圧特性に及ぼす影響を小さくでき
る半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型半導体基板の第１主面の表面層に、選
択的に形成された第２導電型ベース領域と、該第２導電
型ベース領域の表面層に選択的に形成された第１導電型
エミッタ領域と、該第１導電型エミッタ領域と前記第１
導電型半導体基板に挟まれた前記第２導電型ベース領域
上にゲート絶縁膜を介して形成されたゲート電極と、前
記第１導電型エミッタ領域上と前記第２導電型ベース領
域上に形成されたエミッタ電極と、第１導電型半導体基
板の第２主面の表面層に形成された第２導電型コレクタ
領域と、該第２導電型コレクタ領域上に形成されたコレ
クタ電極とを具備する半導体装置であって、前記第２導
電型コレクタ領域と離して前記第１導電型半導体基板の
不純物濃度より高い不純物濃度で、第１導電型半導体基
板内に形成された第１導電型フィールドストップ領域と
を有する構成とする。
めに、第１導電型半導体基板の第１主面の表面層に、選
択的に形成された第２導電型ベース領域と、該第２導電
型ベース領域の表面層に選択的に形成された第１導電型
エミッタ領域と、該第１導電型エミッタ領域と前記第１
導電型半導体基板に挟まれた前記第２導電型ベース領域
上にゲート絶縁膜を介して形成されたゲート電極と、前
記第１導電型エミッタ領域上と前記第２導電型ベース領
域上に形成されたエミッタ電極と、第１導電型半導体基
板の第２主面の表面層に形成された第２導電型コレクタ
領域と、該第２導電型コレクタ領域上に形成されたコレ
クタ電極とを具備する半導体装置であって、前記第２導
電型コレクタ領域と離して前記第１導電型半導体基板の
不純物濃度より高い不純物濃度で、第１導電型半導体基
板内に形成された第１導電型フィールドストップ領域と
を有する構成とする。
【００１４】また、前記第１導電型フィールドストップ
領域の不純物濃度のピークとなる位置と、該第１導電型
フィールドストップ領域の不純物濃度が前記第１導電型
半導体基板の不純物濃度となる位置との間隔より、前記
第１導電型フィールドストップ領域の不純物濃度のピー
クとなる位置と、前記第２導電型コレクタ領域の不純物
濃度が前記第１導電型半導体基板となる位置との間隔の
方を大きくするとよい。
領域の不純物濃度のピークとなる位置と、該第１導電型
フィールドストップ領域の不純物濃度が前記第１導電型
半導体基板の不純物濃度となる位置との間隔より、前記
第１導電型フィールドストップ領域の不純物濃度のピー
クとなる位置と、前記第２導電型コレクタ領域の不純物
濃度が前記第１導電型半導体基板となる位置との間隔の
方を大きくするとよい。
【００１５】また、前記第１導電型フィールドストップ
領域が離れて複数個形成されるとよい。また、前記第２
導電型コレクタ領域の表面から前記第１導電型半導体基
板内に到達するように形成された複数個の溝と、該溝内
を充填する絶縁膜と、該溝の各先端部に個別に形成され
た前記第１導電型フィールドストップ領域とを有すると
よい。
領域が離れて複数個形成されるとよい。また、前記第２
導電型コレクタ領域の表面から前記第１導電型半導体基
板内に到達するように形成された複数個の溝と、該溝内
を充填する絶縁膜と、該溝の各先端部に個別に形成され
た前記第１導電型フィールドストップ領域とを有すると
よい。
【００１６】また、前記第２導電型コレクタ領域と前記
第１導電型フィールドストップ領域に挟まれた領域に形
成され、前記第１導電型半導体基板の不純物濃度より高
く、前記第１導電型フィールドストップ領域の不純物濃
度より低い不純物濃度の第１導電型領域を有するとよ
い。また、第１導電型半導体基板の第１主面の表面層
に、選択的に形成された第２導電型ベース領域と、該第
２導電型ベース領域の表面層に選択的に形成された第１
導電型エミッタ領域と、該第１導電型エミッタ領域と前
記第１導電型半導体基板に挟まれた前記第２導電型ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記第１導電型エミッタ領域上と前記第２導電型ベ
ース領域上に形成されたエミッタ電極と、第１導電型半
導体基板の第２主面の表面層に形成された第２導電型コ
レクタ領域と、該第２導電型コレクタ領域上に形成され
たコレクタ電極とを具備する半導体装置であって、前記
第２導電型コレクタ領域と接し、前記第１導電型半導体
基板の不純物濃度より高い不純物濃度で、第１導電型半
導体基板内に離れて複数個形成された第１導電型フィー
ルドストップ領域と、該第１導電型フィールドストップ
領域に挟まれた領域に形成され、前記第１導電型半導体
基板の不純物濃度より高く、前記第１導電型フィールド
ストップ領域の不純物濃度より低い不純物濃度の第１導
電型領域とを有する構成とする。
第１導電型フィールドストップ領域に挟まれた領域に形
成され、前記第１導電型半導体基板の不純物濃度より高
く、前記第１導電型フィールドストップ領域の不純物濃
度より低い不純物濃度の第１導電型領域を有するとよ
い。また、第１導電型半導体基板の第１主面の表面層
に、選択的に形成された第２導電型ベース領域と、該第
２導電型ベース領域の表面層に選択的に形成された第１
導電型エミッタ領域と、該第１導電型エミッタ領域と前
記第１導電型半導体基板に挟まれた前記第２導電型ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記第１導電型エミッタ領域上と前記第２導電型ベ
ース領域上に形成されたエミッタ電極と、第１導電型半
導体基板の第２主面の表面層に形成された第２導電型コ
レクタ領域と、該第２導電型コレクタ領域上に形成され
たコレクタ電極とを具備する半導体装置であって、前記
第２導電型コレクタ領域と接し、前記第１導電型半導体
基板の不純物濃度より高い不純物濃度で、第１導電型半
導体基板内に離れて複数個形成された第１導電型フィー
ルドストップ領域と、該第１導電型フィールドストップ
領域に挟まれた領域に形成され、前記第１導電型半導体
基板の不純物濃度より高く、前記第１導電型フィールド
ストップ領域の不純物濃度より低い不純物濃度の第１導
電型領域とを有する構成とする。
【００１７】また、前記第２導電型コレクタ領域の表面
から、前記第１導電型半導体基板内に到達するように形
成された複数個の溝と、該溝内を充填する絶縁膜と、該
溝を囲むように形成された前記第１導電型フィールドス
トップ領域とを有するとよい。また、前記第１導電型フ
ィールドストップ領域に前記第２主面に投影した平面形
状が、格子状であるとよい。また、前記第１導電型フィ
ールドストップ領域の前記第２主面に投影した平面形状
が、セル状もしくはストライプ状であるとよい。
から、前記第１導電型半導体基板内に到達するように形
成された複数個の溝と、該溝内を充填する絶縁膜と、該
溝を囲むように形成された前記第１導電型フィールドス
トップ領域とを有するとよい。また、前記第１導電型フ
ィールドストップ領域に前記第２主面に投影した平面形
状が、格子状であるとよい。また、前記第１導電型フィ
ールドストップ領域の前記第２主面に投影した平面形状
が、セル状もしくはストライプ状であるとよい。
【００１８】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置であり、同図（ａ）は要部断面図、同図
（ｂ）は同図（ａ）のＹ−Ｙ線上での不純物濃度分布
（拡散プロフィル）図である。従来のＦＳ−ＩＧＢＴと
の違いは、ｐ+ コレクタ領域７とｎ型ＦＳ領域９が接し
ていない点である。また、以下の実施例では、ゲート部
分がトレンチ構造であっても同様の効果がある。
半導体装置であり、同図（ａ）は要部断面図、同図
（ｂ）は同図（ａ）のＹ−Ｙ線上での不純物濃度分布
（拡散プロフィル）図である。従来のＦＳ−ＩＧＢＴと
の違いは、ｐ+ コレクタ領域７とｎ型ＦＳ領域９が接し
ていない点である。また、以下の実施例では、ゲート部
分がトレンチ構造であっても同様の効果がある。
【００１９】同図（ａ）において、ｎ- 半導体基板１０
０の第１主面側の表面層にｐベース領域２を形成し、こ
のｐベース領域２の表面層にｎ+ エミッタ領域３を形成
する。ｎ- 半導体基板１００（ｎ- ベース領域１）とｎ
+ エミッタ領域３に挟まれたｐベース領域２上にゲート
絶縁膜４を介してゲート電極５を形成し、その上に層間
絶縁膜６を形成し、層間絶縁膜にコンタクトホールを開
けて、前記のｎ+ エミッタ領域３上とｐベース領域２上
にエミッタ電極１０を形成する。その後、表面に図示し
ないパッシベーション膜を被覆する。
０の第１主面側の表面層にｐベース領域２を形成し、こ
のｐベース領域２の表面層にｎ+ エミッタ領域３を形成
する。ｎ- 半導体基板１００（ｎ- ベース領域１）とｎ
+ エミッタ領域３に挟まれたｐベース領域２上にゲート
絶縁膜４を介してゲート電極５を形成し、その上に層間
絶縁膜６を形成し、層間絶縁膜にコンタクトホールを開
けて、前記のｎ+ エミッタ領域３上とｐベース領域２上
にエミッタ電極１０を形成する。その後、表面に図示し
ないパッシベーション膜を被覆する。
【００２０】一方、ｎ- 半導体基板１００の第２主面か
ら所定の深さに、空乏層の伸びを抑える働きがあるｎ型
ＦＳ領域９を形成し、このｎ型ＦＳ領域９より低い不純
物濃度で、ｎ型ＦＳ領域９と第２主面の間にｎ領域８を
形成し、このｎ領域８の表面層に、ｎ型ＦＳ領域９と離
してｐ+ コレクタ領域７を形成し、ｐ+ コレクタ領域７
上にコレクタ電極１１を形成する。ｎ- 半導体基板１０
０の各領域が形成されない領域がｎ- ベース領域１とな
る。
ら所定の深さに、空乏層の伸びを抑える働きがあるｎ型
ＦＳ領域９を形成し、このｎ型ＦＳ領域９より低い不純
物濃度で、ｎ型ＦＳ領域９と第２主面の間にｎ領域８を
形成し、このｎ領域８の表面層に、ｎ型ＦＳ領域９と離
してｐ+ コレクタ領域７を形成し、ｐ+ コレクタ領域７
上にコレクタ電極１１を形成する。ｎ- 半導体基板１０
０の各領域が形成されない領域がｎ- ベース領域１とな
る。
【００２１】前記のｎ型ＦＳ領域９とｐ+ コレクタ領域
７およびｎ領域８は、リンイオンなどのｎ型不純物およ
びボロンイオンなどのｐ型不純物をイオン注入し、４０
０℃程度の低温で熱処理してイオン注入された不純物を
活性化する。以下の説明で、これらの領域の不純物濃度
は、熱処理した後の活性化した不純物濃度のことであ
る。
７およびｎ領域８は、リンイオンなどのｎ型不純物およ
びボロンイオンなどのｐ型不純物をイオン注入し、４０
０℃程度の低温で熱処理してイオン注入された不純物を
活性化する。以下の説明で、これらの領域の不純物濃度
は、熱処理した後の活性化した不純物濃度のことであ
る。
【００２２】尚、図１（ａ）のｎ型ＦＳ領域９のｐ+ コ
レクタ領域表面１２に投影した平面形状は、全面がｎ型
ＦＳ領域９であるが、図６（ａ）に示すような格子状を
していてもよい。同図（ｂ）において、ｎ型ＦＳ領域９
がｐ+ コレクタ領域７に接しないようにするためには、
ｎ型ＦＳ領域９の不純物濃度ピーク位置１５（不純物濃
度がピークとなる位置のこと）からｎ- ベース領域と同
等の不純物濃度になる位置まで（ｎ- ベース領域１とｎ
型ＦＳ領域９とのｐｎ接合の位置）の距離ａよりも、ｎ
型ＦＳ領域の不純物濃度ピーク位置１５からｐ+ コレク
タ領域７とｎ領域８とのｐ／ｎ接合（以下、コレクタｐ
／ｎ接合１３と称す）までの距離ｂを大きくする。つま
り距離ｂ＜距離ａとする。
レクタ領域表面１２に投影した平面形状は、全面がｎ型
ＦＳ領域９であるが、図６（ａ）に示すような格子状を
していてもよい。同図（ｂ）において、ｎ型ＦＳ領域９
がｐ+ コレクタ領域７に接しないようにするためには、
ｎ型ＦＳ領域９の不純物濃度ピーク位置１５（不純物濃
度がピークとなる位置のこと）からｎ- ベース領域と同
等の不純物濃度になる位置まで（ｎ- ベース領域１とｎ
型ＦＳ領域９とのｐｎ接合の位置）の距離ａよりも、ｎ
型ＦＳ領域の不純物濃度ピーク位置１５からｐ+ コレク
タ領域７とｎ領域８とのｐ／ｎ接合（以下、コレクタｐ
／ｎ接合１３と称す）までの距離ｂを大きくする。つま
り距離ｂ＜距離ａとする。
【００２３】通常の工程では、ｐ+ コレクタ領域表面１
２からコレクタｐ／ｎ接合１３までの距離（ｐ+ コレク
タ領域の厚さ）は０．２〜０．３μｍ、ｐ+ コレクタ領
域表面１２からｎ型ＦＳ領域９の不純物濃度ピーク位置
１５は０．８〜１μｍ程度である。コレクタｐ／ｎ接合
１３とｎ型ＦＳ領域９が接する場合には、ｎ型ＦＳ領域
の半分の厚み（距離ａに相当する）は、０．５〜０．８
μｍとなる。従って、距離ｂが０．８μｍより大きい値
（ｂ＞０．８μｍ）であれば、ｐ+ コレクタ領域１３と
ｎ型ＦＳ領域９とは接することはない。
２からコレクタｐ／ｎ接合１３までの距離（ｐ+ コレク
タ領域の厚さ）は０．２〜０．３μｍ、ｐ+ コレクタ領
域表面１２からｎ型ＦＳ領域９の不純物濃度ピーク位置
１５は０．８〜１μｍ程度である。コレクタｐ／ｎ接合
１３とｎ型ＦＳ領域９が接する場合には、ｎ型ＦＳ領域
の半分の厚み（距離ａに相当する）は、０．５〜０．８
μｍとなる。従って、距離ｂが０．８μｍより大きい値
（ｂ＞０．８μｍ）であれば、ｐ+ コレクタ領域１３と
ｎ型ＦＳ領域９とは接することはない。
【００２４】ｎ型ＦＳ領域９がｐベース領域２に近すぎ
ると、ｎ型ＦＳ領域９内が空乏化してしまう可能性があ
るため、ｐベース領域２のボトム（ｐベース領域２とｎ
- ベース領域１のｐ／ｎ接合（以下、ベースｐ／ｎ接合
１４と称す））からｎ型ＦＳ領域９の不純物濃度ピーク
位置１５までの距離ｃに対して、距離ｂを２０％程度以
下にすることが必要がある。
ると、ｎ型ＦＳ領域９内が空乏化してしまう可能性があ
るため、ｐベース領域２のボトム（ｐベース領域２とｎ
- ベース領域１のｐ／ｎ接合（以下、ベースｐ／ｎ接合
１４と称す））からｎ型ＦＳ領域９の不純物濃度ピーク
位置１５までの距離ｃに対して、距離ｂを２０％程度以
下にすることが必要がある。
【００２５】また、前記のｎ型ＦＳ領域９の不純物ピー
ク濃度が高すぎると、オン電圧の上昇を招くので、ｐ+
コレクタ領域７の不純物ピーク濃度よりｎ型ＦＳ領域９
の不純物ピーク濃度を２桁程度以上小さくなるように、
設定するのが好ましい。しかし、このｎ型ＦＳ領域９の
不純物ピーク濃度の高さ（図中、番号１５の位置での濃
度の高さ）は、ｎ型ＦＳ領域９が完全に空乏化しない程
度にすることが望ましい。
ク濃度が高すぎると、オン電圧の上昇を招くので、ｐ+
コレクタ領域７の不純物ピーク濃度よりｎ型ＦＳ領域９
の不純物ピーク濃度を２桁程度以上小さくなるように、
設定するのが好ましい。しかし、このｎ型ＦＳ領域９の
不純物ピーク濃度の高さ（図中、番号１５の位置での濃
度の高さ）は、ｎ型ＦＳ領域９が完全に空乏化しない程
度にすることが望ましい。
【００２６】また、前記のｐ+ コレクタ領域７を形成す
るために、イオン注入した不純物原子は、４００℃程度
以下の低温で熱処理（アニール）し、活性化させるが、
通常、この活性化した不純物ピーク濃度を１０17ｃｍ-3
〜１０19ｃｍ-3程度にすることができる。従って、ｎ型
ＦＳ領域９の不純物ピーク濃度は１０15〜１０17ｃｍ -3
程度とすることが好ましい。
るために、イオン注入した不純物原子は、４００℃程度
以下の低温で熱処理（アニール）し、活性化させるが、
通常、この活性化した不純物ピーク濃度を１０17ｃｍ-3
〜１０19ｃｍ-3程度にすることができる。従って、ｎ型
ＦＳ領域９の不純物ピーク濃度は１０15〜１０17ｃｍ -3
程度とすることが好ましい。
【００２７】また、ｐ+ コレクタ領域７とｎ型ＦＳ領域
９のそれぞれに接して、これらの領域の間に形成される
ｎ領域８の不純物ピーク濃度は、ｎ- 半導体基板１００
（ｎ - ベース領域１）の不純物濃度より多少高く（１桁
以内の高さ）、ｎ型ＦＳ領域９の不純物ピーク濃度より
低く設定する。このｎ領域８は、空乏層がｎ型ＦＳ領域
９を突き抜けた場合やｎ型ＦＳ領域９に部分的な欠損が
あった場合に、ｐ+ コレクタ領域７に空乏層が到達しな
いようにする働きと、ｐ+ コレクタ領域７からの正孔の
注入を抑制する働きがある。従って、ｎ型ＦＳ領域９に
より、空乏層がｐ+ コレクタ領域７に達せず、且つ、ｐ
+ コレクタ領域７からの正孔の注入を抑制する必要がな
ければ、このｎ領域８は形成しなくても構わない。ま
た、図１では、ｎ領域８がｎ型ＦＳ領域９に接している
が、接しなくても構わない。
９のそれぞれに接して、これらの領域の間に形成される
ｎ領域８の不純物ピーク濃度は、ｎ- 半導体基板１００
（ｎ - ベース領域１）の不純物濃度より多少高く（１桁
以内の高さ）、ｎ型ＦＳ領域９の不純物ピーク濃度より
低く設定する。このｎ領域８は、空乏層がｎ型ＦＳ領域
９を突き抜けた場合やｎ型ＦＳ領域９に部分的な欠損が
あった場合に、ｐ+ コレクタ領域７に空乏層が到達しな
いようにする働きと、ｐ+ コレクタ領域７からの正孔の
注入を抑制する働きがある。従って、ｎ型ＦＳ領域９に
より、空乏層がｐ+ コレクタ領域７に達せず、且つ、ｐ
+ コレクタ領域７からの正孔の注入を抑制する必要がな
ければ、このｎ領域８は形成しなくても構わない。ま
た、図１では、ｎ領域８がｎ型ＦＳ領域９に接している
が、接しなくても構わない。
【００２８】前記のｐ+ コレクタ領域７と離してｎ型Ｆ
Ｓ領域９を形成するには、ｎ型不純物を高エネルギーで
加速して、深くイオン注入し、低温の熱処理で活性化さ
せる方法と、エピタキシャル成長による方法がある。イ
オン注入法では１μｍ程度の深さ程度であるが、エピタ
キシャル成長による方法では、ｐ+ コレクタ領域表面１
２から任意の深さに、ｎ型ＦＳ領域９を形成することが
できる。しかし、ｎ型ＦＳ領域９を深くし過ぎると、前
記のように、ｎ- ベース領域１の幅が狭くなる。その結
果、前記のように、ｎ型ＦＳ領域内が空乏化してしまう
可能性が生じるため、ｐ+ コレクタ領域表面からの深さ
を１０μｍ程度以下にすることが望ましい。
Ｓ領域９を形成するには、ｎ型不純物を高エネルギーで
加速して、深くイオン注入し、低温の熱処理で活性化さ
せる方法と、エピタキシャル成長による方法がある。イ
オン注入法では１μｍ程度の深さ程度であるが、エピタ
キシャル成長による方法では、ｐ+ コレクタ領域表面１
２から任意の深さに、ｎ型ＦＳ領域９を形成することが
できる。しかし、ｎ型ＦＳ領域９を深くし過ぎると、前
記のように、ｎ- ベース領域１の幅が狭くなる。その結
果、前記のように、ｎ型ＦＳ領域内が空乏化してしまう
可能性が生じるため、ｐ+ コレクタ領域表面からの深さ
を１０μｍ程度以下にすることが望ましい。
【００２９】本発明のＦＳ−ＩＧＢＴでは、ｐ+ コレク
タ領域７と離してｎ型ＦＳ領域９を形成し、これらに挟
まれた箇所に低濃度のｎ領域８を形成することで、順阻
止状態においては、従来のＦＳ−ＩＧＢＴと同様に、空
乏層をｎ型ＦＳ領域９でストップさせて、耐圧を確保
し、一方、オン状態では、ｐ+ コレクタ領域７に低濃度
のｎ領域８が接しているために、この箇所はノンパンチ
スルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴ）のコレクタ側と
類似しており、ｐ+ コレクタ領域７からの正孔の注入効
率が低下せず、オン電圧を小さくできる。
タ領域７と離してｎ型ＦＳ領域９を形成し、これらに挟
まれた箇所に低濃度のｎ領域８を形成することで、順阻
止状態においては、従来のＦＳ−ＩＧＢＴと同様に、空
乏層をｎ型ＦＳ領域９でストップさせて、耐圧を確保
し、一方、オン状態では、ｐ+ コレクタ領域７に低濃度
のｎ領域８が接しているために、この箇所はノンパンチ
スルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴ）のコレクタ側と
類似しており、ｐ+ コレクタ領域７からの正孔の注入効
率が低下せず、オン電圧を小さくできる。
【００３０】また、この構造では、ｐ+ コレクタ領域７
の部分的な欠損が、オン電圧に与える影響を小さくでき
る。それは、ｐ+ コレクタ領域７と接するｎ領域８の不
純物濃度が低いために、部分的にｐ+ コレクタ領域７が
欠損しても、容易にｐ+ コレクタ領域７とｎ領域８のｐ
／ｎ接合が順バイアスされて、ｐ+ コレクタ領域７から
ｎ領域８へ正孔が注入されるためである。
の部分的な欠損が、オン電圧に与える影響を小さくでき
る。それは、ｐ+ コレクタ領域７と接するｎ領域８の不
純物濃度が低いために、部分的にｐ+ コレクタ領域７が
欠損しても、容易にｐ+ コレクタ領域７とｎ領域８のｐ
／ｎ接合が順バイアスされて、ｐ+ コレクタ領域７から
ｎ領域８へ正孔が注入されるためである。
【００３１】図２は、この発明の第２実施例の半導体装
置の要部断面図である。図１との違いはｎ型ＦＳ領域９
ａが複数個に分割されている点である。ｐ+ コレクタ領
域７と離して、部分的にｎ- 半導体基板１００の不純物
濃度よりも大きい不純物濃度ピークを持つｎ型ＦＳ領域
９ａが複数個、離して、ｎ- ベース領域１に埋め込まれ
るように形成され、このｎ型ＦＳ領域９ａとｐ+ コレク
タ領域７の間に、ｎ型ＦＳ領域と離して、ｎ型ＦＳ領域
９ａの不純物濃度より低いｎ領域８を形成する。この埋
め込まれたｎ型ＦＳ領域９ａとｎ型領域８は、空乏層の
伸びを抑える働きをして、ｎ型ＦＳ領域９ａのない領域
でのｐ+ コレクタ領域７へ、空乏層が達する電圧（パン
チスルー電圧）を高めることができる。また、前記した
ように、コレクタｐ／ｎ接合１３からｎ型ＦＳ領域９ａ
の不純物濃度ピーク位置１５までの距離ｂは０．８μｍ
以上であることが望ましい。
置の要部断面図である。図１との違いはｎ型ＦＳ領域９
ａが複数個に分割されている点である。ｐ+ コレクタ領
域７と離して、部分的にｎ- 半導体基板１００の不純物
濃度よりも大きい不純物濃度ピークを持つｎ型ＦＳ領域
９ａが複数個、離して、ｎ- ベース領域１に埋め込まれ
るように形成され、このｎ型ＦＳ領域９ａとｐ+ コレク
タ領域７の間に、ｎ型ＦＳ領域と離して、ｎ型ＦＳ領域
９ａの不純物濃度より低いｎ領域８を形成する。この埋
め込まれたｎ型ＦＳ領域９ａとｎ型領域８は、空乏層の
伸びを抑える働きをして、ｎ型ＦＳ領域９ａのない領域
でのｐ+ コレクタ領域７へ、空乏層が達する電圧（パン
チスルー電圧）を高めることができる。また、前記した
ように、コレクタｐ／ｎ接合１３からｎ型ＦＳ領域９ａ
の不純物濃度ピーク位置１５までの距離ｂは０．８μｍ
以上であることが望ましい。
【００３２】また、ベースｐ／ｎ接合１４からｎ型ＦＳ
領域９ａの不純物濃度ピーク位置１５までの距離ｃに対
して、ｎ型ＦＳ領域９ａの不純物濃度ピーク位置１５か
らコレクタｐ／ｎ接合１３までの距離ｂが、２０％程度
以下で、十分空乏層の伸びを抑制する効果がある。ま
た、ｎ型ＦＳ領域９ａのｐ+ コレクタ領域表面１２に垂
直投影した平面形状（以下、単に平面形状という）は、
図６（ｂ）に示すように、セル状（円形、楕円形、多角
形など）、図６（ｃ）に示すように、ストライプ状のい
ずれでもよい。また、セル状のｎ型ＦＳ領域９ａの立体
的な形状が、たとえば、球形や、ウェハ面に平行な方向
に長く垂直な方向に短い楕円形およびウェハ面に垂直な
方向に長く平行な方向に短い楕円形のいずれかの場合に
は、図６（ｄ）に示すような、ｎ型ＦＳ領域９ａがウェ
ハ面に垂直な方向に長い楕円形のものが空乏層の伸びを
抑える効果が高く、またチップの総面積（チップ面の総
面積）に対するｎ型ＦＳ領域９ａの面積割合が小さいの
でオン電圧の上昇も小さい。尚、図６（ｄ）の垂直の方
向と水平の方向は、図２の垂直の方向と水平の方向のこ
とである。
領域９ａの不純物濃度ピーク位置１５までの距離ｃに対
して、ｎ型ＦＳ領域９ａの不純物濃度ピーク位置１５か
らコレクタｐ／ｎ接合１３までの距離ｂが、２０％程度
以下で、十分空乏層の伸びを抑制する効果がある。ま
た、ｎ型ＦＳ領域９ａのｐ+ コレクタ領域表面１２に垂
直投影した平面形状（以下、単に平面形状という）は、
図６（ｂ）に示すように、セル状（円形、楕円形、多角
形など）、図６（ｃ）に示すように、ストライプ状のい
ずれでもよい。また、セル状のｎ型ＦＳ領域９ａの立体
的な形状が、たとえば、球形や、ウェハ面に平行な方向
に長く垂直な方向に短い楕円形およびウェハ面に垂直な
方向に長く平行な方向に短い楕円形のいずれかの場合に
は、図６（ｄ）に示すような、ｎ型ＦＳ領域９ａがウェ
ハ面に垂直な方向に長い楕円形のものが空乏層の伸びを
抑える効果が高く、またチップの総面積（チップ面の総
面積）に対するｎ型ＦＳ領域９ａの面積割合が小さいの
でオン電圧の上昇も小さい。尚、図６（ｄ）の垂直の方
向と水平の方向は、図２の垂直の方向と水平の方向のこ
とである。
【００３３】また、ｎ型ＦＳ領域９ａの面積割合が小さ
い場合には、オン電圧の上昇の割合が小さくなるため、
ｎ型ＦＳ領域９ａの不純物ピーク濃度を高くして順阻止
耐圧を向上させることができる。また、この構造では、
前記したように、ｎ領域８が低濃度であるため、コレク
タ側の構造は、ＮＰＴ−ＩＧＢＴに近い構造となり、従
来のＦＳ−ＩＧＢＴより、ｐ+ コレクタ領域の一部分が
欠損しても、オン電圧に及ぼす影響は小さい。尚、前記
したように、ｎ型ＦＳ領域９ａにより、空乏層がｐ+ コ
レクタ領域７に達せず、且つ、ｐ+ コレクタ領域７から
の正孔の注入を抑制する必要がなければ、このｎ領域８
は形成しなくても構わない。
い場合には、オン電圧の上昇の割合が小さくなるため、
ｎ型ＦＳ領域９ａの不純物ピーク濃度を高くして順阻止
耐圧を向上させることができる。また、この構造では、
前記したように、ｎ領域８が低濃度であるため、コレク
タ側の構造は、ＮＰＴ−ＩＧＢＴに近い構造となり、従
来のＦＳ−ＩＧＢＴより、ｐ+ コレクタ領域の一部分が
欠損しても、オン電圧に及ぼす影響は小さい。尚、前記
したように、ｎ型ＦＳ領域９ａにより、空乏層がｐ+ コ
レクタ領域７に達せず、且つ、ｐ+ コレクタ領域７から
の正孔の注入を抑制する必要がなければ、このｎ領域８
は形成しなくても構わない。
【００３４】図３は、この発明の第３実施例の半導体装
置の要部断面図である。コレクタ側からｎ- 半導体基板
１００に形成された複数個の溝１６に絶縁材１７が埋め
込まれ、その先端にｎ型ＦＳ領域９ｂが形成されてい
る。ｎ型ＦＳ領域９ｂの不純物濃度は順阻止状態で空乏
化しない程度の濃度とすることが望ましい。前記したよ
うに、コレクタｐ／ｎ接合１３からｎ型ＦＳ領域９ｂの
もっともｐベース領域２側に近い不純物濃度ピーク位置
１５までの距離ｂが０．８μｍ程度以上であることが望
ましい。
置の要部断面図である。コレクタ側からｎ- 半導体基板
１００に形成された複数個の溝１６に絶縁材１７が埋め
込まれ、その先端にｎ型ＦＳ領域９ｂが形成されてい
る。ｎ型ＦＳ領域９ｂの不純物濃度は順阻止状態で空乏
化しない程度の濃度とすることが望ましい。前記したよ
うに、コレクタｐ／ｎ接合１３からｎ型ＦＳ領域９ｂの
もっともｐベース領域２側に近い不純物濃度ピーク位置
１５までの距離ｂが０．８μｍ程度以上であることが望
ましい。
【００３５】また、前記したように、空乏層の伸びを抑
るためには、ベースｐ／ｎ接合１４からｎ型ＦＳ層９ｂ
の不純物濃度ピーク位置１５までの距離ｃに対して、ｎ
型ＦＳ層９ｂの不純物ピーク位置１５からコレクタｐ／
ｎ接合１３までの距離ｂが、２０％程度以下で十分であ
る。また、前記したように、ｎ型ＦＳ領域９ｂの面積割
合が十分小さい場合には、オン電圧が上昇する割合が小
さいため、ｎ型ＦＳ領域９ｂの不純物濃度ピーク濃度を
高くすることで、順阻止耐圧を向上させることができ
る。
るためには、ベースｐ／ｎ接合１４からｎ型ＦＳ層９ｂ
の不純物濃度ピーク位置１５までの距離ｃに対して、ｎ
型ＦＳ層９ｂの不純物ピーク位置１５からコレクタｐ／
ｎ接合１３までの距離ｂが、２０％程度以下で十分であ
る。また、前記したように、ｎ型ＦＳ領域９ｂの面積割
合が十分小さい場合には、オン電圧が上昇する割合が小
さいため、ｎ型ＦＳ領域９ｂの不純物濃度ピーク濃度を
高くすることで、順阻止耐圧を向上させることができ
る。
【００３６】この構造は、溝１６を形成した後、イオン
注入、または、ｎ型不純物を含有した材料を埋め込み、
拡散によってｎ型ＦＳ領域９ｂとｎ領域８を形成し、最
後に溝１６を絶縁材１７で埋めることにより形成でき
る。ｎ型ＦＳ領域９ｂの平面形状は、セル状、ストライ
プ状のいずれでも良い。また、ｎ領域８の働きは前記し
た通りであり、空乏層の伸びがｎ型ＦＳ領域９ｂにより
ｐ+ コレクタ領域７に達せず、また、ｐ+ コレクタ領域
７からの正孔の注入を抑制する必要がなければ、形成し
なくても構わない。
注入、または、ｎ型不純物を含有した材料を埋め込み、
拡散によってｎ型ＦＳ領域９ｂとｎ領域８を形成し、最
後に溝１６を絶縁材１７で埋めることにより形成でき
る。ｎ型ＦＳ領域９ｂの平面形状は、セル状、ストライ
プ状のいずれでも良い。また、ｎ領域８の働きは前記し
た通りであり、空乏層の伸びがｎ型ＦＳ領域９ｂにより
ｐ+ コレクタ領域７に達せず、また、ｐ+ コレクタ領域
７からの正孔の注入を抑制する必要がなければ、形成し
なくても構わない。
【００３７】図４に、この発明の第４実施例の半導体装
置の要部断面図である。図１から図３までとの違いは、
複数個形成されたｎ型ＦＳ領域９ｃがｐ+ コレクタ領域
７に接している点である。このｎ型ＦＳ領域９ｃの不純
物濃度は、前記したように、順阻止状態で完全に空乏化
しない程度の濃度とすることが望ましい。ｎ型ＦＳ領域
９ｃの面積割合が十分小さい場合にはオン電圧が上昇す
る割合が小さいため、ｎ型ＦＳ領域９ｃの不純物ピーク
濃度を、高くすることで、順阻止耐圧を向上させること
ができる。
置の要部断面図である。図１から図３までとの違いは、
複数個形成されたｎ型ＦＳ領域９ｃがｐ+ コレクタ領域
７に接している点である。このｎ型ＦＳ領域９ｃの不純
物濃度は、前記したように、順阻止状態で完全に空乏化
しない程度の濃度とすることが望ましい。ｎ型ＦＳ領域
９ｃの面積割合が十分小さい場合にはオン電圧が上昇す
る割合が小さいため、ｎ型ＦＳ領域９ｃの不純物ピーク
濃度を、高くすることで、順阻止耐圧を向上させること
ができる。
【００３８】また、ｎ型ＦＳ領域９ｃの平面形状は、セ
ル状およびストライプ状のいずれでも良い。この構造に
おいても、順阻止状態では、ｎ型ＦＳ領域９ｃにより、
ｎ型ＦＳ領域９ｃがない箇所の空乏層の伸びが抑制さ
れ、空乏層がｐ+ コレクタ領域７に到達し難くなり、耐
圧が確保しやすい。この空乏層の伸びは、前記のｎ領域
８を形成することで、さらに抑えられて、耐圧の確保が
容易になる。しかし、空乏層の伸びがｎ型ＦＳ領域９ｃ
によりｐ+ コレクタ領域７へ達せず、且つ、ｐ+コレク
タ領域７からの正孔の注入を抑制する必要がないなら
ば、このｎ領域８は形成しなくても構わない。
ル状およびストライプ状のいずれでも良い。この構造に
おいても、順阻止状態では、ｎ型ＦＳ領域９ｃにより、
ｎ型ＦＳ領域９ｃがない箇所の空乏層の伸びが抑制さ
れ、空乏層がｐ+ コレクタ領域７に到達し難くなり、耐
圧が確保しやすい。この空乏層の伸びは、前記のｎ領域
８を形成することで、さらに抑えられて、耐圧の確保が
容易になる。しかし、空乏層の伸びがｎ型ＦＳ領域９ｃ
によりｐ+ コレクタ領域７へ達せず、且つ、ｐ+コレク
タ領域７からの正孔の注入を抑制する必要がないなら
ば、このｎ領域８は形成しなくても構わない。
【００３９】また、ｎ型ＦＳ領域９ｃがない箇所では、
ｐ+ コレクタ領域７からの正孔の注入効率が低下しない
ため、オン電圧を低く保つことができる。このｎ型ＦＳ
領域９ｃがない箇所の断面構造は、ｎ領域８の不純物濃
度が十分低いために、ＮＰＴ−ＩＧＢＴに近い構造とな
り、前記したように、従来のＦＳ−ＩＧＢＴほどには、
ｐ+ コレクタ領域７の一部分の欠損が、オン電圧の上昇
を招かない。
ｐ+ コレクタ領域７からの正孔の注入効率が低下しない
ため、オン電圧を低く保つことができる。このｎ型ＦＳ
領域９ｃがない箇所の断面構造は、ｎ領域８の不純物濃
度が十分低いために、ＮＰＴ−ＩＧＢＴに近い構造とな
り、前記したように、従来のＦＳ−ＩＧＢＴほどには、
ｐ+ コレクタ領域７の一部分の欠損が、オン電圧の上昇
を招かない。
【００４０】図５は、この発明の第５実施例の半導体装
置の要部断面図である。コレクタ側からｎ- 半導体基板
１００に形成された溝１６に絶縁材１７が埋め込まれ、
それを囲むようにｎ型ＦＳ領域９ｄが形成されている。
またｐ+ コレクタ領域７と接するように、ｎ型ＦＳ領域
９ｄより不純物濃度が低いｎ領域８が形成されている。
ｎ型ＦＳ領域９ｄの不純物濃度は、順阻止状態で空乏化
しない程度の濃度が望ましい。
置の要部断面図である。コレクタ側からｎ- 半導体基板
１００に形成された溝１６に絶縁材１７が埋め込まれ、
それを囲むようにｎ型ＦＳ領域９ｄが形成されている。
またｐ+ コレクタ領域７と接するように、ｎ型ＦＳ領域
９ｄより不純物濃度が低いｎ領域８が形成されている。
ｎ型ＦＳ領域９ｄの不純物濃度は、順阻止状態で空乏化
しない程度の濃度が望ましい。
【００４１】また、溝１６の深さを深くすることによ
り、ｎ型ＦＳ領域９ｄのｐ+ コレクタ領域表面１２から
の深さを深くすることが可能であるが、空乏層の伸びを
効果的に抑えるためには、ベースｐ／ｎ接合１４からｎ
型ＦＳ層９ｄの不純物濃度ピーク位置１５までの距離ｃ
に対して、先端箇所１８のｎ型ＦＳ層９ｄの不純物ピー
ク位置１５からコレクタｐ／ｎ接合１３までの距離ｂ
が、２０％程度以下で十分である。
り、ｎ型ＦＳ領域９ｄのｐ+ コレクタ領域表面１２から
の深さを深くすることが可能であるが、空乏層の伸びを
効果的に抑えるためには、ベースｐ／ｎ接合１４からｎ
型ＦＳ層９ｄの不純物濃度ピーク位置１５までの距離ｃ
に対して、先端箇所１８のｎ型ＦＳ層９ｄの不純物ピー
ク位置１５からコレクタｐ／ｎ接合１３までの距離ｂ
が、２０％程度以下で十分である。
【００４２】前記したように、ｎ型ＦＳ領域９ｄの面積
割合が十分小さい場合には、オン電圧が上昇する割合が
小さいため、ｎ型ＦＳ領域９ｄの不純物濃度ピーク濃度
高くすることで、順阻止耐圧を向上させることができ
る。また、ｎ型ＦＳ領域９ｄの平面形状は、セル状およ
びストライプ状のいずれでも良い。また、前記したよう
に、ｎ領域８は、前記した通りで、空乏層の伸びがｎ型
ＦＳ領域９ｄによりｐ+ コレクタ領域７に達せず、且
つ、ｐ+ コレクタ領域９ｄからの正孔の注入を抑制する
必要がなければ、形成しなくても構わない。
割合が十分小さい場合には、オン電圧が上昇する割合が
小さいため、ｎ型ＦＳ領域９ｄの不純物濃度ピーク濃度
高くすることで、順阻止耐圧を向上させることができ
る。また、ｎ型ＦＳ領域９ｄの平面形状は、セル状およ
びストライプ状のいずれでも良い。また、前記したよう
に、ｎ領域８は、前記した通りで、空乏層の伸びがｎ型
ＦＳ領域９ｄによりｐ+ コレクタ領域７に達せず、且
つ、ｐ+ コレクタ領域９ｄからの正孔の注入を抑制する
必要がなければ、形成しなくても構わない。
【００４３】
【発明の効果】この発明によれば、ｐ+ コレクタ領域
に、ｎ型ＦＳ領域を接しないように形成し、ｐ+ コレク
タ領域とｎ型ＦＳ領域の間に低濃度のｎ領域を形成する
ことで、ｐ+ コレクタ領域、ｎ型ＦＳ領域の部分的な欠
損が、オン電圧および順阻止耐圧に及ぼす影響を小さく
できる。
に、ｎ型ＦＳ領域を接しないように形成し、ｐ+ コレク
タ領域とｎ型ＦＳ領域の間に低濃度のｎ領域を形成する
ことで、ｐ+ コレクタ領域、ｎ型ＦＳ領域の部分的な欠
損が、オン電圧および順阻止耐圧に及ぼす影響を小さく
できる。
【００４４】また、複数個の分離したｎ型ＦＳ領域を、
ｐ+ コレクタ領域に接して形成し、ｐ+ コレクタ領域と
ｎ型ＦＳ領域の間に低濃度のｎ領域を形成することで、
ｐ+コレクタ領域、ｎ型ＦＳ領域の部分的な欠損が、オ
ン電圧および順阻止耐圧に及ぼす影響を小さくできる。
また、空乏層の伸びがｎ型ＦＳ領域により抑制されて、
ｐ+ コレクタ領域７へ達せず、且つ、ｐ+ コレクタ領域
７からの正孔の注入を抑制する必要がない場合には、こ
のｎ領域の形成なしでも、ｐ+ コレクタ領域、ｎ型ＦＳ
領域の部分的な欠損が、オン電圧および順阻止耐圧に及
ぼす影響を小さくできる。
ｐ+ コレクタ領域に接して形成し、ｐ+ コレクタ領域と
ｎ型ＦＳ領域の間に低濃度のｎ領域を形成することで、
ｐ+コレクタ領域、ｎ型ＦＳ領域の部分的な欠損が、オ
ン電圧および順阻止耐圧に及ぼす影響を小さくできる。
また、空乏層の伸びがｎ型ＦＳ領域により抑制されて、
ｐ+ コレクタ領域７へ達せず、且つ、ｐ+ コレクタ領域
７からの正孔の注入を抑制する必要がない場合には、こ
のｎ領域の形成なしでも、ｐ+ コレクタ領域、ｎ型ＦＳ
領域の部分的な欠損が、オン電圧および順阻止耐圧に及
ぼす影響を小さくできる。
【図１】この発明の第１実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線上での
不純物濃度分布図
（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線上での
不純物濃度分布図
【図２】この発明の第２実施例の半導体装置の要部断面
図
図
【図３】この発明の第３実施例の半導体装置の要部断面
図
図
【図４】この発明の第４実施例の半導体装置の要部断面
図
図
【図５】この発明の第５実施例の半導体装置の要部断面
図
図
【図６】ｎ型ＦＳ領域の形状で、（ａ）は格子状の図、
（ｂ）はセル状の図、（ｃ）はストラプ状の図、（ｄ）
は楕円状の図
（ｂ）はセル状の図、（ｃ）はストラプ状の図、（ｄ）
は楕円状の図
【図７】従来のＦＳ−ＩＧＢＴであり、（ａ）は要部断
面図、（ｂ）は（ａ）のＹ−Ｙ線上での不純物濃度分布
図
面図、（ｂ）は（ａ）のＹ−Ｙ線上での不純物濃度分布
図
【図８】従来のエピタキシャル基板を用いたパンチスル
ー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）であり、（ａ）は要部
断面図、（ｂ）はＹ−Ｙ線上での不純物濃度分布図
ー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）であり、（ａ）は要部
断面図、（ｂ）はＹ−Ｙ線上での不純物濃度分布図
１ ｎ- ベース領域 ２ ｐベース領域 ３ ｎ+ エミッタ領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜 ７ ｐ+ コレクタ領域 ８ ｎ領域 ９、９ａ、９ｂ、９ｃ、９ｄ ｎ型ＦＳ領域 １０ エミッタ電極 １１ コレクタ電極 １２ ｐ+ コレクタ領域表面 １３ コレクタｐ／ｎ接合 １４ ベースｐ／ｎ接合 １５ 不純物濃度ピーク位置 １６ 溝 １７ 絶縁材 １８ 先端箇所 ２１ ｐ+ コレクタ領域表面に投影した形状 １００ ｎ- 半導体基板
Claims (9)
- 【請求項１】第１導電型半導体基板の第１主面の表面層
に、選択的に形成された第２導電型ベース領域と、該第
２導電型ベース領域の表面層に選択的に形成された第１
導電型エミッタ領域と、該第１導電型エミッタ領域と前
記第１導電型半導体基板に挟まれた前記第２導電型ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記第１導電型エミッタ領域上と前記第２導電型ベ
ース領域上に形成されたエミッタ電極と、第１導電型半
導体基板の第２主面の表面層に形成された第２導電型コ
レクタ領域と、該第２導電型コレクタ領域上に形成され
たコレクタ電極とを具備する半導体装置であって、 前記第２導電型コレクタ領域と離して前記第１導電型半
導体基板の不純物濃度より高い不純物濃度で、第１導電
型半導体基板内に形成された第１導電型フィールドスト
ップ領域とを有することを特徴とする半導体装置。 - 【請求項２】前記第１導電型フィールドストップ領域の
不純物濃度のピークとなる位置と、該第１導電型フィー
ルドストップ領域の不純物濃度が前記第１導電型半導体
基板の不純物濃度となる位置との間隔より、前記第１導
電型フィールドストップ領域の不純物濃度のピークとな
る位置と、前記第２導電型コレクタ領域の不純物濃度が
前記第１導電型半導体基板となる位置との間隔の方が大
きいことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記第１導電型フィールドストップ領域が
離れて複数個形成されることを特徴とする請求項１また
は２に記載の半導体装置。（図６、図８） - 【請求項４】前記第２導電型コレクタ領域の表面から前
記第１導電型半導体基板内に到達するように形成された
複数個の溝と、該溝内を充填する絶縁膜と、該溝の各先
端部に個別に形成された前記第１導電型フィールドスト
ップ領域とを有することを特徴とする請求項１または２
に記載の半導体装置。 - 【請求項５】前記第２導電型コレクタ領域と前記第１導
電型フィールドストップ領域に挟まれた領域に形成さ
れ、前記第１導電型半導体基板の不純物濃度より高く、
前記第１導電型フィールドストップ領域の不純物濃度よ
り低い不純物濃度の第１導電型領域を有することを特徴
とする請求項１ないし４のいずれか一つに記載の半導体
装置。 - 【請求項６】第１導電型半導体基板の第１主面の表面層
に、選択的に形成された第２導電型ベース領域と、該第
２導電型ベース領域の表面層に選択的に形成された第１
導電型エミッタ領域と、該第１導電型エミッタ領域と前
記第１導電型半導体基板に挟まれた前記第２導電型ベー
ス領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記第１導電型エミッタ領域上と前記第２導電型ベ
ース領域上に形成されたエミッタ電極と、第１導電型半
導体基板の第２主面の表面層に形成された第２導電型コ
レクタ領域と、該第２導電型コレクタ領域上に形成され
たコレクタ電極とを具備する半導体装置であって、 前記第２導電型コレクタ領域と接し、前記第１導電型半
導体基板の不純物濃度より高い不純物濃度で、第１導電
型半導体基板内に離れて複数個形成された第１導電型フ
ィールドストップ領域と、該第１導電型フィールドスト
ップ領域に挟まれた領域に形成され、前記第１導電型半
導体基板の不純物濃度より高く、前記第１導電型フィー
ルドストップ領域の不純物濃度より低い不純物濃度の第
１導電型領域とを有することを特徴とする半導体装置。 - 【請求項７】前記第２導電型コレクタ領域の表面から前
記第１導電型半導体基板内に到達するように形成された
複数個の溝と、該溝内を充填する絶縁膜と、該溝を囲む
ように形成された前記第１導電型フィールドストップ領
域とを有することを特徴とする請求項６に記載の半導体
装置。 - 【請求項８】前記第１導電型フィールドストップ領域の
前記第２主面に投影した平面形状が、格子状であること
を特徴とする請求項１または２に記載の半導体装置。 - 【請求項９】前記第１導電型フィールドストップ領域の
前記第２主面に投影した平面形状が、セル状もしくはス
トライプ状であることを特徴とする請求項３ないし７に
記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JP2002246597A true JP2002246597A (ja) | 2002-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070717 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111226 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |