JPH0410640A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体装置の製造方法に係わり、特に半導体
装置における微細な各素子間の分離方法に関するもので
ある。

［従来の技術］ 第２図は、ＭＯ８型半導体装置の素子分離に一般的に用
いられているトレンチ法を示す断面図である。同図にお
いて、１はＰ型シリコン基板、２は下層シリコン酸化膜
、３はシリコン窒化膜、４は上層シリコン酸化膜、５は
ボロンがイオン注入された領域、６はシリコンが除去さ
れた領域（トレンチ）、７は分離酸化膜、８はチャネル
カット層である。

ＤＲＡＭやＳＲＡＭに代表されるメモリ装置において、
メモリセル部には微細化が容易で高い駆動能力を持つＮ
チャネルトランジスタが利用されることは一般的であり
、また、メモリ容量の大規模化に伴い、微細な素子分離
が要求されている。

そこで、ここではＮチャネルトランジスタ用の微細な素
子分離法の形成法について説明する。

第２図において、Ｐ型シリコン基板１を熱酸化すること
により、シリコン酸化膜２を形成する。

次にこのシリコン酸化膜２上にＣＶＤ法にてシリコン窒
化膜３およびシリコン酸化膜４を堆積する（第２図（ａ
））。次に周知のフォトリングラソイ法にて分離すべき
領域のみにレジストを除去し、このレジストパターンを
マスクとして反応性異方エツチングを行い、上層シリコ
ン酸化膜４゜シリコン窒化膜３および下層シリコン酸化
膜２を除去した後、シリコン異方性エツチングによりＰ
型シリコン基板１の所望の位置にトレンチ６を形成する
。そして、下層シリコン酸化膜４をマスクとしてセルフ
ァラインによりチャネルカットのためのホロンイオンを
トレン千６内壁全域に注入してボロン注入領域５を形成
する。このときのボロンイオンの注入は、トレンチ６内
壁全部にボロンが注入されるようにＰ型シリコン基板１
の位置をかえて多数回に分けて注入するかもしくは回転
注入を行う。（第２図（ｂ））。このイオンの注入によ
り、シリコン内壁に素子間のチャネルカット用のＰ＋層
８を形成する。次にＣＶＤ法によりシリコン酸化膜を堆
積する。その後、Ｐ型シリコン基板１の表面上にあるシ
リコン酸化膜をエッチバックにて除去することにより、
トレンチ６内に選択的にシリコン酸化膜７を埋め込む。

このようにして素子分離が完成する（第２図（Ｃ）。

［発明が解決しよとする課題］ しかしながら、従来の方法によって素子分離構造を形成
する場合、トレンチ６の内壁全部にチャネルカットのた
めの不純物（上述の場合ボロン）が均一に注入されてし
まうため、形成されたチャネルカット層８のボロンが後
工程の熱処理により活性領域に染みだし、閾値電圧（Ｖ
ｔｈ）が高くなる。いわゆる狭チャネル効果を顕著に起
こしていた。

また、この方法では分離酸化膜７をＰ型シリコン基板ｌ
の表面と同一になるまでエツチングするため、次工程（
例えばゲート形成工程）でゲート酸化膜形成以前に行わ
れるフッ酸などによるＰ型シリコン基板１の表面の自然
酸化膜除去時に分離酸化膜７の表面近傍がエツチングさ
れてしまう。

これによってトレンチ６内壁の上層部分にＰ型シリコン
が露出してしまう。ＭＯＳトランジスタをこのような素
子分離法で分離すると、ゲート下のトレンチ６内壁に露
出したＰ型シリコンをパスとした素子間リークを起こし
易く、いわゆるハンプ現象といわれるリークが発生する
原因となっている。

［課組を解決するための手段］ このような課題を解決するためにこの発明に係わる半導
体装置の製造方法は、トレンチを用いた素子間分離構造
において、トレンチの底部にチャネルカット用の不純物
を供給するための不純物混入導電物を埋め込み、また、
トレンチ側壁の不純物注入は、チャネルカットにおける
補強の目的に行い、一方、素子間分離酸化膜を、その部
分だけに選択的にシリコン基板表面より突起させて形成
するものである。

［作用コ この発明においては、トレンチ底周辺を中心にチャネル
カット用不純物濃度を濃くすることができ、一方、活性
領域に悪影響を与えるトレンチ側壁部のチャネルカット
用不純物濃度は、注入量によって任意に制御することが
でき、リークと狭チャネル効果を抑制するこ凄ができる
。また、分離酸化膜をシリコン基板表面よりも突起した
状態で形成することにより、トレンチ上面の分離酸化膜
の扶れを防ぎ、素子間分離特性の悪化を防止することが
できる。

［実施例］ 以下、この発明の実施例を図を用いて説明する。

第１図（ａ）〜（ｃ）は、この発明による半導体装置の
製造方法の一実施例を説明する工程の断面図である。ま
ず、Ｐ型シリコン基板１を熱酸化することにより、下層
シリコン酸化膜２を形成する。その上にＣＶＤ法にてシ
リコン窒化膜３および上層シリコン酸化膜４を堆積する
（第１図（ａ））。次に周知のフォトリソグラフィ法に
より、分離すべき領域のみレジストを除去し、このレジ
ストパターンをマスクとし、て反応性異方性エツチング
を行い、上層シリコン酸化膜４．シリコン窒化膜３およ
び下層シリコン酸化膜２を順次除去する。ここでマスク
として使用したレジスト膜を酸素プラズマ法にて除去す
る。次に上層シリコン酸化膜４．シリコン窒化膜３およ
び下層シリコン酸化膜２をマスクとしてシリコン異方性
エツチングによりＰ型シリコン基板１の所望の位置にト
レンチ６を形成する。この状態で熱酸化によりトレンチ
６の全領域（側壁および底部）に熱酸化膜９を形成する
。次に再びシリコン基板１上の上層シリコン酸化膜４．
シリコン窒化膜３および下層シリコン酸化膜２の三層を
マスクとして自己整合的に１−レンチ６底部の酸化膜の
み異方性エツチングする。この場合、上層シリコン酸化
膜４もエツチングされるが、トレンチ６底部の酸化膜よ
り充分厚い膜厚骨を堆積しておけば良い。その後、トレ
ンチ６底部の酸化膜下のシリコン基板１を異方性エツチ
ングする。次いでボロン添加多結晶シリコンを全面に堆
積し、シリコンエッチバックによって多結晶シリコン層
１０をトレンチ６底部のみ選択的に残す（第１図（ｂ）
）。次にトレンチ６側壁のボロンイオン注入はＰ型シリ
コン基板１を斜めにし、回転しながら行う。このときの
ボロン注入量は、活性領域に悪影響を与えない程度とし
、チャネルカットの補強の目的で用いる。

次いでトレンチ６内にＣＶＤ法によって酸化膜を全面堆
積する。その後、ボロン添加多結晶シリコン１０および
ボロン注入層５の活性化ならびに拡散の目的で熱処理を
行う。これによってＰ＋チャネルカット層８を形成する
。その後、シリコン窒化膜３の表面まで酸化膜をエツチ
ングする。次いでＰ型シリコン基板１表面が露出するま
で下層シリコン酸化膜２をエツチングすると、分離酸化
膜７が形成される（第１図（Ｃ））。

なお、前述した実施例では、Ｎチャネルトランジスタの
例を示したが、Ｐチャネルトランジスタの分離用に極性
を逆にした場合でも適用できる。

また、前述した実施例では、トレンチの側壁にイオン注
入した後、ＣＶＤ酸化膜を直接堆積した例を示したが、
側壁を熱酸化した後にＣＶＤ酸化膜を堆積しても同様な
効果が得られる。

［発明の効果］ 以上、説明したようにこの発明によれば、溝を用いた素
子間分離において、分離される素子間の溝底周辺部の不
純物を不純物添加多結晶シリコンからの拡散によって供
給する。ゆえに溝底周辺部の濃度を特に濃くすることが
できるため、活性領域の分離特性を向上させることがで
きる。また、狭チャネル効果を引き起こす溝側壁部の不
純物注入はチャネルカットの補強の目的で行うため、低
濃度にすることができる。一方、分離酸化膜を基板表面
よりも突起した状態で形成することにより、分離酸化膜
の溝壁内への扶れを防ぎ、素子間分離特性の悪化を防止
することができるなどの極めて優れた効果が得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）はこの発明の一実施例による半導
体装置の製造方法を説明する工程の断面図、第２図（ａ
）〜（ｃ）は素子分離に一般的に用いられているトレン
チ法のプロセスフローの一例を示す工程の断面図である
。 １・・・・Ｐ型シリコン基板、２・・・・下層シリコン
酸化膜、３・・・・シリコン窒化膜、４・・・・上層シ
リコン酸化膜、５・・・・ボロン注入領域、６・・・・
シリコンが除去された領域（トレンチ）、７・・・・分
離酸化膜、８・・・・チャネルカット層、９・・・・熱
酸化膜、１０・・・・多結晶シリコン層。 代　理　人　大岩増雄 −Ｎσト々１０

Claims (1)

【特許請求の範囲】
1. 　第１導電型の基板またはウェルに溝を設け、前記第１
   導電型の不純物を含む多結晶シリコンを前記溝の底部に
   残す工程と、前記溝部の側面に前記第１導型の不純物を
   イオン注入する工程と、前記底部の多結晶シリコンから
   不純物を拡散する工程と、前記溝内および上面に不純物
   を含まない絶縁膜を埋め込む工程と、前記第１導電型と
   は逆の導電型の第２導電型不純物を前記溝に自己整合的
   に注入して拡散層とする工程とを含むことを特徴とする
   半導体装置の製造方法。