JPH1145996A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1145996A JPH1145996A JP20183297A JP20183297A JPH1145996A JP H1145996 A JPH1145996 A JP H1145996A JP 20183297 A JP20183297 A JP 20183297A JP 20183297 A JP20183297 A JP 20183297A JP H1145996 A JPH1145996 A JP H1145996A
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Abstract
(57)【要約】
【課題】 逆狭チャネル効果を抑制できる半導体装置の
製造方法を提供する。 【解決手段】 シリコン基板１０を直接窒化すること、
あるいは、シリコン窒化膜１２等をマスクとしてトレン
チ素子分離側壁及び底面のみに選択的に窒素イオン注入
を行うことで、シリコン基板中へ窒素原子１６を拡散さ
せ、これによりチャネルボロン１７のトレンチ埋め込み
酸化膜１５への拡散を抑制する半導体装置の製造方法、
及びその方法により得られる半導体装置。
製造方法を提供する。 【解決手段】 シリコン基板１０を直接窒化すること、
あるいは、シリコン窒化膜１２等をマスクとしてトレン
チ素子分離側壁及び底面のみに選択的に窒素イオン注入
を行うことで、シリコン基板中へ窒素原子１６を拡散さ
せ、これによりチャネルボロン１７のトレンチ埋め込み
酸化膜１５への拡散を抑制する半導体装置の製造方法、
及びその方法により得られる半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、及びその方法により得られる半導体装置に関し、
特に半導体基板上にトレンチ素子分離構造を有する半導
体装置の製造方法に関する。
方法、及びその方法により得られる半導体装置に関し、
特に半導体基板上にトレンチ素子分離構造を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、トレンチ埋め込み酸化膜の平坦化
にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いたトレンチ素子分離の形
成方法として、例えば、１９８９年、アイ・イー・イー
・イー・インターナショナル・エレクトロンデバイセス
・ミーティング６１項〜６４項や１９９４年、シンポジ
ウム・オン・ブイエルエスアイ・テクノロジィーの９７
項〜９８項に示されるような方法がある。
にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いたトレンチ素子分離の形
成方法として、例えば、１９８９年、アイ・イー・イー
・イー・インターナショナル・エレクトロンデバイセス
・ミーティング６１項〜６４項や１９９４年、シンポジ
ウム・オン・ブイエルエスアイ・テクノロジィーの９７
項〜９８項に示されるような方法がある。
【０００３】この従来法を図３を参照して説明する。ま
ず、図３（Ａ）に示されるように、Ｐ型シリコン基板３
０上に堆積したシリコン酸化膜３１及びシリコン窒化膜
３２をフォトリソグラフィ及び反応性イオンエッチング
法によりパターニングし、続いて、シリコン酸化膜３１
及びシリコン窒化膜３２をマスクとして、反応性イオン
エッチングによりトレンチ溝３３を形成する。さらに、
トレンチ溝３３内を熱酸化してシリコン酸化膜３４を形
成する。次に、図３（Ｂ）に示されるように、ＣＶＤ法
を用いてトレンチ埋め込み酸化膜３５を堆積する。次
に、図３（Ｃ）に示されるようにＣＭＰを用いてトレン
チ埋め込み酸化膜３５の平坦化を行い、トレンチ素子分
離を形成する。
ず、図３（Ａ）に示されるように、Ｐ型シリコン基板３
０上に堆積したシリコン酸化膜３１及びシリコン窒化膜
３２をフォトリソグラフィ及び反応性イオンエッチング
法によりパターニングし、続いて、シリコン酸化膜３１
及びシリコン窒化膜３２をマスクとして、反応性イオン
エッチングによりトレンチ溝３３を形成する。さらに、
トレンチ溝３３内を熱酸化してシリコン酸化膜３４を形
成する。次に、図３（Ｂ）に示されるように、ＣＶＤ法
を用いてトレンチ埋め込み酸化膜３５を堆積する。次
に、図３（Ｃ）に示されるようにＣＭＰを用いてトレン
チ埋め込み酸化膜３５の平坦化を行い、トレンチ素子分
離を形成する。
【０００４】次に、図３（Ｄ）に示されるように、シリ
コン窒化膜３２をウェットエッチングにより除去し、シ
リコン基板３０を露出させる。次に、図３（Ｅ）に示さ
れるように、トランジスタが形成されるシリコン基板３
０中にイオン注入によりＰウェル領域を形成し、さらに
ｎＭＯＳＦＥＴにおけるしきい値電圧制御の為の不純物
（ボロン）３６をイオン注入により打ち込む。その後、
図３（Ｆ）に示されるようにゲート酸化膜３７、ゲート
ポリシリコン３８を形成し、配線工程を経てトレンチ分
離ＭＯＳＦＥＴが完成する。
コン窒化膜３２をウェットエッチングにより除去し、シ
リコン基板３０を露出させる。次に、図３（Ｅ）に示さ
れるように、トランジスタが形成されるシリコン基板３
０中にイオン注入によりＰウェル領域を形成し、さらに
ｎＭＯＳＦＥＴにおけるしきい値電圧制御の為の不純物
（ボロン）３６をイオン注入により打ち込む。その後、
図３（Ｆ）に示されるようにゲート酸化膜３７、ゲート
ポリシリコン３８を形成し、配線工程を経てトレンチ分
離ＭＯＳＦＥＴが完成する。
【０００５】
【発明が解決しようとする課題】このような従来法で
は、図３（Ｆ）に示されるように、ゲート酸化の際にチ
ャネル端に存在するチャネル不純物（特にボロン）３６
がトレンチ埋め込み酸化膜３５中へ拡散する為、チャネ
ル端でチャネル濃度が低下し、トランジスタのゲート幅
が短くなるとしきい値電圧が低下する現象（逆狭チャネ
ル効果）が発生し、微細化及び高集積化を図る上での障
害となっている。
は、図３（Ｆ）に示されるように、ゲート酸化の際にチ
ャネル端に存在するチャネル不純物（特にボロン）３６
がトレンチ埋め込み酸化膜３５中へ拡散する為、チャネ
ル端でチャネル濃度が低下し、トランジスタのゲート幅
が短くなるとしきい値電圧が低下する現象（逆狭チャネ
ル効果）が発生し、微細化及び高集積化を図る上での障
害となっている。
【０００６】本発明は、この様な課題を解決すべくなさ
れたものであり、チャネル不純物がトレンチ埋め込み酸
化膜中へ拡散するのを抑制し、これにより逆狭チャネル
効果を抑制できる半導体装置の製造方法、及びその方法
により得られる微細化及び高集積化された半導体装置を
提供することを目的とする。
れたものであり、チャネル不純物がトレンチ埋め込み酸
化膜中へ拡散するのを抑制し、これにより逆狭チャネル
効果を抑制できる半導体装置の製造方法、及びその方法
により得られる微細化及び高集積化された半導体装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明では、分離溝を有
し且つ素子領域以外の表面に絶縁膜が形成された半導体
基板の表面を窒化することにより、少なくとも該素子領
域に窒素含有領域を形成する工程と、該素子領域の表面
から基板中に不純物を導入する工程とを含むことを特徴
とする半導体装置の製造方法を提供する。
し且つ素子領域以外の表面に絶縁膜が形成された半導体
基板の表面を窒化することにより、少なくとも該素子領
域に窒素含有領域を形成する工程と、該素子領域の表面
から基板中に不純物を導入する工程とを含むことを特徴
とする半導体装置の製造方法を提供する。
【０００８】また、前記記述において、半導体基板の表
面を窒化する方法として、急速熱窒化法を用いることを
特徴とする半導体装置の製造方法を提供する。
面を窒化する方法として、急速熱窒化法を用いることを
特徴とする半導体装置の製造方法を提供する。
【０００９】また、前記記述において、半導体基板の表
面に分離溝を形成した後に第１の絶縁膜を基板上に形成
する工程と、素子領域上の第１の絶縁膜を選択的に除去
する工程とにより、分離溝を有し且つ素子領域以外の表
面に絶縁膜が形成された半導体基板を製造することを特
徴とする半導体装置の製造方法を提供する。
面に分離溝を形成した後に第１の絶縁膜を基板上に形成
する工程と、素子領域上の第１の絶縁膜を選択的に除去
する工程とにより、分離溝を有し且つ素子領域以外の表
面に絶縁膜が形成された半導体基板を製造することを特
徴とする半導体装置の製造方法を提供する。
【００１０】また、前記記述において、素子領域上の絶
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
【００１１】また、分離溝を有し且つ該分離溝以外の表
面に絶縁膜が形成された半導体基板の表面に窒素を拡散
することにより、少なくとも該分離溝の側壁に窒素含有
領域を形成する工程と、該分離溝上に絶縁膜を形成し且
つ素子領域上の絶縁膜を選択的に除去する工程と、該素
子領域の表面から基板中に不純物を導入する工程とを含
むことを特徴とする半導体装置の製造方法を提供する。
面に絶縁膜が形成された半導体基板の表面に窒素を拡散
することにより、少なくとも該分離溝の側壁に窒素含有
領域を形成する工程と、該分離溝上に絶縁膜を形成し且
つ素子領域上の絶縁膜を選択的に除去する工程と、該素
子領域の表面から基板中に不純物を導入する工程とを含
むことを特徴とする半導体装置の製造方法を提供する。
【００１２】また、前記記述において、半導体基板の表
面の窒素の拡散を、回転斜めイオン注入により行うこと
を特徴とする半導体装置の製造方法を提供する。
面の窒素の拡散を、回転斜めイオン注入により行うこと
を特徴とする半導体装置の製造方法を提供する。
【００１３】また、前記記述において、半導体基板上に
第２の絶縁膜と第３の絶縁膜を形成した後に分離溝を形
成する工程により、分離溝を有し且つ該分離溝以外の表
面に絶縁膜が形成された半導体基板を製造し、また該分
離溝上に絶縁膜を形成し且つ素子領域上の絶縁膜を選択
的に除去する工程は、基板上に第１の絶縁膜を形成する
工程と、素子領域上の全ての絶縁膜を選択的に除去する
工程であることを特徴とする半導体装置の製造方法を提
供する。
第２の絶縁膜と第３の絶縁膜を形成した後に分離溝を形
成する工程により、分離溝を有し且つ該分離溝以外の表
面に絶縁膜が形成された半導体基板を製造し、また該分
離溝上に絶縁膜を形成し且つ素子領域上の絶縁膜を選択
的に除去する工程は、基板上に第１の絶縁膜を形成する
工程と、素子領域上の全ての絶縁膜を選択的に除去する
工程であることを特徴とする半導体装置の製造方法を提
供する。
【００１４】また、前記記述において、素子領域上の絶
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
縁膜を選択的に除去する方法として、化学的機械研磨法
を用いることを特徴とする半導体装置の製造方法を提供
する。
【００１５】また、少なくとも半導体基板と、該半導体
基板上に形成された素子分離構造とを有し、該半導体基
板の素子領域に不純物が導入されている半導体装置であ
って、該不純物が該素子分離構造側に拡散するのを抑制
するための窒素含有領域が、該半導体基板の素子領域又
は分離溝の側壁に形成されていることを特徴とする半導
体装置を提供する。
基板上に形成された素子分離構造とを有し、該半導体基
板の素子領域に不純物が導入されている半導体装置であ
って、該不純物が該素子分離構造側に拡散するのを抑制
するための窒素含有領域が、該半導体基板の素子領域又
は分離溝の側壁に形成されていることを特徴とする半導
体装置を提供する。
【００１６】本発明は、窒素がボロンやヒ素等のドーパ
ントの熱拡散に及ぼす作用に基づくものである。すなわ
ち、シリコン基板中に拡散したボロンでは拡散速度が約
５×１０-14ｃｍ2／ｓｅｃであるが、基板中の窒素濃度
を高めることによりボロンの拡散速度は１〜２桁程度低
下する。これは、基板中の窒素がボロンやヒ素の拡散を
抑制する作用を奏することによると考えられる。図４
は、窒素濃度とボロンの拡散速度の関係を示すグラフで
ある。
ントの熱拡散に及ぼす作用に基づくものである。すなわ
ち、シリコン基板中に拡散したボロンでは拡散速度が約
５×１０-14ｃｍ2／ｓｅｃであるが、基板中の窒素濃度
を高めることによりボロンの拡散速度は１〜２桁程度低
下する。これは、基板中の窒素がボロンやヒ素の拡散を
抑制する作用を奏することによると考えられる。図４
は、窒素濃度とボロンの拡散速度の関係を示すグラフで
ある。
【００１７】本発明においては、この現象を利用し、シ
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁（及び底面
等）に選択的に窒素イオン注入を行うことで、シリコン
基板中へ窒素原子を拡散させ、この窒素原子の作用によ
り、ドーパントが素子分離領域の絶縁膜中に拡散するこ
とを防ぐことができる。
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁（及び底面
等）に選択的に窒素イオン注入を行うことで、シリコン
基板中へ窒素原子を拡散させ、この窒素原子の作用によ
り、ドーパントが素子分離領域の絶縁膜中に拡散するこ
とを防ぐことができる。
【００１８】
【発明の実施の形態】次に、本発明の好適な実施の形態
について図面を参照して説明する。図１及び図２は、本
発明の実施の形態であるＭＯＳＦＥＴの製造方法の各工
程の一部断面図である。
について図面を参照して説明する。図１及び図２は、本
発明の実施の形態であるＭＯＳＦＥＴの製造方法の各工
程の一部断面図である。
【００１９】先ず、図１を用いて、本発明の半導体装置
の製造方法の第１の実施の形態を説明する。図１（Ａ）
に示されるように、Ｐ型シリコン基板１０上に厚さ５〜
１００ｎｍのシリコン酸化膜１１と厚さ５０〜１０００
ｎｍのシリコン窒化膜１２を形成する。続いて、シリコ
ン酸化膜１１とシリコン窒化膜１２をマスクとして、深
さ１００〜１０００ｎｍのトレンチ溝１３を形成し、さ
らに、トレンチ内を熱酸化してシリコン酸化膜１４を形
成する。次に、図１（Ｂ）に示されるように、熱ＣＶＤ
法あるいはバイアスＣＶＤ法によりトレンチ埋め込み酸
化膜１５をトレンチ深さの１〜３倍の膜厚だけ堆積す
る。次に、図１（Ｃ）に示されるように、ＣＭＰを用い
てトレンチ埋め込み酸化膜１５の平坦化を行いトレンチ
素子分離を形成する。
の製造方法の第１の実施の形態を説明する。図１（Ａ）
に示されるように、Ｐ型シリコン基板１０上に厚さ５〜
１００ｎｍのシリコン酸化膜１１と厚さ５０〜１０００
ｎｍのシリコン窒化膜１２を形成する。続いて、シリコ
ン酸化膜１１とシリコン窒化膜１２をマスクとして、深
さ１００〜１０００ｎｍのトレンチ溝１３を形成し、さ
らに、トレンチ内を熱酸化してシリコン酸化膜１４を形
成する。次に、図１（Ｂ）に示されるように、熱ＣＶＤ
法あるいはバイアスＣＶＤ法によりトレンチ埋め込み酸
化膜１５をトレンチ深さの１〜３倍の膜厚だけ堆積す
る。次に、図１（Ｃ）に示されるように、ＣＭＰを用い
てトレンチ埋め込み酸化膜１５の平坦化を行いトレンチ
素子分離を形成する。
【００２０】次に、図１（Ｄ）に示されるように、シリ
コン窒化膜１２を除去し、シリコン基板１０を露出させ
る。次に、図１（Ｅ）に示されるように、シリコン基板
が露出された状態でＮＨ3、Ｎ2Ｏ、ＮＯ等の窒素を含有
するガス中で５００〜１１００℃にて熱処理を行う。こ
のとき、シリコン基板表面が窒化されると同時に窒素１
６がシリコン基板表面に拡散した状態になる。この窒素
１６の含有量は５〜２５atomic％程度が好ましい。次
に、図１（Ｆ）に示されるように、しきい値電圧制御用
のチャネルボロン１７注入を行う。次に、図１（Ｇ）に
示されるように、ゲート酸化膜１７及びゲートポリシリ
コン１８を形成し、配線工程を経てトレンチ分離ＭＯＳ
ＦＥＴが完成する。
コン窒化膜１２を除去し、シリコン基板１０を露出させ
る。次に、図１（Ｅ）に示されるように、シリコン基板
が露出された状態でＮＨ3、Ｎ2Ｏ、ＮＯ等の窒素を含有
するガス中で５００〜１１００℃にて熱処理を行う。こ
のとき、シリコン基板表面が窒化されると同時に窒素１
６がシリコン基板表面に拡散した状態になる。この窒素
１６の含有量は５〜２５atomic％程度が好ましい。次
に、図１（Ｆ）に示されるように、しきい値電圧制御用
のチャネルボロン１７注入を行う。次に、図１（Ｇ）に
示されるように、ゲート酸化膜１７及びゲートポリシリ
コン１８を形成し、配線工程を経てトレンチ分離ＭＯＳ
ＦＥＴが完成する。
【００２１】次に、図２を用いて、本発明の半導体装置
の製造方法の第２の実施の形態を説明する。先ず、図２
（Ａ）に示されるように、Ｐ型シリコン基板２０上に厚
さ３〜３００ｎｍのシリコン酸化膜２１と厚さ３０〜３
０００ｎｍのシリコン窒化膜２２を形成する。続いて、
シリコン酸化膜２１とシリコン窒化膜２２をマスクとし
て、深さ２００〜２０００ｎｍのトレンチ溝２３を形成
した後、シリコン窒化膜２２をマスクとして窒素２５を
５〜６０゜の回転斜めイオン注入によりトレンチ分離側
面及びトレンチ分離底面にドーズ量１Ｅ１４〜１Ｅ１６
ｃｍ-2だけドーピングする。次に、図２（Ｂ）に示され
るように、トレンチ埋め込み酸化膜２６を堆積した後、
図２（Ｃ）に示されるように、ＣＭＰを用いてトレンチ
埋め込み酸化膜２６の平坦化を行いトレンチ素子分離を
形成する。次に、図２（Ｄ）に示されるように、シリコ
ン窒化膜２２を除去する。続いて、図２（Ｅ）に示され
るようにチャネルボロン２７をドーピングした後、図２
（Ｆ）に示されるようにゲート酸化膜２７及びゲートポ
リシリコン２８を形成し、配線工程を経てトレンチ分離
ＭＯＳＦＥＴが完成する。
の製造方法の第２の実施の形態を説明する。先ず、図２
（Ａ）に示されるように、Ｐ型シリコン基板２０上に厚
さ３〜３００ｎｍのシリコン酸化膜２１と厚さ３０〜３
０００ｎｍのシリコン窒化膜２２を形成する。続いて、
シリコン酸化膜２１とシリコン窒化膜２２をマスクとし
て、深さ２００〜２０００ｎｍのトレンチ溝２３を形成
した後、シリコン窒化膜２２をマスクとして窒素２５を
５〜６０゜の回転斜めイオン注入によりトレンチ分離側
面及びトレンチ分離底面にドーズ量１Ｅ１４〜１Ｅ１６
ｃｍ-2だけドーピングする。次に、図２（Ｂ）に示され
るように、トレンチ埋め込み酸化膜２６を堆積した後、
図２（Ｃ）に示されるように、ＣＭＰを用いてトレンチ
埋め込み酸化膜２６の平坦化を行いトレンチ素子分離を
形成する。次に、図２（Ｄ）に示されるように、シリコ
ン窒化膜２２を除去する。続いて、図２（Ｅ）に示され
るようにチャネルボロン２７をドーピングした後、図２
（Ｆ）に示されるようにゲート酸化膜２７及びゲートポ
リシリコン２８を形成し、配線工程を経てトレンチ分離
ＭＯＳＦＥＴが完成する。
【００２２】
【実施例】以下、本発明を実施例により更に詳細に説明
する。
する。
【００２３】＜実施例１＞図１の工程に従い、以下の通
り本発明を実施した。
り本発明を実施した。
【００２４】図１（Ａ）に示されるように、Ｐ型シリコ
ン基板１０上に厚さ１０ｎｍのシリコン酸化膜１１と厚
さ２００ｎｍのシリコン窒化膜１２を形成した。続い
て、シリコン酸化膜１１とシリコン窒化膜１２をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ５００ｎｍのトレンチ溝１３を形成し、
さらに、１１００℃、Ｈ2−Ｏ2雰囲気中でトレンチ内を
熱酸化し、厚さ２０ｎｍのシリコン酸化膜１４を形成し
た。次に、図１（Ｂ）に示されるように、熱ＣＶＤ法あ
るいはバイアスＣＶＤ法により、１０００ｎｍのトレン
チ埋め込み酸化膜１５を堆積した。次に、図１（Ｃ）に
示されるように、ＣＭＰ技術を用い、シリコン窒化１２
が露出されるまで埋め込み酸化膜１５の平坦化を行いト
レンチ素子分離を形成した。
ン基板１０上に厚さ１０ｎｍのシリコン酸化膜１１と厚
さ２００ｎｍのシリコン窒化膜１２を形成した。続い
て、シリコン酸化膜１１とシリコン窒化膜１２をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ５００ｎｍのトレンチ溝１３を形成し、
さらに、１１００℃、Ｈ2−Ｏ2雰囲気中でトレンチ内を
熱酸化し、厚さ２０ｎｍのシリコン酸化膜１４を形成し
た。次に、図１（Ｂ）に示されるように、熱ＣＶＤ法あ
るいはバイアスＣＶＤ法により、１０００ｎｍのトレン
チ埋め込み酸化膜１５を堆積した。次に、図１（Ｃ）に
示されるように、ＣＭＰ技術を用い、シリコン窒化１２
が露出されるまで埋め込み酸化膜１５の平坦化を行いト
レンチ素子分離を形成した。
【００２５】次に、図１（Ｄ）に示されるように、ウェ
ットエッチングによりシリコン窒化膜１２を除去し、シ
リコン基板１０を露出させた。次に、図１（Ｅ）に示さ
れるように、シリコン基板１０が露出された状態でＮＨ
3ガス中で急速熱窒化処理を行った。あるいは窒化ガス
として、Ｎ2Ｏ、ＮＯ等のガスでも良い。この際、熱処
理温度は１０００℃で行った。このとき、シリコン基板
表面が窒化されると同時に窒素１６が１５atomic％程度
シリコン基板表面に拡散した状態になった。次に、図１
（Ｅ）に示されるように、しきい値電圧制御用のチャネ
ルボロン１７をドーピングした。次に、図１（Ｇ）に示
されるように、ゲート酸化膜１７及びゲートポリシリコ
ン膜１８を形成し、配線工程を経てトレンチ分離ＭＯＳ
ＦＥＴが完成した。
ットエッチングによりシリコン窒化膜１２を除去し、シ
リコン基板１０を露出させた。次に、図１（Ｅ）に示さ
れるように、シリコン基板１０が露出された状態でＮＨ
3ガス中で急速熱窒化処理を行った。あるいは窒化ガス
として、Ｎ2Ｏ、ＮＯ等のガスでも良い。この際、熱処
理温度は１０００℃で行った。このとき、シリコン基板
表面が窒化されると同時に窒素１６が１５atomic％程度
シリコン基板表面に拡散した状態になった。次に、図１
（Ｅ）に示されるように、しきい値電圧制御用のチャネ
ルボロン１７をドーピングした。次に、図１（Ｇ）に示
されるように、ゲート酸化膜１７及びゲートポリシリコ
ン膜１８を形成し、配線工程を経てトレンチ分離ＭＯＳ
ＦＥＴが完成した。
【００２６】＜実施例２＞図２の工程に従い、以下の通
り本発明を実施した。
り本発明を実施した。
【００２７】図２（Ａ）に示されるように、Ｐ型シリコ
ン基板２０上に厚さ１５ｎｍのシリコン酸化膜２１と厚
さ３００ｎｍのシリコン窒化膜２２を形成した。続い
て、シリコン酸化膜２１とシリコン窒化膜２２をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ８００ｎｍのトレンチ溝２３を形成した
後、シリコン窒化膜２２をマスクとして窒素２５を２０
゜の回転斜めイオン注入によりトレンチ分離側面及びト
レンチ分離底面にドーズ量５Ｅ１４ｃｍ-2でドーピング
した。次に、図２（Ｂ）に示されるように、熱ＣＶＤ法
あるいはバイアスＣＶＤ法により、１２００ｎｍのトレ
ンチ埋め込み酸化膜２６を堆積した。次に、図２（Ｃ）
に示されように、ＣＭＰ技術を用いてシリコン窒化膜２
２が露出されるまで埋め込み酸化膜２６の平坦化を行い
トレンチ素子分離を形成した。次に、図２（Ｄ）に示さ
れるように、シリコン窒化膜２２を除去した。続いて、
図２（Ｅ）に示されるように、しきい値電圧制御用のチ
ャネルボロン２７をドーピングした後、図２（Ｆ）に示
されるようにゲート酸化膜２７及びゲートポリシリコン
膜２８を形成し、配線工程を経てトレンチ分離ＭＯＳＦ
ＥＴが完成した。
ン基板２０上に厚さ１５ｎｍのシリコン酸化膜２１と厚
さ３００ｎｍのシリコン窒化膜２２を形成した。続い
て、シリコン酸化膜２１とシリコン窒化膜２２をマスク
として用い、フォトリソグラフィと反応性イオンエッチ
ングにより深さ８００ｎｍのトレンチ溝２３を形成した
後、シリコン窒化膜２２をマスクとして窒素２５を２０
゜の回転斜めイオン注入によりトレンチ分離側面及びト
レンチ分離底面にドーズ量５Ｅ１４ｃｍ-2でドーピング
した。次に、図２（Ｂ）に示されるように、熱ＣＶＤ法
あるいはバイアスＣＶＤ法により、１２００ｎｍのトレ
ンチ埋め込み酸化膜２６を堆積した。次に、図２（Ｃ）
に示されように、ＣＭＰ技術を用いてシリコン窒化膜２
２が露出されるまで埋め込み酸化膜２６の平坦化を行い
トレンチ素子分離を形成した。次に、図２（Ｄ）に示さ
れるように、シリコン窒化膜２２を除去した。続いて、
図２（Ｅ）に示されるように、しきい値電圧制御用のチ
ャネルボロン２７をドーピングした後、図２（Ｆ）に示
されるようにゲート酸化膜２７及びゲートポリシリコン
膜２８を形成し、配線工程を経てトレンチ分離ＭＯＳＦ
ＥＴが完成した。
【００２８】
【発明の効果】以上説明した様に、本発明によれば、シ
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁及び底面等
に選択的に窒素イオン注入を行うことで、シリコン基板
中へ窒素原子を拡散させ、この窒素原子の作用により、
チャネル不純物がトレンチ埋め込み酸化膜中へ拡散する
のを抑制でき、逆狭チャネル効果を抑制できる。
リコン基板を直接窒化すること、あるいは、シリコン窒
化膜等をマスクとしてトレンチ素子分離側壁及び底面等
に選択的に窒素イオン注入を行うことで、シリコン基板
中へ窒素原子を拡散させ、この窒素原子の作用により、
チャネル不純物がトレンチ埋め込み酸化膜中へ拡散する
のを抑制でき、逆狭チャネル効果を抑制できる。
【図１】（Ａ）〜（Ｇ）は、本発明の製造方法の第１の
実施形態の各工程を示す一部断面図である。
実施形態の各工程を示す一部断面図である。
【図２】（Ａ）〜（Ｆ）は、本発明の製造方法の第２の
実施形態の各工程を示す一部断面図である。
実施形態の各工程を示す一部断面図である。
【図３】（Ａ）〜（Ｆ）は、従来の製造方法の各工程を
示す一部断面図である。
示す一部断面図である。
【図４】窒素濃度とボロンの拡散速度の関係を示すグラ
フである。
フである。
１０、２０、３０ シリコン基板 １１、２１、３１ シリコン酸化膜 １２、２２、３２ シリコン窒化膜 １３、２３、３３ トレンチ溝 １４、２４、３４ シリコン酸化膜 １５、２６、３５ トレンチ埋め込み酸化膜 １６、２５ 窒素 １７、２７、３６ チャネルボロン １８、２８、３７ ゲート酸化膜 １９、２９、３８ ゲートポリシリコン
Claims (9)
- 【請求項１】 分離溝を有し且つ素子領域以外の表面に
絶縁膜が形成された半導体基板の表面を窒化することに
より、少なくとも該素子領域に窒素含有領域を形成する
工程と、該素子領域の表面から基板中に不純物を導入す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板の表面を窒化する方法とし
て、急速熱窒化法を用いることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 半導体基板の表面に分離溝を形成した後
に第１の絶縁膜を基板上に形成する工程と、素子領域上
の第１の絶縁膜を選択的に除去する工程とにより、分離
溝を有し且つ素子領域以外の表面に絶縁膜が形成された
半導体基板を製造することを特徴とする請求項１又は２
記載の半導体装置の製造方法。 - 【請求項４】 素子領域上の絶縁膜を選択的に除去する
方法として、化学的機械研磨法を用いることを特徴とす
る請求項３記載の半導体装置の製造方法。 - 【請求項５】 分離溝を有し且つ該分離溝以外の表面に
絶縁膜が形成された半導体基板の表面に窒素を拡散する
ことにより、少なくとも該分離溝の側壁に窒素含有領域
を形成する工程と、該分離溝上に絶縁膜を形成し且つ素
子領域上の絶縁膜を選択的に除去する工程と、該素子領
域の表面から基板中に不純物を導入する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板の表面の窒素の拡散を、回転
斜めイオン注入により行うことを特徴とする請求項５記
載の半導体装置の製造方法。 - 【請求項７】 半導体基板上に第２の絶縁膜と第３の絶
縁膜を形成した後に分離溝を形成する工程により、分離
溝を有し且つ該分離溝以外の表面に絶縁膜が形成された
半導体基板を製造し、また該分離溝上に絶縁膜を形成し
且つ素子領域上の絶縁膜を選択的に除去する工程は、基
板上に第１の絶縁膜を形成する工程と、素子領域上の全
ての絶縁膜を選択的に除去する工程であることを特徴と
する請求項５又は６記載の半導体装置の製造方法。 - 【請求項８】 素子領域上の絶縁膜を選択的に除去する
方法として、化学的機械研磨法を用いることを特徴とす
る請求項５〜７の何れか一項記載の半導体装置の製造方
法。 - 【請求項９】 少なくとも半導体基板と、該半導体基板
上に形成された素子分離構造とを有し、該半導体基板の
素子領域に不純物が導入されている半導体装置であっ
て、該不純物が該素子分離構造側に拡散するのを抑制す
るための窒素含有領域が、該半導体基板の素子領域又は
分離溝の側壁に形成されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09201832A JP3125719B2 (ja) | 1997-07-28 | 1997-07-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09201832A JP3125719B2 (ja) | 1997-07-28 | 1997-07-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145996A true JPH1145996A (ja) | 1999-02-16 |
| JP3125719B2 JP3125719B2 (ja) | 2001-01-22 |
Family
ID=16447643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09201832A Expired - Fee Related JP3125719B2 (ja) | 1997-07-28 | 1997-07-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125719B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128427A2 (en) * | 2000-02-23 | 2001-08-29 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| US6291300B1 (en) | 1999-09-14 | 2001-09-18 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor devices |
| US6333232B1 (en) | 1999-11-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2007526652A (ja) * | 2004-03-04 | 2007-09-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイス製造の間のｓｔｉディボット形成を減少する方法 |
| CN109728095A (zh) * | 2017-10-31 | 2019-05-07 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
-
1997
- 1997-07-28 JP JP09201832A patent/JP3125719B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291300B1 (en) | 1999-09-14 | 2001-09-18 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor devices |
| US6333232B1 (en) | 1999-11-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| EP1128427A2 (en) * | 2000-02-23 | 2001-08-29 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| EP1128427A3 (en) * | 2000-02-23 | 2004-10-13 | Infineon Technologies North America Corp. | Manufacturing semiconductor devices |
| JP2007526652A (ja) * | 2004-03-04 | 2007-09-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイス製造の間のｓｔｉディボット形成を減少する方法 |
| CN109728095A (zh) * | 2017-10-31 | 2019-05-07 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN109728095B (zh) * | 2017-10-31 | 2023-11-28 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3125719B2 (ja) | 2001-01-22 |
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