JP2004111922A - ゲート誘電体および方法 - Google Patents
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Abstract
【課題】高ｋ材料で作られるゲート誘電体を有するＣＭＯＳデバイスを簡単に製造する。
【解決手段】高ｋ誘電体の堆積に先立って窒素化合物でシリコンの表面にパッシベーションを形成することにより、高ｋケイ酸金属で作られるＣＭＯＳゲート誘電体を提供する。オプションとして二酸化シリコンの単分子層が境界面に保持される。
【選択図】 図１ｄ
【解決手段】高ｋ誘電体の堆積に先立って窒素化合物でシリコンの表面にパッシベーションを形成することにより、高ｋケイ酸金属で作られるＣＭＯＳゲート誘電体を提供する。オプションとして二酸化シリコンの単分子層が境界面に保持される。
【選択図】 図１ｄ
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体トランジスタの製造に関し、より詳しくは、相補電界効果トランジスタ（ＣＭＯＳ）とそれらを含む集積回路およびその製造方法に関する。
【０００２】
【発明が解決しようとする課題】
構造的なサイズおよび動作電圧の規模を縮小することによって半導体集積回路のデバイス密度をより高めようという傾向があるので、典型的には二酸化シリコンで作られる、シリコン電界効果（ＭＯＳ）トランジスタのゲート誘電体が、チャンネルへのゲートの容量結合を維持するために厚さ１乃至２ｎｍのオーダに近づいている。しかしながら、そのように薄い酸化物は、その酸化物をトンネリングするキャリアにより、漏れ電流の問題を呈示する。その結果、物理的に厚みを増してもよいように、誘電率のより大きな、代わりのゲート誘電体が提案されている。実際、Ｔａ２Ｏ５、（Ｂａ，Ｓｒ）ＴｉＯ３およびその他の高誘電率材料が提案されているが、そのような材料は、シリコンとの境界面の安定性が乏しい。
【０００３】
ウィルク（Ｗｉｌｋ）およびウォレス（Ｗａｌｌａｃｅ）による「シリコン上に直接堆積されるケイ酸ハフニウムのゲート誘電体の電気特性」７４Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．２８５４（１９９９年）には、厚さ５ｎｍのＨｆ６Ｓｉ２９Ｏ６５（Ｈｆ０．１８Ｓｉ０．８９Ｏ２）層を直接シリコン上に（圧力５×１０−６ｍＴｏｒｒおよび基板温度５００℃で）スパッタリング堆積して形成されるケイ酸ハフニウム誘電体を、そのケイ酸塩の誘電体上に堆積される金の上部電極と共に備えるキャパシタが測定されて開示されている。そのようなキャパシタは、低い漏れ電流、熱安定性、約１１の有効誘電率および１０ＭＶ／ｃｍの降伏電界を示した。
【０００４】
しかしながら、そのような高ｋ誘電体を備えるシリコン集積回路を大量生産するには問題があって、金属の乏しい境界面層を生じるケイ酸塩の堆積の最初の段階が、そこに含まれている。この層は、典型的にはケイ酸塩のバルクのｋ値よりも小さなｋ値を有していて、ゲート誘電体の等価な酸化物の厚みが増すことになる。また、ケイ酸塩を堆積する初期段階の間に基板がプロセス環境と相互作用することで、望ましくない境界面層が成長することとなる。
【０００５】
【課題を解決するための手段】
本発明により、酸素拡散率の低いパッシベーションの作られる境界面上に高ｋ誘電体を堆積することが含まれている集積回路の製法が提供される。好ましい実施例のパッシベーションには、遠隔プラズマ窒化法および低温アンモニア・アニーリングが含まれている。
【０００６】
これにより、高ｋ材料で作られるゲート誘電体を有するＣＭＯＳデバイスが簡単に製造されるという利点が得られる。
【０００７】
【発明の実施の形態】
１．概要
好ましい実施例の集積回路とＭＯＳトランジスタには、窒化物とすることでパッシベーションの作られる、シリコン表面上への堆積によってゲート誘電体を形成する、好ましい実施例の方法で製作されるケイ酸塩の高ｋゲート誘電体が含まれている。これによって得られる利点には、低ｋ酸化物型の境界面層を除去することおよび後に続く高ｋ材料の堆積のために核生成層を提供することが含まれている。またこれによって、境界面層の最終的な厚みが制御され、そしてケイ酸塩膜の堆積のためによりよい核生成面が生み出される。潜在的には、有効酸化物の厚さとして１ｎｍ未満が達成される。
【０００８】
２．第１の好ましい実施例の方法
図１ａ乃至図１ｊには、高ｋゲート誘電体およびポリシリコン・ゲートを備える電界効果トランジスタ（例えば、ＣＭＯＳまたはＢｉＣＭＯＳ）の含まれている集積回路の、第１の好ましい実施例の製造方法のステップが断面正面図で例示されている。その好ましい実施例には、以下のステップが含まれている。
【０００９】
（１）基板
＜１００＞配向をもつｐ型シリコン（またはＳＯＩ（シリコン・オン・インシュレータ））ウェハ１０２を始めとし、パッド酸化物成長、窒化物蒸着、トレンチ・パターン、窒化物−酸化物−シリコン・トレンチ・エッチ、トレンチ表面酸化、ブランケットＡＰＣＶＤ酸化物蒸着によるトレンチの充填、エッチング−ＣＭＰ平坦化および窒化物ストリップによって、浅いトレンチ分離を形成する。図１ａは、トレンチ分離およびＮＭＯＳおよびＰＭＯＳトランジスタの製造位置を示す基板の断面正面図である。
【００１０】
次に複数のドーパント注入を行い、ｎ型およびｐ型ウェル（プラス、オプションとして、メモリセル・アレイのウェルおよびバイポーラ・デバイスの埋め込み層）を形成し、プラス、チャンネル・ストップ領域、パンチスルー阻止領域および閾値調整領域を形成する。これらの注入は残留するパッド酸化物を通して行われる。図１ｂには、マスクをしてのＮＭＯＳトランジスタ位置への注入が示されており、同様のマスクをしての注入は、ＰＭＯＳ位置でも行われる。注入量および深さは、メモリセル・アレイのトランジスタでは、周辺トランジスタと比較して異なっていることに注意する。また、同じ型の高電圧および低電圧トランジスタが双方とも構成されていて、異なる注入量および深さを有している。急速な熱アニール（例えば、１０５０℃で３０秒）によって、注入されたドーパント（例えば、ボロンおよびリン）が活性化されかつ拡散される。
【００１１】
（２）表面パッシベーション
ＨＦを含む溶液であらゆる自然酸化物を取り除くことによって、ＮＭＯＳおよびＰＭＯＳトランジスタ（もし含まれているならばバイポーラも）の位置のシリコンを露呈する。次に、高ｋゲート誘電体の堆積に先立って、シリコン表面にパッシベーションを形成して、誘電体−シリコン境界面に低ｋ層が形成されるのを避ける。低ｋ層は、堆積環境からの酸素のシリコン表面との反応で生じ得るもので、つまるところＳｉＯ２および／またはＳｉに富んだケイ酸金属を形成する。第１の好ましい実施例のパッシベーション方法は、遠隔プラズマ窒化法によって窒化シリコンの単分子層をおよそ２層成長させる。とりわけ、基板から離れた空洞においてマイクロウェーブのパワー（例えば、２ＧＨｚで１５００Ｗ）により４Ｐａ（３０ｍＴｏｒｒ）の圧力でＮ２を励起してプラズマとし、そしてそのプラズマにおいて生成される励起された中性のＮ２分子（Ｎ２ ＊）および励起された中性の窒素原子をシリコン表面まで運ぶ。励起された核種の表面シリコンとの反応：Ｓｉ＋Ｎ２ ＊→Ｓｉ３Ｎ４は、７００℃未満の基板温度について自己制御的である。その窒化法は、窒化シリコンの単分子層を約２層のみ形成するよう限定され、すなわち、この厚みは下にあるシリコンとの酸素の反応を防止するのに充分であるが、チャンネルの移動度に影響する。
【００１２】
代わりの好ましい実施例の、シリコン表面の窒化物パッシベーションは、アンモニア雰囲気において薄い表面酸化物をアニールする。とりわけ、基板を、９０℃のＨ２ＳＯ４とＨ２Ｏ２との水溶液に３００秒間、６５℃のＨ２Ｏ２とＨ２Ｏとの溶液に３００秒間または５０℃のＨ２ＯとＯ３との水溶液に３００秒間浸すことによって、または紫外線で活性化したオゾンまたは酸素雰囲気中に浸すことによって、厚さ１乃至２ｎｍの二酸化シリコン層を成長させる。そして、その酸化された基板を４５０℃のＮＨ３雰囲気中で６０秒間アニールする。アンモニアは酸化物に浸透しそして基板境界面に窒化シリコン層が形成され、そして残りの酸化物は窒化物と結合してＳｉ−Ｏ−Ｎ化合物となる。この表面パッシベーションは、やはり窒化シリコンの単分子層がおおよそ２層成長するように調整され、そしてそれによって、プロセス環境との基板の相互作用を防止して厚いＳｉＯ２境界面層の形成を避ける。
【００１３】
オプションとして、窒化された酸化物を再酸化して（例えば、９５０℃のＮ２Ｏ＋Ｈ２、ＮＯ＋Ｈ２、Ｏ２またはＯ２＋Ｈ２で１０秒間）、それによってシリコン境界面に酸化物を（単分子層を１乃至２層）再成長してチャンネルのキャリアの移動度を再度確立する。これによって、つまるところ合計の厚さが１．８ｎｍの酸化物／窒化物／酸化物の積層が生み出される。あるいは、薄めたＨＦで窒化物から酸化物を取り除き、窒化物パッシベーションを得る。図１ｃには、シリコン表面上の一般的な酸素拡散バリアが例示されている。
【００１４】
（３）ゲート誘電体の形成
ＰＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤなどによって高ｋ（すなわち、誘電率が１０より大きい）誘電体材を堆積して最終的に厚みが２．５乃至７ｎｍの範囲にある高ｋゲート誘電体を生み出す。堆積された高ｋ誘電体は、酸化金属、窒酸化金属、ケイ酸金属、窒化シリコン金属などであり得る。高ｋ誘電体は、ｙ＜２（ｗ＋ｘ）のときのＨｆｗＳｉｘＯｙのように非化学量論的であり得る。そのようなケイ酸塩（１／３のオーダーでのＷ／Ｘについて）はおよそ１４の有効誘電体率を有し、それ故厚さ２．５乃至７ｎｍのケイ酸塩は、厚さ０．８乃至２ｎｍの二酸化シリコンと等価であるが、そのような薄い二酸化シリコンのゲート誘電体の漏れ（トンネリング）電流を有していない。また、堆積後非化学量論的なケイ酸ハフニウムの誘電体層は窒化され得るものであって、それによって酸素の空格子点が補償される。すなわち、結果として得られる誘電体材は、一般に、おおよそ化学量論的であるが容易に結晶化されない組成をもつＨｆｗＳｉｘＯｙＮｚである。図１ｄには、酸素拡散バリア層上の高ｋ誘電体層が示されている。
【００１５】
バルクの高ｋ誘電体を堆積した後、誘電体の積層（例えば、堆積された高ｋ単分子層および窒化（酸化）シリコン単分子層）は、材料の高密度化を意図する非酸化環境においての高温（＞６００℃）アニール、および積層における欠陥数の低減を意図するおよび／または膜の望ましい化学量論比を結局は完了するための酸化環境における低温（＜９００℃）アニールを組み合わせて処理することができる。これらの蒸着後の処理には、プラズマ励起された化学種、紫外光線励起された化学種および酸化の振る舞いを示す液体への露呈さえをも含むことができる。図１ｅには、結果として得られるゲート誘電体が単分子層として示されている。
【００１６】
オプションとして、高ｋゲート誘電体層のアモルファス特性は、図１ｆに例示されるような低エネルギーのイオン注入によって確実なものとされる。イオンは、高ｋゲート誘電体に対して５００ボルトのオーダでバイアスを掛けてプラズマから生じさせる。
【００１７】
（３’）分割ゲート誘電体のオプション
種々の集積回路には、高電圧および低電圧トランジスタ、すなわち、最大ソース−ドレイン電圧およびゲート−ソース電圧が異なるといった、動作電圧の異なるＭＯＳトランジスタが含まれている。例えば、高電圧トランジスタは、周辺トランジスタまたはプログラム可能なトランジスタに用いることができ、また低電圧トランジスタは、電力消費および熱生成を制限する中央処理トランジスタまたはメモリアレイ・トランジスタに用いることができる。高電圧ＭＯＳトランジスタは、ブレークダウンを避けるために、低電圧ＭＯＳトランジスタよりも厚いゲート絶縁体を必要とする。前述のステップ（３）を変形することで、種々のアプローチを通してトランジスタゲート誘電体の厚さを２つ以上提供することができる。例えば、最初に、薄い二酸化シリコン層を成長させ、次に、低電圧トランジスタの領域においてこの酸化物層を取り除き、そして、低電圧トランジスタを対象とする厚さの誘電体を備えるステップ（３）のパッシベーションおよび高ｋ誘電体の堆積を行う。高電圧トランジスタの領域においては、窒素をベースとするパッシベーション、および高ｋ誘電体の下にある、取り除かれることのない最初に成長された酸化物によって、誘電体が必要とされるだけ余分に厚くなる。
【００１８】
（４）ゲート材の蒸着
厚さ８０乃至２００ｎｍの、アモルファスシリコン、ポリシリコンまたはポリＳｉ−Ｇｅゲート材の層を、処理された高ｋゲート誘電体上に堆積する。図１ｇを参照のこと。堆積はシランの低温分解でよい。そして、非臨界フォトレジストのマスキングおよびドーパント注入によって、ｎ型およびｐ型ゲート材をＮＭＯＳおよびＰＭＯＳ領域にそれぞれドープする。図１ｈを参照のこと。（ｎｐｎバイポーラのポリシリコン・エミッタはｎ型領域にあることになる。）
【００１９】
（５）ゲートマスクおよびエッチング
深い紫外線に対して敏感なフォトレジストの層をスピンし、オプションとして、フォトレジストの露光の間の干渉作用を制限するために、フォトレジストに先立って反射防止膜（ＡＲＣ）層を堆積することができる。ＡＲＣの組成および厚さは、露光波長および下にある材料の反射率によって選択される。ゲートおよびゲート層中の相互接続のためのレチクルを通してフォトレジストを露光するが、露光される最小線幅は約５０ｎｍである。最後に、フォトレジストを現像し、そして露光されたＡＲＣがあるならそれを取り除く。
【００２０】
ゲート材（ドープされたアモルファスシリコン）の異方性ＲＩＥまたは高密度プラズマエッチ用のエッチマスクとして、パターン形成されたフォトレジストを用いて、ゲートおよびゲート層中の相互接続を形成する。エッチは、ステップが２つ（またはそれ以上）のプロセスであって、最初の（フッ素をベースとするエッチング液源のような）速いエッチに、例えば、ＨＢｒプラス酸素のような、二酸化シリコンおよび高ｋゲート誘電体材に対して選択的な塩素または臭素をベースとするエッチング液源が続く。ゲートエッチによってフォトレジストが腐食されるならば、下にあるＡＲＣ層によって充分なエッチのマスキングが行われる。ゲートは高さ１００ｎｍおよび長さ３０ｎｍ（図１ｉは、ゲート長に沿った断面であり、かつゲートは、典型的には長さよりもずっと大きな幅を備える）である。
【００２１】
（６）ソース／ドレイン
次に、（２０ｎｍの窒化シリコンまたは二酸化シリコンのような）スペーサー材をブランケット正角堆積し、続いて異方性エッチバックによって水平な表面からスペーサー材を取り除くことによって、ゲート（およびゲート層中の相互接続）に側壁スペーサーを形成する。図１ｉにはまた、結果として得られる側壁スペーサーが例示されている。
【００２２】
ゲートプラス側壁スペーサーを自己整合マスクとして用いて、ソース／ドレイン領域を形成するドーパントを注入する。前述の通り、ＰＭＯＳソース／ドレイン注入の間、ＮＭＯＳ領域上の非臨界マスクを用い、ＮＭＯＳソース／ドレイン注入の間、ＰＭＯＳ領域上の非臨界マスクを用いる。露呈される高ｋゲート誘電体材を最初にエッチングして取り除くことができ、または注入は、ソース／ドレイン領域上で露呈されるあらゆる高ｋゲート誘電体材を通して行うこともできる。ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ ｄｒａｉｎｓ）には、ゲートの形成の後であるが側壁スペーサーの形成に先立つ第１の注入を用いる。
【００２３】
（７）層間誘電体およびコンタクト
図１ｊには、第１の層間誘電体の堆積およびソース／ドレインへのコンタクトの形成の後に続く構造が例示されている。集積回路の製造は、更なる層間誘電体および相互接続を伴って続けられる。
【００２４】
３．被覆ゲート
更には、ゲートは、導電性を高めるために金属または金属シリサイドで被覆できる。図２を参照のこと。被覆は、ステップ（４）のゲートドーピングの後であるがステップ（５）のゲート形成に先立って、堆積または形成される。もちろん、ゲートエッチには、被覆およびシリコンをエッチングする別々のステップを含めることができる。
【００２５】
４．使い捨てゲートの好ましい実施例
図３ａ乃至３ｃには、好ましい実施例の高ｋゲート誘電体形成プラス、オプションとしてのアモルファス化を用いる集積回路製造の使い捨て（ダミー）ゲート方法が例示されている。とりわけ、ポリシリコン・ゲート材をドープしないで前述の好ましい実施例のステップ（１）乃至（５）に従って、（ドープされていない）ポリシリコンのダミー・ゲート（側壁スペーサーはオプションであって省略されている）およびソース／ドレインを基板に形成する。高ｋゲート誘電体層は、ステップ（３）におけるようにアモルファス化されているか、アモルファス化はダミー・ゲートを取り除くまで延ばされるかもしくは両方で行われるかする。
【００２６】
ＴＥＯＳ酸化物のような、厚さ２００ｎｍの層間誘電体（プリメタル（ｐｒｅｍｅｔａｌ）誘電体）を堆積し、そして結果として得られる構造を、例えばＣＭＰによって平坦化して、ポリシリコンのダミー・ゲートの頂面を露呈する。図３ａには、高さ約２００ｎｍおよび長さ５０ｎｍのダミー・ゲートが示されている。
【００２７】
ダミー・ゲートをＨＢｒ＋Ｏ２プラズマでエッチングするが、それはゲート誘電体層で止まって層間誘電体層に溝を残す。そして、溝の底に露呈される高ｋゲート誘電体を、図３ｂに例示されるようにアモルファス化することができる。
【００２８】
次に、ポリシリコン（または結果的にシリサイド化されるポリシリコンプラス金属（ＮＭＯＳおよびＰＭＯＳについて異なる））のようなゲート材をブランケット堆積して溝の底を埋め込み、プラス平坦化された誘電体を被覆し、すなわち、ゲート材は、容易に変形されるよう薄い（例えば、３０乃至５０ｎｍ）か、または例えば、フォトレジストでの非臨界パターン形成および注入によって、ＮＭＯＳおよびＰＭＯＳについて異なる仕事関数ゲートを形成するために厚い（例えば、５０＋ｎｍ）かする。
【００２９】
フォトレジストをスピンしてパターン形成し、長さ２５０ｎｍのゲート頂面の形を定め、そしてパターン化されたフォトレジストを用いてゲート材をエッチしてＴ字型のゲートを形成する。図３ｃを参照のこと。
層間誘電体および相互接続を形成するために、前述のようにプロセスを継続する。
【００３０】
５．変形例
好ましい実施例は、酸素拡散バリアとして作用するパッシベーション層上に形成される高ｋゲート誘電体の特長を保ったまま、多様な方法で変形することができる。
【００３１】
例えば、ＰＭＯＳ領域において、シリコンの表面をシリコンゲルマニウム合金へと変更することができ、これは、ホールの移動度およびＰＭＯＳの性能が向上するのに役立つ。
【００３２】
関連する出願との相互参照
２００３年 月 日付で出願された出願番号 の一連の特許出願が、本発明に関連する事項を開示する。
【００３３】
以上の説明に関して更に以下の項を開示する。
（１）（ａ）シリコン表面上に酸素拡散バリアの第１の層を形成し、
（ｂ）前記第１の層上に高ｋ誘電体材の第２の層を形成し、
（ｃ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（２）（ａ）第１項記載のステップ（ａ）の前記形成は、前記シリコン表面を、窒素を含む化学種に露呈することによるものである
第１項記載の方法。
（３）（ａ）第１項記載のステップ（ｂ）の後、欠陥の数を低減するアニールを行う
第１項記載の方法。
（４）（ａ）第１項記載のステップ（ｂ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第１項記載の方法。
（５）（ａ）シリコン表面上に酸素拡散バリアの第１の層を形成し、
（ｂ）前記第１の層と前記シリコン表面との境界面に酸化シリコンの単分子層を形成し、
（ｃ）前記第１の層上に高ｋ誘電体材の第２の層を形成し、
（ｄ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（６）（ａ）第５項記載のステップ（ｂ）の前記形成には、酸素拡散バリアの前記第１の層を通しての酸素の高温拡散が含まれている
第５項記載の方法。
（７）（ａ）第５項記載のステップ（ｃ）の後、欠陥の数を低減するアニールを行う
第５項記載の方法。
（８）（ａ）第５項記載のステップ（ｃ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第５項記載の方法。
（９）（ａ）第５項記載のステップ（ｃ）の前記形成の後、イオン衝撃によって前記第２の層をアモルファス化する
ステップを更に備える
第５項記載の方法。
【００３４】
（１０）（ａ）シリコン表面上に酸化シリコンの単分子層を２層形成し、
（ｂ）前記酸化シリコン層と前記シリコン表面との境界面に酸素拡散バリアの第１の層を形成し、
（ｃ）前記酸化シリコン層上に高ｋ誘電体材の第２の層を形成し、
（ｄ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（１１）（ａ）第１０項記載のステップ（ｂ）の前記形成は、前記酸化シリコン表面を、窒素を含む化学種に露呈することによるものである
第１０項記載の方法。
（１２）（ａ）第１０項記載のステップ（ｃ）の後、欠陥の数を低減するアニールを行う
第１０項記載の方法。
（１３）（ａ）第１０項記載のステップ（ｃ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第１０項記載の方法。
（１４）（ａ）第１０項記載のステップ（ｃ）の前記形成の後、イオン衝撃によって前記第２の層をアモルファス化する
ステップを更に備える第１０項記載の方法。
（１５）（ａ）電界効果デバイスをもつ基板を備え、
（ｂ）前記デバイスが、酸素バリア材の第１の副層と、堆積された高ｋ材の第２の副層とが含まれているゲート誘電体層を有する
集積回路。
（１６）（ａ）前記ゲート誘電体層には、前記基板との境界面に二酸化シリコンの単分子層が含まれている第１５項記載の集積回路。
【００３５】
（１７）高ｋ誘電体の堆積に先立って窒素化合物でシリコンの表面にパッシベーションを形成することによる、高ｋケイ酸金属で作られるＣＭＯＳゲート誘電体。オプションとして二酸化シリコンの単分子層が境界面に保持される。
【図面の簡単な説明】
【図１ａ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｂ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｃ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｄ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｅ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｆ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｇ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｈ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｉ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｊ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図２】第２の好ましい実施例を断面正面図に示す。
【図３ａ】ダミー・ゲートの好ましい実施例を示す。
【図３ｂ】ダミー・ゲートの好ましい実施例を示す。
【図３ｃ】ダミー・ゲートの好ましい実施例を示す。
【発明の属する技術分野】
本発明は、半導体トランジスタの製造に関し、より詳しくは、相補電界効果トランジスタ（ＣＭＯＳ）とそれらを含む集積回路およびその製造方法に関する。
【０００２】
【発明が解決しようとする課題】
構造的なサイズおよび動作電圧の規模を縮小することによって半導体集積回路のデバイス密度をより高めようという傾向があるので、典型的には二酸化シリコンで作られる、シリコン電界効果（ＭＯＳ）トランジスタのゲート誘電体が、チャンネルへのゲートの容量結合を維持するために厚さ１乃至２ｎｍのオーダに近づいている。しかしながら、そのように薄い酸化物は、その酸化物をトンネリングするキャリアにより、漏れ電流の問題を呈示する。その結果、物理的に厚みを増してもよいように、誘電率のより大きな、代わりのゲート誘電体が提案されている。実際、Ｔａ２Ｏ５、（Ｂａ，Ｓｒ）ＴｉＯ３およびその他の高誘電率材料が提案されているが、そのような材料は、シリコンとの境界面の安定性が乏しい。
【０００３】
ウィルク（Ｗｉｌｋ）およびウォレス（Ｗａｌｌａｃｅ）による「シリコン上に直接堆積されるケイ酸ハフニウムのゲート誘電体の電気特性」７４Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．２８５４（１９９９年）には、厚さ５ｎｍのＨｆ６Ｓｉ２９Ｏ６５（Ｈｆ０．１８Ｓｉ０．８９Ｏ２）層を直接シリコン上に（圧力５×１０−６ｍＴｏｒｒおよび基板温度５００℃で）スパッタリング堆積して形成されるケイ酸ハフニウム誘電体を、そのケイ酸塩の誘電体上に堆積される金の上部電極と共に備えるキャパシタが測定されて開示されている。そのようなキャパシタは、低い漏れ電流、熱安定性、約１１の有効誘電率および１０ＭＶ／ｃｍの降伏電界を示した。
【０００４】
しかしながら、そのような高ｋ誘電体を備えるシリコン集積回路を大量生産するには問題があって、金属の乏しい境界面層を生じるケイ酸塩の堆積の最初の段階が、そこに含まれている。この層は、典型的にはケイ酸塩のバルクのｋ値よりも小さなｋ値を有していて、ゲート誘電体の等価な酸化物の厚みが増すことになる。また、ケイ酸塩を堆積する初期段階の間に基板がプロセス環境と相互作用することで、望ましくない境界面層が成長することとなる。
【０００５】
【課題を解決するための手段】
本発明により、酸素拡散率の低いパッシベーションの作られる境界面上に高ｋ誘電体を堆積することが含まれている集積回路の製法が提供される。好ましい実施例のパッシベーションには、遠隔プラズマ窒化法および低温アンモニア・アニーリングが含まれている。
【０００６】
これにより、高ｋ材料で作られるゲート誘電体を有するＣＭＯＳデバイスが簡単に製造されるという利点が得られる。
【０００７】
【発明の実施の形態】
１．概要
好ましい実施例の集積回路とＭＯＳトランジスタには、窒化物とすることでパッシベーションの作られる、シリコン表面上への堆積によってゲート誘電体を形成する、好ましい実施例の方法で製作されるケイ酸塩の高ｋゲート誘電体が含まれている。これによって得られる利点には、低ｋ酸化物型の境界面層を除去することおよび後に続く高ｋ材料の堆積のために核生成層を提供することが含まれている。またこれによって、境界面層の最終的な厚みが制御され、そしてケイ酸塩膜の堆積のためによりよい核生成面が生み出される。潜在的には、有効酸化物の厚さとして１ｎｍ未満が達成される。
【０００８】
２．第１の好ましい実施例の方法
図１ａ乃至図１ｊには、高ｋゲート誘電体およびポリシリコン・ゲートを備える電界効果トランジスタ（例えば、ＣＭＯＳまたはＢｉＣＭＯＳ）の含まれている集積回路の、第１の好ましい実施例の製造方法のステップが断面正面図で例示されている。その好ましい実施例には、以下のステップが含まれている。
【０００９】
（１）基板
＜１００＞配向をもつｐ型シリコン（またはＳＯＩ（シリコン・オン・インシュレータ））ウェハ１０２を始めとし、パッド酸化物成長、窒化物蒸着、トレンチ・パターン、窒化物−酸化物−シリコン・トレンチ・エッチ、トレンチ表面酸化、ブランケットＡＰＣＶＤ酸化物蒸着によるトレンチの充填、エッチング−ＣＭＰ平坦化および窒化物ストリップによって、浅いトレンチ分離を形成する。図１ａは、トレンチ分離およびＮＭＯＳおよびＰＭＯＳトランジスタの製造位置を示す基板の断面正面図である。
【００１０】
次に複数のドーパント注入を行い、ｎ型およびｐ型ウェル（プラス、オプションとして、メモリセル・アレイのウェルおよびバイポーラ・デバイスの埋め込み層）を形成し、プラス、チャンネル・ストップ領域、パンチスルー阻止領域および閾値調整領域を形成する。これらの注入は残留するパッド酸化物を通して行われる。図１ｂには、マスクをしてのＮＭＯＳトランジスタ位置への注入が示されており、同様のマスクをしての注入は、ＰＭＯＳ位置でも行われる。注入量および深さは、メモリセル・アレイのトランジスタでは、周辺トランジスタと比較して異なっていることに注意する。また、同じ型の高電圧および低電圧トランジスタが双方とも構成されていて、異なる注入量および深さを有している。急速な熱アニール（例えば、１０５０℃で３０秒）によって、注入されたドーパント（例えば、ボロンおよびリン）が活性化されかつ拡散される。
【００１１】
（２）表面パッシベーション
ＨＦを含む溶液であらゆる自然酸化物を取り除くことによって、ＮＭＯＳおよびＰＭＯＳトランジスタ（もし含まれているならばバイポーラも）の位置のシリコンを露呈する。次に、高ｋゲート誘電体の堆積に先立って、シリコン表面にパッシベーションを形成して、誘電体−シリコン境界面に低ｋ層が形成されるのを避ける。低ｋ層は、堆積環境からの酸素のシリコン表面との反応で生じ得るもので、つまるところＳｉＯ２および／またはＳｉに富んだケイ酸金属を形成する。第１の好ましい実施例のパッシベーション方法は、遠隔プラズマ窒化法によって窒化シリコンの単分子層をおよそ２層成長させる。とりわけ、基板から離れた空洞においてマイクロウェーブのパワー（例えば、２ＧＨｚで１５００Ｗ）により４Ｐａ（３０ｍＴｏｒｒ）の圧力でＮ２を励起してプラズマとし、そしてそのプラズマにおいて生成される励起された中性のＮ２分子（Ｎ２ ＊）および励起された中性の窒素原子をシリコン表面まで運ぶ。励起された核種の表面シリコンとの反応：Ｓｉ＋Ｎ２ ＊→Ｓｉ３Ｎ４は、７００℃未満の基板温度について自己制御的である。その窒化法は、窒化シリコンの単分子層を約２層のみ形成するよう限定され、すなわち、この厚みは下にあるシリコンとの酸素の反応を防止するのに充分であるが、チャンネルの移動度に影響する。
【００１２】
代わりの好ましい実施例の、シリコン表面の窒化物パッシベーションは、アンモニア雰囲気において薄い表面酸化物をアニールする。とりわけ、基板を、９０℃のＨ２ＳＯ４とＨ２Ｏ２との水溶液に３００秒間、６５℃のＨ２Ｏ２とＨ２Ｏとの溶液に３００秒間または５０℃のＨ２ＯとＯ３との水溶液に３００秒間浸すことによって、または紫外線で活性化したオゾンまたは酸素雰囲気中に浸すことによって、厚さ１乃至２ｎｍの二酸化シリコン層を成長させる。そして、その酸化された基板を４５０℃のＮＨ３雰囲気中で６０秒間アニールする。アンモニアは酸化物に浸透しそして基板境界面に窒化シリコン層が形成され、そして残りの酸化物は窒化物と結合してＳｉ−Ｏ−Ｎ化合物となる。この表面パッシベーションは、やはり窒化シリコンの単分子層がおおよそ２層成長するように調整され、そしてそれによって、プロセス環境との基板の相互作用を防止して厚いＳｉＯ２境界面層の形成を避ける。
【００１３】
オプションとして、窒化された酸化物を再酸化して（例えば、９５０℃のＮ２Ｏ＋Ｈ２、ＮＯ＋Ｈ２、Ｏ２またはＯ２＋Ｈ２で１０秒間）、それによってシリコン境界面に酸化物を（単分子層を１乃至２層）再成長してチャンネルのキャリアの移動度を再度確立する。これによって、つまるところ合計の厚さが１．８ｎｍの酸化物／窒化物／酸化物の積層が生み出される。あるいは、薄めたＨＦで窒化物から酸化物を取り除き、窒化物パッシベーションを得る。図１ｃには、シリコン表面上の一般的な酸素拡散バリアが例示されている。
【００１４】
（３）ゲート誘電体の形成
ＰＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤなどによって高ｋ（すなわち、誘電率が１０より大きい）誘電体材を堆積して最終的に厚みが２．５乃至７ｎｍの範囲にある高ｋゲート誘電体を生み出す。堆積された高ｋ誘電体は、酸化金属、窒酸化金属、ケイ酸金属、窒化シリコン金属などであり得る。高ｋ誘電体は、ｙ＜２（ｗ＋ｘ）のときのＨｆｗＳｉｘＯｙのように非化学量論的であり得る。そのようなケイ酸塩（１／３のオーダーでのＷ／Ｘについて）はおよそ１４の有効誘電体率を有し、それ故厚さ２．５乃至７ｎｍのケイ酸塩は、厚さ０．８乃至２ｎｍの二酸化シリコンと等価であるが、そのような薄い二酸化シリコンのゲート誘電体の漏れ（トンネリング）電流を有していない。また、堆積後非化学量論的なケイ酸ハフニウムの誘電体層は窒化され得るものであって、それによって酸素の空格子点が補償される。すなわち、結果として得られる誘電体材は、一般に、おおよそ化学量論的であるが容易に結晶化されない組成をもつＨｆｗＳｉｘＯｙＮｚである。図１ｄには、酸素拡散バリア層上の高ｋ誘電体層が示されている。
【００１５】
バルクの高ｋ誘電体を堆積した後、誘電体の積層（例えば、堆積された高ｋ単分子層および窒化（酸化）シリコン単分子層）は、材料の高密度化を意図する非酸化環境においての高温（＞６００℃）アニール、および積層における欠陥数の低減を意図するおよび／または膜の望ましい化学量論比を結局は完了するための酸化環境における低温（＜９００℃）アニールを組み合わせて処理することができる。これらの蒸着後の処理には、プラズマ励起された化学種、紫外光線励起された化学種および酸化の振る舞いを示す液体への露呈さえをも含むことができる。図１ｅには、結果として得られるゲート誘電体が単分子層として示されている。
【００１６】
オプションとして、高ｋゲート誘電体層のアモルファス特性は、図１ｆに例示されるような低エネルギーのイオン注入によって確実なものとされる。イオンは、高ｋゲート誘電体に対して５００ボルトのオーダでバイアスを掛けてプラズマから生じさせる。
【００１７】
（３’）分割ゲート誘電体のオプション
種々の集積回路には、高電圧および低電圧トランジスタ、すなわち、最大ソース−ドレイン電圧およびゲート−ソース電圧が異なるといった、動作電圧の異なるＭＯＳトランジスタが含まれている。例えば、高電圧トランジスタは、周辺トランジスタまたはプログラム可能なトランジスタに用いることができ、また低電圧トランジスタは、電力消費および熱生成を制限する中央処理トランジスタまたはメモリアレイ・トランジスタに用いることができる。高電圧ＭＯＳトランジスタは、ブレークダウンを避けるために、低電圧ＭＯＳトランジスタよりも厚いゲート絶縁体を必要とする。前述のステップ（３）を変形することで、種々のアプローチを通してトランジスタゲート誘電体の厚さを２つ以上提供することができる。例えば、最初に、薄い二酸化シリコン層を成長させ、次に、低電圧トランジスタの領域においてこの酸化物層を取り除き、そして、低電圧トランジスタを対象とする厚さの誘電体を備えるステップ（３）のパッシベーションおよび高ｋ誘電体の堆積を行う。高電圧トランジスタの領域においては、窒素をベースとするパッシベーション、および高ｋ誘電体の下にある、取り除かれることのない最初に成長された酸化物によって、誘電体が必要とされるだけ余分に厚くなる。
【００１８】
（４）ゲート材の蒸着
厚さ８０乃至２００ｎｍの、アモルファスシリコン、ポリシリコンまたはポリＳｉ−Ｇｅゲート材の層を、処理された高ｋゲート誘電体上に堆積する。図１ｇを参照のこと。堆積はシランの低温分解でよい。そして、非臨界フォトレジストのマスキングおよびドーパント注入によって、ｎ型およびｐ型ゲート材をＮＭＯＳおよびＰＭＯＳ領域にそれぞれドープする。図１ｈを参照のこと。（ｎｐｎバイポーラのポリシリコン・エミッタはｎ型領域にあることになる。）
【００１９】
（５）ゲートマスクおよびエッチング
深い紫外線に対して敏感なフォトレジストの層をスピンし、オプションとして、フォトレジストの露光の間の干渉作用を制限するために、フォトレジストに先立って反射防止膜（ＡＲＣ）層を堆積することができる。ＡＲＣの組成および厚さは、露光波長および下にある材料の反射率によって選択される。ゲートおよびゲート層中の相互接続のためのレチクルを通してフォトレジストを露光するが、露光される最小線幅は約５０ｎｍである。最後に、フォトレジストを現像し、そして露光されたＡＲＣがあるならそれを取り除く。
【００２０】
ゲート材（ドープされたアモルファスシリコン）の異方性ＲＩＥまたは高密度プラズマエッチ用のエッチマスクとして、パターン形成されたフォトレジストを用いて、ゲートおよびゲート層中の相互接続を形成する。エッチは、ステップが２つ（またはそれ以上）のプロセスであって、最初の（フッ素をベースとするエッチング液源のような）速いエッチに、例えば、ＨＢｒプラス酸素のような、二酸化シリコンおよび高ｋゲート誘電体材に対して選択的な塩素または臭素をベースとするエッチング液源が続く。ゲートエッチによってフォトレジストが腐食されるならば、下にあるＡＲＣ層によって充分なエッチのマスキングが行われる。ゲートは高さ１００ｎｍおよび長さ３０ｎｍ（図１ｉは、ゲート長に沿った断面であり、かつゲートは、典型的には長さよりもずっと大きな幅を備える）である。
【００２１】
（６）ソース／ドレイン
次に、（２０ｎｍの窒化シリコンまたは二酸化シリコンのような）スペーサー材をブランケット正角堆積し、続いて異方性エッチバックによって水平な表面からスペーサー材を取り除くことによって、ゲート（およびゲート層中の相互接続）に側壁スペーサーを形成する。図１ｉにはまた、結果として得られる側壁スペーサーが例示されている。
【００２２】
ゲートプラス側壁スペーサーを自己整合マスクとして用いて、ソース／ドレイン領域を形成するドーパントを注入する。前述の通り、ＰＭＯＳソース／ドレイン注入の間、ＮＭＯＳ領域上の非臨界マスクを用い、ＮＭＯＳソース／ドレイン注入の間、ＰＭＯＳ領域上の非臨界マスクを用いる。露呈される高ｋゲート誘電体材を最初にエッチングして取り除くことができ、または注入は、ソース／ドレイン領域上で露呈されるあらゆる高ｋゲート誘電体材を通して行うこともできる。ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ ｄｒａｉｎｓ）には、ゲートの形成の後であるが側壁スペーサーの形成に先立つ第１の注入を用いる。
【００２３】
（７）層間誘電体およびコンタクト
図１ｊには、第１の層間誘電体の堆積およびソース／ドレインへのコンタクトの形成の後に続く構造が例示されている。集積回路の製造は、更なる層間誘電体および相互接続を伴って続けられる。
【００２４】
３．被覆ゲート
更には、ゲートは、導電性を高めるために金属または金属シリサイドで被覆できる。図２を参照のこと。被覆は、ステップ（４）のゲートドーピングの後であるがステップ（５）のゲート形成に先立って、堆積または形成される。もちろん、ゲートエッチには、被覆およびシリコンをエッチングする別々のステップを含めることができる。
【００２５】
４．使い捨てゲートの好ましい実施例
図３ａ乃至３ｃには、好ましい実施例の高ｋゲート誘電体形成プラス、オプションとしてのアモルファス化を用いる集積回路製造の使い捨て（ダミー）ゲート方法が例示されている。とりわけ、ポリシリコン・ゲート材をドープしないで前述の好ましい実施例のステップ（１）乃至（５）に従って、（ドープされていない）ポリシリコンのダミー・ゲート（側壁スペーサーはオプションであって省略されている）およびソース／ドレインを基板に形成する。高ｋゲート誘電体層は、ステップ（３）におけるようにアモルファス化されているか、アモルファス化はダミー・ゲートを取り除くまで延ばされるかもしくは両方で行われるかする。
【００２６】
ＴＥＯＳ酸化物のような、厚さ２００ｎｍの層間誘電体（プリメタル（ｐｒｅｍｅｔａｌ）誘電体）を堆積し、そして結果として得られる構造を、例えばＣＭＰによって平坦化して、ポリシリコンのダミー・ゲートの頂面を露呈する。図３ａには、高さ約２００ｎｍおよび長さ５０ｎｍのダミー・ゲートが示されている。
【００２７】
ダミー・ゲートをＨＢｒ＋Ｏ２プラズマでエッチングするが、それはゲート誘電体層で止まって層間誘電体層に溝を残す。そして、溝の底に露呈される高ｋゲート誘電体を、図３ｂに例示されるようにアモルファス化することができる。
【００２８】
次に、ポリシリコン（または結果的にシリサイド化されるポリシリコンプラス金属（ＮＭＯＳおよびＰＭＯＳについて異なる））のようなゲート材をブランケット堆積して溝の底を埋め込み、プラス平坦化された誘電体を被覆し、すなわち、ゲート材は、容易に変形されるよう薄い（例えば、３０乃至５０ｎｍ）か、または例えば、フォトレジストでの非臨界パターン形成および注入によって、ＮＭＯＳおよびＰＭＯＳについて異なる仕事関数ゲートを形成するために厚い（例えば、５０＋ｎｍ）かする。
【００２９】
フォトレジストをスピンしてパターン形成し、長さ２５０ｎｍのゲート頂面の形を定め、そしてパターン化されたフォトレジストを用いてゲート材をエッチしてＴ字型のゲートを形成する。図３ｃを参照のこと。
層間誘電体および相互接続を形成するために、前述のようにプロセスを継続する。
【００３０】
５．変形例
好ましい実施例は、酸素拡散バリアとして作用するパッシベーション層上に形成される高ｋゲート誘電体の特長を保ったまま、多様な方法で変形することができる。
【００３１】
例えば、ＰＭＯＳ領域において、シリコンの表面をシリコンゲルマニウム合金へと変更することができ、これは、ホールの移動度およびＰＭＯＳの性能が向上するのに役立つ。
【００３２】
関連する出願との相互参照
２００３年 月 日付で出願された出願番号 の一連の特許出願が、本発明に関連する事項を開示する。
【００３３】
以上の説明に関して更に以下の項を開示する。
（１）（ａ）シリコン表面上に酸素拡散バリアの第１の層を形成し、
（ｂ）前記第１の層上に高ｋ誘電体材の第２の層を形成し、
（ｃ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（２）（ａ）第１項記載のステップ（ａ）の前記形成は、前記シリコン表面を、窒素を含む化学種に露呈することによるものである
第１項記載の方法。
（３）（ａ）第１項記載のステップ（ｂ）の後、欠陥の数を低減するアニールを行う
第１項記載の方法。
（４）（ａ）第１項記載のステップ（ｂ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第１項記載の方法。
（５）（ａ）シリコン表面上に酸素拡散バリアの第１の層を形成し、
（ｂ）前記第１の層と前記シリコン表面との境界面に酸化シリコンの単分子層を形成し、
（ｃ）前記第１の層上に高ｋ誘電体材の第２の層を形成し、
（ｄ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（６）（ａ）第５項記載のステップ（ｂ）の前記形成には、酸素拡散バリアの前記第１の層を通しての酸素の高温拡散が含まれている
第５項記載の方法。
（７）（ａ）第５項記載のステップ（ｃ）の後、欠陥の数を低減するアニールを行う
第５項記載の方法。
（８）（ａ）第５項記載のステップ（ｃ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第５項記載の方法。
（９）（ａ）第５項記載のステップ（ｃ）の前記形成の後、イオン衝撃によって前記第２の層をアモルファス化する
ステップを更に備える
第５項記載の方法。
【００３４】
（１０）（ａ）シリコン表面上に酸化シリコンの単分子層を２層形成し、
（ｂ）前記酸化シリコン層と前記シリコン表面との境界面に酸素拡散バリアの第１の層を形成し、
（ｃ）前記酸化シリコン層上に高ｋ誘電体材の第２の層を形成し、
（ｄ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。
（１１）（ａ）第１０項記載のステップ（ｂ）の前記形成は、前記酸化シリコン表面を、窒素を含む化学種に露呈することによるものである
第１０項記載の方法。
（１２）（ａ）第１０項記載のステップ（ｃ）の後、欠陥の数を低減するアニールを行う
第１０項記載の方法。
（１３）（ａ）第１０項記載のステップ（ｃ）の前記高ｋ誘電体材は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｌａ、Ｐｒ、Ｙ、Ｇｄ、Ｅｕ、Ｔａおよびそれらの合金のいずれかのケイ酸塩、酸化物、窒化物、窒酸化物およびケイ酸窒化物からなるグループから選択される
第１０項記載の方法。
（１４）（ａ）第１０項記載のステップ（ｃ）の前記形成の後、イオン衝撃によって前記第２の層をアモルファス化する
ステップを更に備える第１０項記載の方法。
（１５）（ａ）電界効果デバイスをもつ基板を備え、
（ｂ）前記デバイスが、酸素バリア材の第１の副層と、堆積された高ｋ材の第２の副層とが含まれているゲート誘電体層を有する
集積回路。
（１６）（ａ）前記ゲート誘電体層には、前記基板との境界面に二酸化シリコンの単分子層が含まれている第１５項記載の集積回路。
【００３５】
（１７）高ｋ誘電体の堆積に先立って窒素化合物でシリコンの表面にパッシベーションを形成することによる、高ｋケイ酸金属で作られるＣＭＯＳゲート誘電体。オプションとして二酸化シリコンの単分子層が境界面に保持される。
【図面の簡単な説明】
【図１ａ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｂ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｃ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｄ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｅ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｆ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｇ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｈ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｉ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図１ｊ】好ましい実施例の集積回路製造方法のステップの断面正面図である。
【図２】第２の好ましい実施例を断面正面図に示す。
【図３ａ】ダミー・ゲートの好ましい実施例を示す。
【図３ｂ】ダミー・ゲートの好ましい実施例を示す。
【図３ｃ】ダミー・ゲートの好ましい実施例を示す。
Claims (2)
- （ａ）シリコン表面上に酸素拡散バリアの第１の層を形成し、
（ｂ）前記第１の層上に高ｋ誘電体材の第２の層を形成し、
（ｃ）前記第２の層上にゲートを形成する
ステップを備える電界効果デバイスの製造方法。 - （ａ）電界効果デバイスをもつ基板を備え、
（ｂ）前記デバイスが、酸素バリア材の第１の副層と、堆積された高ｋ材の第２の副層とが含まれているゲート誘電体層を有する
集積回路。
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