KR20110123544A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20110123544A
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이종호
오창봉
이호
김명선
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삼성전자주식회사
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 이 반도체 장치는 n형 영역 및 p형 영역을 각각 갖는 제 1 영역 및 제 2 영역을 포함하되, 제 1 영역의 n형 영역은 실리콘 채널을 갖고, 제 1 영역의 p형 영역은 실리콘 게르마늄 채널을 갖고, 그리고 제 2 영역의 n형 및 p형 영역들 각각은 실리콘 채널을 갖는 기판, 제 2 영역의 n형 및 p형 영역들의 기판의 표면 상에 구비되되, 열 산화막인 제 1 게이트 절연막 패턴들, 제 1 영역의 n형 및 p형 영역들의 기판의 표면, 및 제 1 게이트 절연막 패턴들 상에 구비되되, 고유전율막인 제 2 게이트 절연막 패턴들, 및 제 2 게이트 절연막 패턴들 상에 구비된 게이트 전극들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 신뢰성이 향상된 입/출력 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로(Integrated Circuit : IC)의 각 세대가 발전함에 따라, 고집적도 및 고성능을 제공하기 위하여 소자의 크기는 점차 작아지고 있다. 특히, 게이트 절연막의 두께가 감소할수록 모스(Metal-Oxide Semiconductor : MOS) 트랜지스터와 같은 미세 전자 소자의 구동 전류가 증가하기 때문이다. 따라서, 소자의 성능을 향상시키기 위하여 극도로 얇을 뿐만 아니라 신뢰성이 있고, 결함이 적은 게이트 절연막을 형성하는 것이 점점 중요해지고 있다.
수십 년 동안 열 산화막, 즉, 실리콘 산화막이 게이트 절연막으로 사용되어 왔다. 이는 실리콘 열 산화막이 하부의 실리콘 기판에 대하여 안정적이고, 그리고 상대적으로 제조 공정이 간단하기 때문이다.
그러나 실리콘 산화막은 3.9 정도의 낮은 유전 상수를 가지므로, 실리콘 산화막으로 이루어진 게이트 절연막의 두께를 감소시키는 데에는 한계가 있을 뿐만 아니라, 특히, 얇은 실리콘 산화막으로 이루어진 게이트 절연막을 통하여 흐르는 게이트 누설 전류로 인하여 실리콘 산화막의 두께를 감소시키는 것은 더욱 어렵다.
이에 따라, 실리콘 산화막보다 두꺼우나 소자의 성능을 개선할 수 있는 유전체막으로 하프늄 산화막(HfO), 지르코늄 산화막(ZrO2) 등의 단일 금속 산화막, 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSiO4) 등의 금속 실리케이트 또는 하프늄 알루미늄 산화물 등의 알루미네이트와 같은 고유전율(high-k) 유전체막이 검토되고 있다.
본 발명이 해결하려는 과제는 향상된 GOI(Gate Oxide Integrity; 게이트 절연막의 품질 정도)를 갖는 입/출력 트랜지스터를 포함하는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 향상된 GOI를 갖는 입/출력 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 n형 영역 및 p형 영역을 각각 갖는 제 1 영역 및 제 2 영역을 포함하되, 제 1 영역의 n형 영역은 실리콘 채널을 갖고, 제 1 영역의 p형 영역은 실리콘 게르마늄 채널을 갖고, 그리고 제 2 영역의 n형 및 p형 영역들 각각은 실리콘 채널을 갖는 기판, 제 2 영역의 n형 및 p형 영역들의 기판의 표면 상에 구비되되, 열 산화막인 제 1 게이트 절연막 패턴들, 제 1 영역의 n형 및 p형 영역들의 기판의 표면, 및 제 1 게이트 절연막 패턴들 상에 구비되되, 고유전율막인 제 2 게이트 절연막 패턴들, 및 제 2 게이트 절연막 패턴들 상에 구비된 게이트 전극들을 포함할 수 있다.
제 1 영역의 n형 및 p형 영역들의 기판의 표면, 및 제 1 게이트 절연막 패턴들 상에 구비된 제 2 게이트 절연막 패턴들을 더 포함할 수 있다. 제 2 게이트 절연막은 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다.
제 1 영역의 n형 및 p형 영역들의 기판과 제 2 게이트 절연막 패턴들 사이, 및 제 1 게이트 절연막 패턴들과 제 2 게이트 절연막 패턴들 사이에 구비되는 버퍼막 패턴들을 더 포함할 수 있다.
제 2 게이트 절연막 패턴들 상에 구비된 게이트 전극들을 더 포함할 수 있다. 게이트 전극은 금속 게이트일 수 있다.
제 1 영역의 p형 영역의 실리콘게르마늄 채널은 기판 내에 구비될 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판에 제 1 영역의 n형 영역 및 p형 영역, 및 제 2 영역의 n형 영역 및 p형 영역을 정의하는 소자분리막을 형성하는 것, 기판 상에 제 1 영역의 p형 영역을 노출하는 열 산화막인 제 1 게이트 절연막을 형성하는 것, 제 1 영역의 p형 영역의 기판에 선택적으로 실리콘 게르마늄 채널을 형성하는 것, 및 제 1 영역의 n형 영역 상의 제 1 게이트 절연막을 선택적으로 제거하는 것을 포함할 수 있다.
제 2 영역 상의 제 1 게이트 절연막을 갖는 기판의 전면 상에 제 2 게이트 절연막을 형성하는 것을 더 포함할 수 있다. 제 2 게이트 절연막은 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다.
제 2 게이트 절연막을 형성하기 전에 제 2 영역 상의 제 1 게이트 절연막을 갖는 기판의 전면 상에 버퍼막을 형성하는 것을 더 포함할 수 있다.
제 2 게이트 절연막 상에 게이트 전극막을 형성하는 것을 더 포함할 수 있다.
게이트 전극막을 형성한 후에 게이트 전극막, 제 2 게이트 절연막 및 제 1 게이트 절연막을 패터닝하여, 제 1 영역의 n형 및 p형 영역들 각각 상에 그리고 제 2 영역의 n형 및 p형 영역들 각각 상에 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
제 1 영역의 p형 영역을 노출하는 제 1 게이트 절연막을 형성하는 것은 기판의 전면 상에 제 1 게이트 절연막을 형성하는 것, 제 1 게이트 절연막 상에 제 1 영역의 p형 영역을 노출하는 제 1 포토레지스트 패턴을 형성하는 것, 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 영역의 p형 영역 상의 1 게이트 절연막을 선택적으로 제거하는 것 및 제 1 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
제 1 포토레지스트 패턴을 형성하기 전에 제 1 게이트 절연막 상에 실리콘 질화막을 형성하는 것 및 실리콘 질화막 상에 캡핑 산화막을 형성하는 것을 더 포함할 수 있다.
제 1 영역의 p형 영역 상의 제 1 게이트 절연막을 선택적으로 제거하는 것은 제 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 영역의 p형 영역 상의 캡핑 산화막 및 실리콘 질화막을 제거하는 것, 제 1 포토레지스트 패턴을 제거하는 것, 및 캡핑 산화막을 완전히 제거하면서, 제 1 영역의 p형 영역 상의 제 1 게이트 절연막을 선택적으로 제거하는 것을 포함할 수 있다.
제 1 영역의 n형 영역 상의 제 1 게이트 절연막을 선택적으로 제거하는 것은 제 1 게이트 절연막을 갖는 기판 상에, 제 1 영역의 n형 영역을 노출하는 제 2 포토레지스트 패턴을 형성하는 것 및 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 영역의 n형 영역 상의 제 1 게이트 절연막을 선택적으로 제거하는 것을 포함할 수 있다.
제 2 포토레지스트 패턴을 형성하기 전에 제 1 게이트 절연막 및 실리콘 질화막을 갖는 기판의 전면 상에 희생 산화막을 형성하는 것을 더 포함할 수 있다.
제 1 영역의 n형 영역 상의 제 1 게이트 절연층을 선택적으로 제거하는 것은 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 영역의 n형 영역 상의 희생 산화막을 선택적으로 제거하는 것, 제 2 포토레지스트 패턴을 제거하는 것, 제 1 영역의 n형 영역 상의 실리콘 질화막을 선택적으로 제거하는 것, 희생 산화막을 완전히 제거하면서, 제 1 영역의 n형 영역 상의 제 1 게이트 절연막을 제거하는 것을 포함할 수 있다.
제 2 영역 상의 제 1 게이트 절연막 상의 실리콘 질화막을 제거하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 입/출력 트랜지스터의 게이트 절연막이 실리콘 게르마늄 채널이 아닌 실리콘 채널과 직접적으로 접하는 열 산화막을 포함함으로써, 입/출력 트랜지스터의 TDDB(Time Dependent Dielectric Breakdown) 특성 및 HCI(Hot Carrier Injection) 특성 등과 관련된 GOI가 개선될 수 있다. 이에 따라, 신뢰성이 향상된 입/출력 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법이 제공될 수 있다.
또한, 게이트 유기 드레인 누설(Gate Induced Drain Leakage : GIDL) 전류가 감소될 수 있다. 이에 따라, 신뢰성이 향상된 입/출력 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들;
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 12는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 13은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 장치는 제 1 영역(A) 및 제 2 영역(B)을 포함하는 기판(110)을 포함한다. 제 1 영역(A)은 얇은 게이트 절연막 패턴을 필요로 하는 영역이고, 그리고 제 2 영역(B)은 두꺼운 게이트 절연막 패턴을 필요로 하는 영역일 수 있다. 즉, 제 1 영역(A)은 저전압 트랜지스터를 포함하는 영역이고, 그리고 제 2 영역(B)은 고전압 트랜지스터를 포함하는 영역일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 영역(B)은 반도체 장치의 입/출력 트랜지스터를 포함하는 영역일 수 있다. 제 1 및 제 2 영역들(A 및 B)은 각각 n형 영역(An, Bn) 및 p형 영역(Ap, Bp)을 포함할 수 있다. n형 영역(An, Bn)은 NMOS 트랜지스터가 형성되는 영역이고, 그리고 p형 영역(Ap, Bp)은 PMOS 트랜지스터가 형성되는 영역일 수 있다.
제 1 영역(A)의 n형 영역(An) 및 p형 영역(Ap), 및 제 2 영역(B)의 n형 영역(Bp) 및 p형 영역(Bp)은 소자분리막(112)에 의해 정의될 수 있다. 기판(110)은 실리콘 기판일 수 있다.
제 1 영역(A)의 n형 영역(An)은 실리콘 채널(116)을 갖고, 제 1 영역(A)의 p형 영역(Ap)은 실리콘 게르마늄(SiGe) 채널(116SG)을 갖고, 그리고 제 2 영역(B)의 n형 및 p형 영역들(Bn 및 Bp)은 각각 실리콘 채널을 가질 수 있다. 실리콘 게르마늄 채널(116SG)은 기판(110) 내 또는 기판(110) 상에 구비될 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실리콘 게르마늄 채널(116SG)은 기판(110) 내에 구비되어, 기판(110)의 표면에서부터 소정의 깊이를 갖도록 위치될 수 있다.
제 1 영역(A)의 p형 영역(Ap)에 구비된 실리콘 게르마늄 채널(116SG)은 PMOS 트랜지스터의 캐리어(carrier) 이동도를 개선할 수 있으며, 그리고 문턱 전압(threshold voltage, Vth)을 낮출 수 있다. 이는 실리콘 게르마늄 채널(116SG)은 실리콘 채널(116)에 비해 전도대 오프셋(conduction band offset)은 약 30mV 정도 낮고, 그리고 가전자대 오프셋(valence band offset)은 약 230mV 정도 낮기 때문이다. 이에 따라, PMOS 트랜지스터의 문턱 전압 특성이 개선될 수 있다.
제 2 영역(B)의 n형 및 p형 영역들(Bn 및 Bp)의 기판(110)의 표면 상에 열 산화막인 제 1 게이트 절연막 패턴들(118a)이 구비될 수 있다. 제 1 게이트 절연막 패턴들(118a)은 습식 열 산화물 또는 건식 열 산화물을 포함할 수 있다. 이는 실리콘 게르마늄 채널(116SG) 상에 직접 게이트 절연막으로 사용될 실리콘 산화물이 형성될 경우, 게이트 절연막의 신뢰성에 문제가 있기 때문이다. 또한, 화학적 기상 증착(Chemical Vapor Deposition : CVD) 방식을 이용하여 형성된 실리콘 산화물은 열 산화 방식을 이용하여 형성된 실리콘 산화물에 비해 특성이 떨어지기 때문이다.
제 1 영역(A)의 n형 및 p형 영역들(An 및 Ap)의 기판(110)의 표면 상, 및 제 2 영역(B)의 n형 및 p형 영역들(Bn 및 Bp)의 제 1 게이트 절연막 패턴들(118a) 상에 제 2 게이트 절연막 패턴들(132)이 구비될 수 있다. 제 2 게이트 절연막 패턴들(132)은 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 게이트 절연막 패턴들(132)은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 유전율이 높은 물질을 의미하며, 통상 유전 상수가 10 이상인 물질이다. 이러한 고유전율 물질로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 티타늄(Ti), 란탄(La), 이트륨(Y), 가돌리늄(Gd) 또는 탄탈(Ta) 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트 또는 실리케이트 등이 사용될 수 있다. 이러한 고유전율 물질을 사용하는 제 2 게이트 절연막 패턴들(132)은 단층 또는 다층 구조로 이루어질 수 있다.
제 2 게이트 절연막 패턴들(132)이 고유전율 물질을 포함할 경우, 제 1 영역(A)의 n형 및 p형 영역들(An 및 Ap)의 기판(110)과 제 2 게이트 절연막 패턴들(132), 및 제 1 게이트 절연막 패턴들(118a)과 제 2 게이트 절연막 패턴들(132) 사이에 버퍼막(buffer layer) 패턴들(130)이 더 구비될 수 있다. 버퍼막 패턴들(130)은 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. 이러한 버퍼막 패턴들(130)은 기판(110)과 제 2 게이트 절연막 패턴들(132) 사이 및 제 1 게이트 절연막 패턴들(118a)과 제 2 게이트 절연막 패턴들(132) 사이의 계면의 질을 향상시키기 위한 것일 수 있다. 이에 따라, 캐리어 이동도가 향상될 수 있다.
제 2 게이트 절연막 패턴들(132) 상에 게이트 전극들(134)이 구비될 수 있다. 게이트 전극들(134)은 금속 게이트일 수 있다.
이에 따라, 제 1 영역(A)의 기판(110) 상에는 순차적으로 적층된 버퍼막 패턴(130), 제 2 게이트 절연막 패턴(132) 및 게이트 전극(134)으로 구성된 게이트 패턴들이 구비될 수 있고, 그리고 제 2 영역(A)의 기판(110) 상에는 순차적으로 적층된 제 1 게이트 절연막 패턴(118a), 버퍼막 패턴(130), 제 2 게이트 절연막 패턴(132) 및 게이트 전극(134)으로 구성된 게이트 패턴들이 구비될 수 있다.
도시되지 않았지만, 게이트 패턴들 각각의 양측의 기판(110) 내에 소오스/드레인 영역들이 구비될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 두꺼운 게이트 절연막 패턴을 필요로 하는 제 2 영역의 게이트 절연막 패턴이 실리콘 게르마늄 채널이 아닌 실리콘 채널과 직접적으로 접하는 열 산화막을 포함함으로써, 얇은 게이트 절연막 패턴을 갖는 트랜지스터의 동작 속도가 향상될 수 있는 동시에, 두꺼운 게이트 절연막 패턴을 갖는 트랜지스터의 GOI가 개선될 수 있다. 이에 따라, 고성능의 신뢰성이 향상된 트랜지스터들을 포함하는 반도체 장치가 제공될 수 있다. 또한, 게이트 유기 드레인 누설 전류가 감소될 수 있다. 이에 따라, 신뢰성이 향상된 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 기판(110)에 제 1 영역(A)의 n형 영역(An) 및 p형 영역(Ap), 및 제 2 영역(B)의 n형 영역(Bn) 및 p형 영역(Bp)을 정의하는 소자분리막(112)을 형성한다.
제 1 영역(A)은 얇은 게이트 절연막 패턴을 필요로 하는 영역이고, 그리고 제 2 영역(B)은 두꺼운 게이트 절연막 패턴을 필요로 하는 영역일 수 있다. 즉, 제 1 영역(A)은 저전압 트랜지스터가 형성되는 영역이고, 그리고 제 2 영역(B)은 고전압 트랜지스터가 형성되는 영역일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 영역(B)은 반도체 장치의 입/출력 트랜지스터가 형성되는 영역일 수 있다. 제 1 및 제 2 영역들(A 및 B)은 각각 n형 영역(An, Bn) 및 p형 영역(Ap, Bp)을 포함할 수 있다. n형 영역(An, Bn)은 NMOS 트랜지스터가 형성되는 영역이고, 그리고 p형 영역(Ap, Bp)은 PMOS 트랜지스터가 형성되는 영역일 수 있다.
기판(110)은 실리콘 기판일 수 있다. 기판(110)이 실리콘 기판이기 때문에, 제 1 영역(A)의 n형 영역(An) 및 p형 영역(Ap), 및 제 2 영역(B)의 n형 영역(Bn) 및 p형 영역(Bp) 모두에는 기판(110)의 표면에서부터 소정의 깊이를 갖는 실리콘 채널들(116)이 구비될 수 있다. 소자분리막(112)은 실리콘 산화물을 포함할 수 있다.
기판(110)의 전면 상에 제 1 게이트 절연막(118)을 형성한다. 제 1 게이트 절연막(118)은 열 산화막일 수 있다. 제 1 게이트 절연막(118)은 습식 열 산화 방식 또는 건식 열 산화 방식을 이용하여 형성될 수 있다. 이는 화학적 기상 증착 방식을 이용하여 형성된 실리콘 산화물은 열 산화 방식을 이용하여 형성된 실리콘 산화물에 비해 특성이 떨어지기 때문이다.
도시되지 않았지만, 제 1 게이트 절연막(118)을 형성하기 전에 패드 산화막을 제거하는 것을 더 포함할 수 있다. 또한, 제 1 게이트 절연막(118)을 형성한 후에 제 1 게이트 절연막(118)에 대한 질화 공정 및 어닐(anneal) 공정을 수행하는 것을 더 포함할 수 있다.
도 3을 참조하면, 제 1 게이트 절연막(118) 상에 실리콘 질화막(120) 및 캡핑(capping) 산화막(122)을 순차적으로 형성한 후, 제 1 영역(A)의 p형 영역(Ap)을 노출하는 제 1 포토레지스트 패턴(124)을 형성한다.
실리콘 질화막(120)은 제 1 영역(A)의 p형 영역(Ap)에 실리콘 게르마늄 채널(도 5의 116SG 참조)을 형성하기 위한 후속 공정에서 마스크(mask) 또는 식각 방지막으로 사용될 수 있다. 실리콘 질화막(120)은 분자층 증착(Molecular Layer Deposition : MLD) 방식, 저압 화학적 기상 증착(Low-Pressure CVD : LPCVD) 방식, 원자층 증착(Atomic Layer Deposition : ALD) 방식 또는 펄스 화학적 기상 증착(pulsed CVD) 방식을 이용하여 형성될 수 있다. 실리콘 질화막(120)은 1~10nm 정도의 두께를 갖도록 형성될 수 있다.
캡핑 산화막(122)은 저온 산화물 증착(Low Temperature deposition of Oxide : LTO) 방식을 이용하여 형성될 수 있다.
도 4를 참조하면, 제 1 포토레지스트 패턴(124)을 마스크로 하는 식각 공정으로 제 1 영역(A)의 p형 영역(Ap) 상의 캡핑 산화막(122) 및 실리콘 질화막(120)을 순차적으로 제거한다.
제 1 포토레지스트 패턴(124)을 마스크로 하는 식각 공정으로 제 1 영역(A)의 p형 영역(Ap) 상의 캡핑 산화막(122) 및 실리콘 질화막(120)을 순차적으로 제거하는 것은 반응성 이온 식각(Reactive Ion Etching : RIE) 방식을 이용하는 것일 수 있다.
제 1 포토레지스트 패턴(124)을 제거한다. 이어서, 캡핑 산화막(122)을 완전히 제거하면서, 제 1 영역(A)의 p형 영역(Ap) 상의 제 1 게이트 절연막(118)을 선택적으로 제거한다.
캡핑 산화막(122)을 완전히 제거하면서, 제 1 영역(A)의 p형 영역(Ap) 상의 제 1 게이트 절연막(118)을 선택적으로 제거하는 것은 습식 식각 방식을 이용하는 것일 수 있다. 습식 식각 공정에서 실리콘 질화막(120)은 식각 방지막으로 사용될 수 있다. 이에 따라, 제 1 영역(A)의 p형 영역(Ap) 상의 제 1 게이트 절연막(118)이 선택적으로 제거될 수 있다.
도 5를 참조하면, 제 1 영역(A)의 p형 영역(Ap)의 기판(110) 내에 선택적으로 실리콘 게르마늄 채널(116SG)을 형성한다.
실리콘 게르마늄 채널(116SG)은 기판(110) 내 또는 기판(110) 상에 형성될 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실리콘 게르마늄 채널(116SG)은 기판(110) 내에, 기판(110)의 표면에서부터 소정의 깊이를 갖도록 형성될 수 있다.
실리콘 게르마늄 채널(116SG)을 형성하는 것은 실리콘 게르마늄 에피택셜층을 성장시키는 것 또는 게르마늄 이온을 주입하는 것을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실리콘 게르마늄 채널(116SG)이 기판(110) 내에 형성되기 위해서는 게르마늄 이온을 주입하는 것에 의해 실리콘 게르마늄 채널(116SG)을 형성하는 방식이 사용될 수 있다.
제 1 영역(A)의 p형 영역(Ap)에 형성된 실리콘 게르마늄 채널(116SG)은 PMOS 트랜지스터의 캐리어 이동도를 개선할 수 있으며, 그리고 문턱 전압을 낮출 수 있다. 이는 실리콘 게르마늄 채널(116SG)은 실리콘 채널(116)에 비해 전도대 오프셋은 약 30mV 정도 낮고, 그리고 가전자대 오프셋은 약 230mV 정도 낮기 때문이다. 이에 따라, PMOS 트랜지스터의 문턱 전압 특성이 개선될 수 있다.
도 6을 참조하면, 실리콘 게르마늄 채널(116SG)을 형성한 후, 기판(110)의 전면 상에 희생 산화막(126)을 형성한다. 이어서, 제 1 영역(A)의 n형 영역(An)을 노출하는 제 2 포토레지스트 패턴(128)을 형성한다.
희생 산화막(126)은 실리콘 산화물을 포함할 수 있다.
도 7 및 도 8을 참조하면, 제 2 포토레지스트 패턴(128)을 마스크로 하는 식각 공정으로 제 1 영역(A)의 n형 영역(An)의 희생 산화막(126)을 제거한 후, 제 2 포토레지스트 패턴(128)을 제거한다. 이어서, 제 1 영역(A)의 n형 영역(An)의 실리콘 질화막(122)을 제거한다.
이와는 달리, 제 2 포토레지스트 패턴(128)을 마스크로 하는 식각 공정으로 제 1 영역(A)의 n형 영역(An)의 희생 산화막(126) 및 실리콘 질화막(122)을 순차적으로 제거한 후, 제 2 포토레지스트 패턴(128)을 제거할 수도 있다.
도 9를 참조하면, 희생 산화막(126)을 완전히 제거하면서, 제 1 영역(A)의 n형 영역(An) 상의 제 1 게이트 절연막(118)을 제거한다. 이어서, 제 2 영역(B) 상의 제 1 게이트 절연막(118) 상의 실리콘 질화막(120)을 제거한다. 희생 산화막(126) 및 제 1 영역(A)의 n형 영역(An) 상의 제 1 게이트 절연막(118)을 제거하는 공정에서 실리콘 질화막(120)은 식각 방지막으로 사용될 수 있다. 이에 따라, 제 1 영역(A)의 n형 영역(An) 상의 제 1 게이트 절연막(118)이 선택적으로 제거될 수 있다.
결과적으로, 실리콘 게르마늄 채널(116SG)을 포함하는 제 1 영역(A) 상의 제 1 게이트 절연막(118)만이 제거되고, 실리콘 게르마늄 채널(116SG)을 포함하지 않고 실리콘 채널(116)을 포함하는 제 2 영역(B)에만 제 1 게이트 절연막(118)이 남게 된다. 이는 게르마늄 채널(116SG) 상에 직접 게이트 절연막으로 사용될 실리콘 산화물이 형성될 경우, 게이트 절연막의 신뢰성에 문제가 있기 때문이다.
도 10을 참조하면, 제 2 영역(B) 상의 제 1 게이트 절연막(118)을 갖는 기판(110)의 전면 상에 제 2 게이트 절연막 및 게이트 전극막을 형성한 후, 게이트 전극막, 제 2 게이트 절연막 또는/및 제 1 게이트 절연막(118)을 패터닝하여, 제 1 영역(A)의 n형 및 p형 영역들(An 및 Ap) 각각 상에 그리고 제 2 영역(B)의 n형 및 p형 영역들(Bn 및 Bp) 각각 상에 게이트 패턴을 형성한다.
제 2 게이트 절연막은 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 게이트 절연막은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 유전율이 높은 물질을 의미하며, 통상 유전 상수가 10 이상인 물질이다. 이러한 고유전율 물질로는 하프늄, 지르코늄, 알루미늄, 티타늄, 란탄, 이트륨, 가돌리늄 또는 탄탈 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트 또는 실리케이트 등이 사용될 수 있다. 이러한 고유전율 물질을 사용하는 제 2 게이트 절연막은 단층 또는 다층 구조로 이루어질 수 있다.
제 2 게이트 절연막이 고유전율 물질을 포함할 경우, 제 2 게이트 절연막을 형성하기 전에 제 2 영역(B) 상의 제 1 게이트 절연막(118)을 갖는 기판(110)의 전면 상에 버퍼막을 더 형성할 수 있다. 버퍼막은 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. 이러한 버퍼막은 기판(110)과 제 2 게이트 절연막 사이 및 제 1 게이트 절연막(118)과 제 2 게이트 절연막 사이의 계면의 질을 향상시키기 위한 것일 수 있다. 이에 따라, 캐리어 이동도가 향상될 수 있다.
게이트 전극막은 금속을 포함할 수 있다.
제 1 영역(A)의 게이트 패턴들은 기판(110) 상에 순차적으로 적층된 버퍼막 패턴(130), 제 2 게이트 절연막 패턴(132) 및 게이트 전극(134)으로 구성될 수 있고, 그리고 제 2 영역(A)의 게이트 패턴들은 기판(110) 상에 순차적으로 적층된 제 1 게이트 절연막 패턴(118a), 버퍼막 패턴(130), 제 2 게이트 절연막 패턴(132) 및 게이트 전극(134)으로 구성될 수 있다.
도시되지 않았지만, 게이트 패턴들을 마스크로 하는 이온 주입 공정으로 게이트 패턴들 각각의 양측의 기판(110) 내에 소오스/드레인 영역들이 형성될 수 있다. 이에 따라, 제 1 영역(A)의 n형 영역(An)에는 저전압 NMOS 트랜지스터가, 제 1 영역(A)의 p형 영역(Ap)에는 저전압 PMOS 트랜지스터가, 제 2 영역(B)의 n형 영역(Bn)에는 고전압 NMOS 트랜지스터가, 그리고 제 2 영역(B)의 p형 영역(Bp)에는 고전압 PMOS 트랜지스터가 형성될 수 있다.
본 발명의 실시예에 따른 방법으로 제조된 반도체 장치는 두꺼운 게이트 절연막 패턴을 필요로 하는 제 2 영역의 게이트 절연막 패턴이 실리콘 게르마늄 채널이 아닌 실리콘 채널과 직접적으로 접하는 열 산화막을 포함함으로써, 얇은 게이트 절연막 패턴을 갖는 트랜지스터의 동작 속도가 향상될 수 있는 동시에, 두꺼운 게이트 절연막 패턴을 갖는 트랜지스터의 GOI가 개선될 수 있다. 이에 따라, 고성능의 신뢰성이 향상된 트랜지스터들을 포함하는 반도체 장치의 제조 방법이 제공될 수 있다. 또한, 게이트 유기 드레인 누설 전류가 감소될 수 있다. 이에 따라, 신뢰성이 향상된 트랜지스터를 포함하는 반도체 장치의 제조 방법이 제공될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 11을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant : PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 12를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 13은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 13을 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator : MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 11에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor : ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 기판
112 : 소자분리막
116 : 실리콘 채널
116SG : 실리콘 게르마늄 채널
118 : 제 1 게이트 절연막
118a : 제 1 게이트 절연막 패턴
120 : 실리콘 질화막
122 : 캡핑 산화막
124 : 제 1 포토레지스트 패턴
126 : 희생 산화막
128 : 제 2 포토레지스트 패턴
130 : 버퍼막 패턴
132 : 제 2 게이트 절연막 패턴
134 : 게이트 전극
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스

Claims (10)

  1. n형 영역 및 p형 영역을 각각 갖는 제 1 영역 및 제 2 영역을 포함하되, 상기 제 1 영역의 상기 n형 영역은 실리콘 채널을 갖고, 상기 제 1 영역의 상기 p형 영역은 실리콘 게르마늄 채널을 갖고, 그리고 상기 제 2 영역의 상기 n형 및 p형 영역들 각각은 실리콘 채널을 갖는 기판; 및
    상기 제 2 영역의 상기 n형 및 p형 영역들의 상기 기판의 표면 상에 구비되되, 열 산화막인 제 1 게이트 절연막 패턴들을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 영역의 상기 n형 및 p형 영역들의 상기 기판의 표면, 및 상기 제 1 게이트 절연막 패턴들 상에 구비된 제 2 게이트 절연막 패턴들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 2 게이트 절연막은 실리콘 산화물 또는 고유전율 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제 1 영역의 상기 n형 및 p형 영역들의 상기 기판과 상기 제 2 게이트 절연막 패턴들 사이, 및 상기 제 1 게이트 절연막 패턴들과 상기 제 2 게이트 절연막 패턴들 사이에 구비되는 버퍼막 패턴들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 제 2 게이트 절연막 패턴들 상에 구비된 게이트 전극들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 게이트 전극은 금속 게이트인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 1 영역의 상기 p형 영역의 상기 실리콘게르마늄 채널은 상기 기판 내에 구비되는 것을 특징으로 하는 반도체 장치.
  8. 기판에 제 1 영역의 n형 영역 및 p형 영역, 및 제 2 영역의 n형 영역 및 p형 영역을 정의하는 소자분리막을 형성하는 것;
    상기 기판 상에 상기 제 1 영역의 상기 p형 영역을 노출하는 열 산화막인 제 1 게이트 절연막을 형성하는 것;
    상기 제 1 영역의 상기 p형 영역의 상기 기판에 선택적으로 실리콘 게르마늄 채널을 형성하는 것; 및
    상기 제 1 영역의 상기 n형 영역 상의 상기 제 1 게이트 절연막을 선택적으로 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 2 영역 상의 상기 제 1 게이트 절연막을 갖는 상기 기판의 전면 상에 제 2 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 2 게이트 절연막은 실리콘 산화물 또는 고유전율 물질을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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