KR20150092542A - 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물 - Google Patents

트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물 Download PDF

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Abstract

본 기술은 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있는 트랜지스터 및 그 제조 방법을 제공하며, 본 기술에 따른 트랜지스터 제조 방법은 NMOS 영역 및 PMOS 영역을 갖는 반도체 기판을 준비하는 단계; 상기 PMOS 영역의 반도체기판 내에 저마늄함유채널영역을 형성하는 단계; 상기 NMOS 영역의 반도체기판 상에 제1고유전층, 캡층 및 제1금속함유층을 포함하는 제1게이트스택층을 형성하는 단계; 상기 PMOS 영역의 반도체 기판 상에 제2고유전층 및 제2금속함유층을 포함하는 제2게이트스택층을 형성하는 단계; 상기 제1게이트스택층에 비소(As)를 도입하는 단계; 상기 제2게이트스택층에 알루미늄(Al)을 도입하는 단계; 및 상기 비소도입된 제1게이트스택층 및 상기 알루미늄도입된 제2게이트스택층을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트구조물 및 제2게이트구조물을 형성하는 단계를 포함할 수 있다.

Description

트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물{METHOD AND GATE RUCTURE FOR THRESHOLD VOLTAGE MODULATION IN TRANSISTORS}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 트랜지스터의 문턱전압 조절을 위한 방법 및 게이트구조물에 관한 것이다.
성능을 향상시키기 위해 트랜지스터를 스케일링하면 게이트유전층(Gate dielectric)의 두께가 얇아지면서 게이트 누설(Gate leakage)이 많아진다. 이러한 문제를 해결하기 위해, 게이트유전층은 SiO2의 유전상수보다 큰 유전상수를 갖는 고유전물질(High-k material)로 대체되었다. 고유전물질은 하프늄, 지르코늄 등을 함유하는 금속산화물(Metal oxide)을 포함할 수 있다. 고유전물질을 도입하므로써, 새로운 문제, 즉 페르미 레벨 피닝 현상(Fermi level pinning effect)이 발생하였으며, 이는 고유전물질과 폴리실리콘 게이트전극 간의 접촉에서 초래된다. 페르미 레벨 피닝은 폴리실리콘 게이트전극/금속산화물 경계의 기본 특성이며, 트랜지스터의 문턱전압을 증가시키게 된다.
최근에, 페르미 레벨 피닝을 해결하기 위해 고유전물질과 금속게이트전극(Metal gate electrode)을 포함하는 게이트구조물을 도입하고 있다. 그러나, CMOS 장치 제조 공정에 각 트랜지스터에 적합한 문턱전압(Vt)을 필요로 하는 N형 일함수 및 P형 일함수를 갖는 금속게이트전극을 형성하기 어렵다. 또한, 각 트랜지스터에 적합한 일함수를 갖는 금속게이트전극을 형성하더라도 금속게이트전극과 접촉하는 게이트유전층의 재료, 게이트스택 형성 공정(예컨대, 식각 및 고온의 열공정)으로부터 발생되는 여러가지 원인으로 인해, 게이트구조물의 유효일함수가 변동될 수 있다.
본 실시예들은 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있는 트랜지스터 및 그 제조 방법을 제공한다.
본 실시예에 따른 트랜지스터 제조 방법은 NMOS 영역 및 PMOS 영역을 갖는 반도체 기판 상부에 금속함유층을 포함하는 게이트스택층을 형성하는 단계; 상기 NMOS 영역의 게이트스택층에 비소(As)를 도입하는 단계; 상기 PMOS 영역의 게이트스택층에 알루미늄(Al)을 도입하는 단계; 및 상기 비소 및 알루미늄이 도입된 게이트스택층을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트구조물과 제2게이트구조물을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 트랜지스터 제조 방법은 NMOS 영역 및 PMOS 영역을 갖는 반도체 기판을 준비하는 단계; 상기 PMOS 영역의 반도체기판 내에 저마늄함유채널영역을 형성하는 단계; 상기 NMOS 영역의 반도체기판 상에 제1고유전층, 캡층 및 제1금속함유층을 포함하는 제1게이트스택층을 형성하는 단계; 상기 PMOS 영역의 반도체 기판 상에 제2고유전층 및 제2금속함유층을 포함하는 제2게이트스택층을 형성하는 단계; 상기 제1게이트스택층에 비소(As)를 도입하는 단계; 상기 제2게이트스택층에 알루미늄(Al)을 도입하는 단계; 및 상기 비소도입된 제1게이트스택층 및 상기 알루미늄도입된 제2게이트스택층을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트구조물 및 제2게이트구조물을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 트랜지스터는 제1게이트구조물을 갖는 N 채널 트랜지스터와 제2게이트구조물을 갖는 P 채널트랜지스터를 포함하는 트랜지스터에 있어서, 상기 제1게이트구조물은 제1고유전층, 상기 제1고유전층 상의 란탄산화물을 포함하는 캡층, 상기 캡층 상의 제1금속게이트전극 및 상기 캡층과 제1금속게이트전극의 계면에 위치하는 비소를 포함하고, 상기 제2게이트구조물은 제2고유전층, 상기 제2고유전층 상의 제2금속게이트전극 및 상기 제2고유전층과 제2금속게이트전극의 계면에 위치하는 알루미늄을 포함하며, 상기 제2게이트구조물 아래에 형성된 저마늄함유채널영역을 포함할 수 있다.
본 기술은 비소(As)가 도입된 게이트구조물에 의해 N 채널 트랜지스터의 문턱전압을 용이하게 조절할 수 있는 효과가 있다. 아울러, 고유전층과 금속게이트전극 사이에 캡층을 형성하므로써 문턱전압을 더욱 조절할 수 있다.
그리고, 본 기술은 알루미늄(Al)가 도입된 게이트구조물에 의해 P 채널 트랜지스터의 문턱전압을 용이하게 조절할 수 있는 효과가 있다.
결국, 본 기술은 CMOSFET의 집적 공정시 N 채널트랜지스터와 P 채널트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있다.
도 1은 제1실시예에 따른 트랜지스터를 도시한 도면이다.
도 2a 내지 도 2g는 도 1에 도시된 트랜지스터를 형성하는 방법의 일예를 설명하기 위한 도면이다.
도 3a는 도 2g의 A 부분의 확대도이다.
도 3b는 도 2g의 B 부분의 확대도이다.
도 4는 제2실시예에 따른 트랜지스터를 도시한 도면이다.
도 5a 내지 도 5c는 제2실시예에 따른 트랜지스터를 제조하는 방법의 다양한 변형예를 도시한 도면이다.
도 6은 제3실시예에 따른 트랜지스터를 도시한 도면이다.
도 7a 내지 도 7d는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 8은 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 메모리 장치를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 트랜지스터를 도시한 도면이다.
도 1을 참조하면, 트랜지스터(100)는 제1트랜지스터(100A)와 제2트랜지스터(100B)를 포함한다. 제1트랜지스터(100A)는 N 채널 트랜지스터를 포함한다. 제1트랜지스터(100A)는 NMOSFET(도면부호 'NMOS')를 포함할 수 있다. 제2트랜지스터(100B)는 P 채널 트랜지스터를 포함한다. 제2트랜지스터(100B)는 PMOSFET(도면부호 'PMOS')를 포함할 수 있다. 제1트랜지스터(100A)와 제2트랜지스터(100B)는 소자분리영역(Isolation region, 102)에 의해 분리된다.
제1트랜지스터(100A)는 제1게이트구조물(First gate structure, 100N), 제1소스영역(First source region, 108N) 및 제1드레인영역(First drain region, 109N)을 포함한다. 제1게이트구조물(100N)은 기판(101) 상에 형성된다. 제1소스영역(108N) 및 제1드레인영역(109N)은 기판(101) 내에 형성된다. 제1게이트구조물(100N)은 제1계면층(First interface layer, 104N), 제1고유전층(First high-k layer, 105N), 캡층(Cap layer, 106N) 및 제1금속게이트전극(First metal-gate electrode, 107N)을 포함한다.
제1게이트구조물(100N)에는 제1화학종(First species, 110N)이 도입(Introduced)되어 있다. 제1화학종(110N)은 비소(Arsenic, As)를 포함할 수 있다. 비소(As)는 전기음성도(Electronegativity)가 약 2.18로서, 상대적으로 전기음성도가 크다. 일함수(Work function)는 전기 음성도와 밀접한 관계가 있다. 비소가 도입됨에 따라 일함수가 조절된다. 제1화학종(110N)은 제1금속게이트전극(107N)과 캡층(106N)의 계면에 위치할 수 있다. 또한, 제1화학종(110N)은 제1고유전층(105N), 캡층(106N) 및 제1금속게이트전극(107N) 내에 위치할 수도 있다. 위와 같이, 제1화학종(110N)에 의한 일함수 조절에 의해 제1트랜지스터(100A)의 문턱전압(Threshold voltage)이 조절된다. 아울러, 제1화학종(110N) 및 캡층(106N)에 의해 제1고유전층(105N) 내에 원하는 방향의 다이폴(Dipole)이 생성되고, 이에 따라 문턱전압이 더욱 조절될 수 있다.
제1금속게이트전극(107N)은 저저항 물질(Low resistivity material)을 포함한다. 제1금속게이트전극(107N)은 금속함유물질(Metal-containing material)을 포함할 수 있다. 예를 들어, 제1금속게이트전극(107N)은 화학양론적조성비를 갖는 티타늄질화물(Stoichiometric-Titanium nitride)을 포함할 수 있다. 화학양론적조성비는 티타늄과 질소의 조성비가 1:1이다. 제1화학종(110N)의 도입에 의해 제1금속게이트전극(107N)은 일함수가 조절(modulated)될 수 있다. 예컨대, 제1화학종(110N)에 의해 제1금속게이트전극(107N)은 N형 일함수(N-type Work function)를 갖는다. N형 일함수는 실리콘의 미드갭일함수(Mid-gap work function)보다 작은 일함수이다. 이와 같이, 제1화학종(110N)이 도입됨에 따라 일함수를 낮출 수 있다.
제2트랜지스터(100B)는 저마늄채널영역(103P), 제2게이트구조물(100P), 제2소스영역(108P) 및 제2드레인영역(109P)을 포함한다. 제2게이트구조물(100P)은 기판(101) 상에 형성된다. 제1소스영역(108P) 및 제1드레인영역(109P)은 기판(101) 내에 형성된다. 제2게이트구조물(100P)은 제2계면층(104P), 제2고유전층(105P) 및 제2금속게이트전극(107P)을 포함한다. 제2게이트구조물(100P) 아래의 기판(101) 내에 저마늄함유채널영역(103P)이 형성된다. 저마늄함유채널영역(103P)은 제2소스영역(108P)과 제2드레인영역(109P) 사이에 위치한다.
제2게이트구조물(100P)에는 제2화학종(Second species, 110P)이 도입되어 있다. 제2화학종(110P)은 알루미늄(Aluminum, Al)을 포함할 수 있다. 알루미늄(Al)은 전기음성도가 약 1.6로서, 상대적으로 전기음성도가 작다. 알루미늄이 도입됨에 따라 일함수가 조절된다. 제2화학종(110P)은 제2금속게이트전극(107P)과 제2고유전층(105P)의 경계에 위치할 수 있다. 또한, 제2화학종(110P)은 제2고유전층(105P) 및 제2금속게이트전극(107P) 내에 위치할 수도 있다. 위와 같이, 제2화학종(110P)에 의한 일함수 조절에 의해 제2트랜지스터(100B)의 문턱전압(Threshold voltage)이 조절된다. 아울러, 제2화학종(110P)에 의해 유도된 다이폴에 의해 문턱전압이 추가로 조절될 수 있다. 더욱더, 저마늄채널영역(103P)에 의해 제2트랜지스터(100B)의 문턱전압(Threshold voltage)이 더 조절된다.
제2금속게이트전극(107P)은 저저항 물질을 포함한다. 제2금속게이트전극(107P)은 금속함유물질을 포함할 수 있다. 제1금속게이트전극(107N)과 제2금속게이트전극(107P)은 동일한 금속함유물질일 수 있다. 예를 들어, 제2금속게이트전극(107P)은 화학양론적조성비를 갖는 티타늄질화물을 포함할 수 있다. 제2화학종(110P)의 도입에 의해 제2금속게이트전극(107P)은 일함수가 조절될 수 있다. 예컨대, 제2화학종(110P)에 의해 제2금속게이트전극(107P)은 P 일함수(P-type work function)를 갖는다. P형 일함수는 실리콘의 미드갭일함수보다 큰 일함수이다. 이와 같이, 제2화학종(110P)이 도입됨에 따라 일함수를 증가시킬 수 있다.
제1계면층(104N) 및 제2계면층(104P)은 동일 물질일 수 있다. 제1계면층(104N) 및 제2계면층(104P)은 실리콘산화물(Silicon oxide) 또는 실리콘산질화물(Silicon oxynitride)을 포함할 수 있다. 예를 들어, 제1계면층(104N) 및 제2계면층(104P)은 SiO2 또는 SiON을 포함할 수 있다. 제1계면층(104N) 및 제2계면층(104P)은 기판(101)과 제1고유전층(105N) 및 제2고유전층(105P)간의 계면특성을 개선시켜 캐리어 이동도(carrier Mobility) 특성을 향상시키는 역할을 한다.
제1고유전층(105N) 및 제2고유전층(105N, 105P)은 동일 물질일 수 있다. 제1고유전층(105N) 및 제2고유전층(105N, 105P)은 고유전상수(High-k)를 갖는 물질을 포함한다. 제1고유전층(105N) 및 제2고유전층(105P)은 SiO2의 유전율(약 3.9)보다 큰 유전상수를 갖는다. 제1고유전층(105N) 및 제2고유전층(105P)은 제1계면층(104N) 및 제2계면층(104P)보다 큰 유전상수를 가질 수 있다. 제1고유전층(105N) 및 제2고유전층(105P)은 금속산화물(metal oxide), 금속실리케이트(metal silicate) 또는 금속실리케이트질화물(metal silicate nitride)을 포함할 수 있다. 제1고유전층(105N) 및 제2고유전층(105P)은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유한다. 제1고유전층(105N) 및 제2고유전층(105P)은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들 재료들의 조합을 포함할 수 있다. 제1고유전층(105N) 및 제2고유전층(105P)은 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 제1고유전층(105N) 및 제2고유전층(105P)은 하프늄실리케이트질화물(HfSiON), 지르코늄 실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다.
캡층(106N)은 제3화학종(Third species)을 함유하는 물질을 포함한다. 제3화학종에 의해 제1트랜지스터(100A)의 문턱전압이 더 조절될 수 있다. 제3화학종에 의해 다이폴-인터페이스(Dipole-interface)가 형성될 수 있다. 예컨대, 제1계면층(104N)과 제1고유전층(105N)의 계면에 다이폴-인터페이스(Dipole-interface)가 형성된다. 제3화학종은 란탄계 원소(Lanthan base element)를 포함할 수 있다. 캡층(106N)은 란탄산화물(lanthan oxide)을 포함할 수 있다.
도시되지 않았으나, 제1금속게이트전극(107N)과 제2금속게이트전극(107P) 상에 각각 저저항층(Low resistivity layer)이 더 형성될 수 있다. 저저항층은 금속실리사이드(metal silicide)를 포함할 수 있다. 저저항층은 제1게이트구조물(100N) 및 제2게이트구조물(100P)의 저항을 감소시킨다. 저저항층은 백금과 니켈을 함유하는 실리사이드층을 포함한다.
제1소스/드레인영역(108N/109N)은 N형 불순물로 도핑될 수 있다. 제2소스/드레인영역(108P/109P)은 P형 불순물로 도핑될 수 있다.
도 1에 따르면, 제1화학종(110N)이 도입된 제1게이트구조물(100N)에 의해 제1트랜지스터(100A)의 문턱전압이 조절된다. 제1화학종(110N)이 도입된 제1게이트구조물(100N)은 제1화학종(110N)이 미도입된 제1게이트구조물(100N)보다 문턱전압의 조절이 용이하다.
제2화학종(110P)이 도입된 제2게이트구조물(100P)에 의해 제2트랜지스터(100B)의 문턱전압이 조절된다. 제2화학종(110P)이 도입된 제1게이트구조물(100P)은 제2화학종(110P)이 미도입된 제1게이트구조물(100P)보다 문턱전압의 조절이 용이하다.
결국, 제1트랜지스터(100A)와 제2트랜지스터(100P)의 문턱전압을 각각 독립적으로 조절할 수 있다.
도 2a 내지 도 2g는 도 1에 도시된 트랜지스터를 형성하는 방법의 일예를 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 기판(11)을 준비한다. 기판(11)은 복수의 트랜지스터 영역(transistor region)을 포함할 수 있다. 트랜지스터영역은 트랜지스터가 형성될 영역을 의미한다. 복수의 트랜지스터영역은 PMOS 영역(도면부호 'PMOS') 및 NMOS 영역(도면부호 'NMOS')을 포함할 수 있다. 기판(11)은 반도체기판(semiconductor substrate)을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulation) 기판을 포함할 수 있다.
기판(11)에 소자분리영역(Isolation region, 12)이 형성된다. 소자분리영역(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 예를 들어, 소자분리마스크(도시 생략)에 의해 기판(11)이 일정 깊이 식각된다. 이로써 소자분리트렌치(isolation trench)가 형성된다. 소자분리트렌치 내에 절연물(Dielectric)을 갭필하므로써 소자분리영역(12)이 형성된다. 소자분리영역(12)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필절연물(Gapfill Dielectric)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride)과 실리콘산화물(Silicon oxide)를 적층하여 형성할 수 있다. 갭필절연물은 스핀온절연물(Spin On Dielectric; SOD) 등의 실리콘산화물을 포함할 수 있다. 다른 실시예에서, 갭필절연물로서 실리콘질화물이 사용될 수도 있다.
저마늄함유층(Germanium-containing layer, 13)이 형성된다. 저마늄함유층(13)은 PMOS 영역(PMOS)의 기판(11) 상에 선택적으로 형성된다. 저마늄함유층(13)은 저마늄을 포함하는 에피택셜층(epitaxial layer)을 포함한다. 저마늄함유층(13)은 실리콘저마늄에피택셜층(SiGe epitaxial layer)과 실리콘에피택셜층(Si epitaxial layer)을 적층하여 형성할 수 있다. PMOS 영역의 기판(21)의 표면을 일정 깊이 리세스시킨 후 에피택셜성장(Epitaxial growth)에 의해 저마늄함유층(13)이 형성될 수 있다. 다른 실시예에서, 리세스없이 PMOS 영역의 기판(11) 상에 선택적으로 성장될 수 있다. 저마늄함유층(13)에서, 실리콘저마늄에피택셜층과 실리콘에피택셜층은 각각 100Å 미만의 두께를 갖는다. 실리콘저마늄에피택셜층에서 저마늄 농도는 40% 미만이 되도록 조절된다. 저마늄함유층(13)은 PMOS 영역에 채널을 형성하기 위함이다.
기판(11) 상에 계면층(Interface layer, 14)이 형성된다. 계면층(14) 상에 고유전층(High-k layer, 15)이 형성된다. 계면층(14) 및 고유전층(15)은 PMOS 영역(PMOS)과 NMOS 영역(NMOS)에서 동일한 재료로 형성될 수 있다. 계면층(14)을 형성하기 전에, 세정(Cleaning)을 진행할 수 있다. 세정은 불산(HF)을 포함하는 용액을 이용한다. 이와 같이, 세정을 진행하므로써 기판(11) 표면의 자연산화물(native oxide)을 제거한다. 아울러, 기판(11) 표면의 댕글링본드(dangling bond)를 수소(Hydrogen)로 보호(passivation)하여 후속 공정 진행전까지 자연산화물이 성장되는 것을 억제한다.
계면층(14)은 실리콘산화물(Silicon oxide) 또는 실리콘산질화물(Silicon oxynitride)을 포함할 수 있다. 계면층(14)은 열산화(thermal oxidation) 또는 습식산화(wet oxidation)에 의해 형성될 수 있다. 습식산화는 오존(Ozone, O3)을 이용한다. 오존을 이용한 습식산화에 의해 계면층(14)이 형성되고, 고유전층(15)이 하프늄실리케이트인 경우, 고유전층(14) 형성시 하프늄이 다량 함유된(Hf rich) 하프늄실리케이트(HfSiO)가 형성될 수 있다. 이로써, 고유전층(15)의 유전상수 증가 효과를 얻는다. 계면층(14)은 5∼13Å의 두께로 형성한다.
고유전층(15)은 고유전상수(High-k)를 갖는 물질(High-k materials)을 포함한다. 고유전층(15)은 실리콘산화물의 유전상수(약 3.9)보다 큰 유전상수를 갖는다. 고유전층(15)은 계면층(14)보다 큰 유전상수를 가질 수 있다.
고유전층(15)은 금속산화물, 금속실리케이트 또는 금속실리케이트질화물 등을 포함할 수 있다. 금속산화물은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON), 지르코늄실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다.
PMOS 영역(PMOS)과 NMMOS 영역(NMOS)에서 고유전층(15)을 동시에 형성하므로써 공정을 단순화시킨다. 한편, 고유전층(15)은 NMOS 영역(NMOS)과 PMOS 영역(PMOS)에서 서로 다른 재료가 사용될 수도 있다. 고유전층(15)의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 균일한 고유전층(15)을 형성하기 위해 원자층증착법(ALD) 또는 플라즈마-인핸스드 원자층증착법(PEALD)을 이용할 수 있다. 고유전층(15)은 15∼60Å의 두께로 형성할 수 있다.
이하, 실시예에서 고유전층(15)은 금속실리케이트질화물이 사용될 수 있다. 고유전층(15)으로서 금속실리케이트질화물을 형성하기 위해, 먼저 금속실리케이트를 형성한 후 후속하여 질화(Nitridation) 및 어닐링(annealing)을 순차적으로 실시할 수 있다. 질화는 플라즈마질화(Plasma Nitridation)를 포함한다. 이에 따라 고유전층(15)에 질소가 주입된다. 예컨대, 고유전층(15)이 하프늄실리케이트질화물인 경우, 하프늄실리케이트(HfSiO)를 형성한 후 질화에 의해 'HfSiON'이 형성될 수 있다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다. 플라즈마 질화는 400∼600℃의 온도에서 진행할 수 있다. 또한, 플라즈마 질화는 반응가스로서 아르곤(Ar)과 질소 가스(N2)를 혼합하여 사용할 수 있다. 이와 같은 플라즈마 질화에 의해 금속실리케이트는 금속실리케이트질화물이 된다. 플라즈마 질화를 위한 질소 공급원으로는 질소가스(N2) 외에 다른 가스가 사용될 수도 있다. 예컨대, 질소 공급원은 암모니아(NH3), 히드라진(N2H4) 등을 포함할 수 있다. 질화 이후에, 어닐링에 노출된다. 어닐링은 질화 후에 진행하므로 질화 후 어닐(Post Nitridation Anneal; PNA)이라 한다. 플라즈마 질화를 통해 금속실리케이트는 표면에서 질소 부화(Nitrogen-rich) 상태이다. 어닐링을 진행하면 금속실리케이트에 주입된 질소원자를 금속실리케이트 내부에 균일하게 확산시킬 수 있다. 어닐링은 500∼900℃의 온도에서 질소 가스(N2) 분위기로 진행할 수 있다.
상술한 바와 같은 일련의 금속실리케이트 형성, 질화 및 어닐링에 의해 고유전층(15)으로서 금속실리케이트질화물이 형성될 수 있다. 금속실리케이트 질화물을 이용하여 고유전층(15)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 고유전층(15)은 게이트절연층(Gate dielectric layer)이 될 수 있다.
고유전층(15) 상에 캡층(Cap layer, 16A)이 형성된다. 캡층(16A)은 고유전층(15) 내 산소공공(Oxygen vacancy)으로 인한 트랩된 전자(trapped electron)를 제어하기 위한 물질을 포함한다. 캡층(16A)은 란탄계 원소를 함유할 수 있다. 캡층(16A)은 란탄산화물을 포함할 수 있다. 캡층(16A)은 PMOS 영역(PMOS)과 NMOS 영역(NMOS)의 기판(11) 상부에서 동시에 형성된다. 캡층(16A)은 '고유전층을 캡핑하는 고유전층캡(High-k Cap)'이라 지칭된다. 캡층(16A)은 제1부분(first portion)과 제2부분(second portion)을 갖는다. 제1부분은 NMOS 영역의 기판(11) 상에 형성되고, 제2부분은 PMOS 영역의 기판(11) 상에 형성된다.
캡층(16A) 상에 제1마스크층(16M)이 형성된다. 제1마스크층(16M)은 캡층(16A)의 일부를 마스킹한다. 예컨대, PMOS 영역과 NMOS 영역 중 PMOS 영역의 캡층(16A)을 오픈시킨다. 제1마스크층(16M)은 포토레지스트를 포함할 수 있다.
도 2b에 도시된 바와 같이, 캡층(16A)의 제2부분(Second portion)을 제거한다. 예컨대, 제1마스크층(16M)을 식각장벽으로 하여 PMOS 영역(PMOS)에서 캡층(16A)을 제거한다. 이에 따라, 캡층(16A)의 제1부분이 잔류한다. 예컨대, NMOS 영역(NMOS)에만 캡층(16)이 잔류한다. 또한, 캡층(16A)의 제2부분이 제거됨에 따라 PMOS 영역(PMOS)에는 고유전층(15)이 노출된다.
도 2c에 도시된 바와 같이, 제1마스크층(16M)이 제거된다.
게이트도전층(gate conductive layer, 17)이 형성한다. 게이트도전층(17)은NMOS 영역과 PMOS 영역에서 동일 물질에 의해 형성된다. 게이트도전층(17)은 PMOS 영역의 고유전층(15) 상에 형성됨과 동시에 NMOS 영역의 캡층(16) 상에 형성된다. 게이트도전층(17)의 상부 표면은 평탄화될 수 있다. 게이트도전층(17)은 금속, 금속질화물 또는 금속실리사이드를 포함한다. 게이트도전층(17)은 티타늄질화물을 포함할 수 있다. 게이트도전층(17)은 화학양론적 티타늄질화물로 형성될 수 있다. 화학양론적 티타늄질화물은 티타늄과 질소의 조성비가 약 1:1이다. 티타늄질화물(TiN)은 물리기상증착법(PVD)을 이용하여 형성할 수 있다. 이에 따라, 티타늄질화물 내 티타늄과 질소의 조성비를 조절하기가 용이하다.
위와 같이, 게이트도전층(17)에 의해 예비-제1게이트스택층(18N)과 예비-제2게이트스택층(18P)이 형성된다. 예비-제1게이트스택층(18N)은 NMOS 영역의 기판(11) 상에 형성된다. 예비-제2게이트스택층(18P)은 PMOS 영역의 기판(11) 상에 형성된다. 예비-제1게이트스택층(18N)은 계면층(14), 고유전층(15), 캡층(16) 및 게이트도전층(17)을 포함한다. 예비-제2게이트스택층(18P)은 계면층(14), 고유전층(15) 및 게이트도전층(17)을 포함한다. 예비-제1게이트스택층(18N)은 캡층(16)을 갖고, 예비-제2게이트스택층(18P)은 캡층(16)이 없다. 예비-제1게이트스택층(18N)과 예비-제2게이트스택층(18P)에서, 게이트도전층(17)의 두께가 서로 다를 수 있다. 예컨대, 게이트도전층(17)은 예비-제1게이트스택층(18N)에 형성된 부분이 예비-제2게이트스택층에 형성된 부분보다 얇은 두께를 가질 수 있다. 이와 같은 두께 차이에 의해 일함수 차이를 가질 수 있다. 게이트도전층(17)의 두께 차이는 캡층(16)에 의해 얻어질 수 있다.
도 2d에 도시된 바와 같이, 제2마스크층(19)이 형성된다. 제2마스크층(19)에 의해 예비-제2게이트스택층(18P)이 마스킹되고, 예비-제1게이트스택층(18N)이 오픈된다. 제2마스크층(19)은 포토레지스트를 포함할 수 있다.
예비-제1게이트스택층(18N)에 제1화학종(First species, 20N)이 도입(introduced)된다. 제1화학종(20N)의 도입을 위해 제1이온주입(Firt implantation, 20)이 실시될 수 있다. 제1이온주입(20)은 예비-제1게이트스택층(18N)에 수행된다. 제1이온주입(20)이 진행되는 동안, 제2마스크층(19)에 의해 제2게이트스택층(18P)이 블록킹된다. 제1이온주입(20)은 제1화학종(20N) 또는 제1화학종(20N)을 함유하는 화합물의 이온주입에 의해 진행된다. 제1화학종(20N)은 게이트도전층(17)과 캡층(16)의 계면에 위치할 수 있다. 또한, 제1화학종(20N)은 게이트도전층(17), 캡층(16) 및 고유전층(15) 각각의 내부에 위치할 수 있다. 제1화학종(20N)은 제1전기음성도를 갖는 원소를 포함할 수 있다. 제1전기음성도는 상대적으로 큰 전기음성도를 가질 수 있다. 제1화학종(20N)은 아세닉(As)을 포함할 수 있다.
상술한 바와 같이, 제1이온주입(20)에 의해 제1화학종(20N)이 도입된 제1게이트스택층(21N)이 형성된다. 제1화학종(20N)은 제2게이트스택층(18P)에 도입되지 않는다.
도 2e에 도시된 바와 같이, 제2마스크층(19)이 제거된다.
제3마스크층(22)이 형성된다. 제3마스크층(22)에 의해 제1게이트스택층(21N)이 마스킹되고, 예비-제2게이트스택층(18P)이 오픈된다.
예비-제2게이트스택층(18P)에 제2화학종(Second species, 23P)이 도입된다. 제2화학종(23P)의 도입을 위해 제2이온주입(23)이 실시될 수 있다. 제2이온주입(23)은 예비-제2게이트스택층(18P)에 수행된다. 제2이온주입(23)이 진행되는 동안, 제3마스크층(22)에 의해 제1게이트스택층(21N)이 블록킹된다. 제2이온주입(23)은 제2화학종(23P) 또는 제2화학종(23P)를 함유하는 화합물의 이온주입에 의해 진행된다. 제2화학종(23P)은 게이트도전층(17)과 고유전층(15)의 계면에 위치할 수 있다. 또한, 제2화학종(23P)은 게이트도전층(17) 및 고유전층(15) 각각의 내부에 위치할 수 있다. 제2화학종(23P)은 제2전기음성도를 갖는 원소를 포함할 수 있다. 제2전기음성도는 상대적으로 작은 전기음성도를 가질 수 있다. 제2화학종(23P)은 알루미늄(Al)을 포함할 수 있다.
제2이온주입(23)에 의해 제2화학종(23P)이 도입된 제2게이트스택층(24P)이 형성된다. 제2화학종(23P)은 제1게이트스택층(21N)에 도입되지 않는다.
위와 같은 제1이온주입(20) 및 제2이온주입(23)에 의해 서로 다른 전기음성도를 갖는 제1화학종(20N) 및 제2화학종(23P)이 도입된 제1게이트스택층(21N) 및 제2게이트스택층(24P)이 형성된다. 예컨대, NMOS 영역의 기판(11) 상에는 제1화학종(20N)이 도입된 제1게이트스택층(21N)이 형성된다. PMOS 영역의 기판(11) 상에는 제2화학종(23P)이 도입된 제2게이트스택층(24P)이 형성된다. 제1화학종(20N)은 상대적으로 전기음성도가 크다. 제2화학종(23P)은 상대적으로 전기음성도가 작다. 제1화학종(20N)은 제2화학종(23P)보다 전기음성도가 크다.
도 2f에 도시된 바와 같이, 게이트마스크층(도시생략)을 이용하여 게이트패터닝 공정을 진행한다. 예를 들어, 제1게이트스택층(21N)의 식각에 의해 NMOS 영역(NMOS)의 기판(11) 상에 제1게이트구조물(25N)이 형성된다. 제2게이트스택층(24P)의 식각에 의해 PMOS 영역(PMOS)의 기판(11) 상에 제2게이트구조물(25P)이 형성된다. 제1게이트구조물(25N)과 제2게이트구조물(25P)은 하나의 게이트마스크층을 이용하여 동시에 패터닝하므로써 형성될 수 있다.
제1게이트구조물(25N)은 제1계면층(14N), 제1고유전층(15N), 캡층(16N) 및 제2금속게이트전극(17N)의 순서로 적층될 수 있다. 제1게이트구조물(25N) 내에 제1화학종(20N)이 도입되어 있다.
제2게이트구조물(25P)은 제2계면층(14P), 제2고유전층(15P) 및 제2금속게이트전극(17P)의 순서로 적층될 수 있다. 제2게이트구조물(25P) 내에 제2화학종(23P)이 도입되어 있다.
게이트 패터닝 공정에 후속하여, 당해 기술분야에서 알려진 공정들을 진행할 수 있다.
도 2g에 도시된 바와 같이, 소스/드레인영역을 형성하기 위한 이온주입 및 활성화어닐링이 수행될 수 있다. 소스/드레인영역은 제1소스/드레인영역(26N/27N)과 제2소스/드레인영역(26P/27P)을 포함한다. 제1소스/드레인영역(26N/27N)과 제2소스/드레인영역(26P/27P)은 LDD(lightly doped drain) 구조를 갖도록 형성할 수 있다.
제1소스/드레인영역(26N/27N)은 NMOS 영역(NMOS)의 기판(11)에 형성된다. 제2소스/드레인영역(26P/27P)은 PMOS 영역(PMOS)의 기판(11)에 형성된다. 제1소스/드레인영역(26N/27N)은 N형 도펀트의 이온주입에 의해 형성된다. 제2소스/드레인영역(26P/27P)은 P형 도펀트의 이온주입에 의해 형성된다. 제2게이트구조물(25P) 아래에는 저마늄함유채널영역(13P)이 형성된다. 저마늄함유채널영역(13P)은 제2소스영역(26P)과 제2드레인영역(27P) 사이의 저마늄함유층(13)에 의해 형성된다.
제1소스/드레인영역(26N/27N)과 제2소스/드레인영역(26P/27P)을 형성하므로써 제1트랜지스터(28N)와 제2트랜지스터(28P)가 형성된다. 제1트랜지스터(28N)는 제1게이트구조물(25N)과 제1소스/드레인영역(26N/27N)을 포함한다. 제2트랜지스터(28P)는 제2게이트구조물(25P)과 제2소스/드레인영역(26P/27P)을 포함한다. 제2트랜지스터(28P)는 저마늄함유채널영역(13P)을 더 포함한다. 제1게이트구조물(25N)은 캡층(16N)을 포함하고, 제2게이트구조물(25P)은 캡층이 없는 구조이다. 제1게이트구조물(25N)에는 제1화학종(20N)이 도입되어 있고, 제2게이트구조물(25P)에는 제2화학종(23P)이 도입되어 있다. 활성화어닐링에 의해 제1화학종(20N) 및 제2화학종(23P)이 확산될 수 있다.
제1화학종(20N)에 의해 제1금속게이트전극(17A)의 일함수를 낮추어 제1트랜지스터(28N)의 문턱전압이 조절된다. 아울러, 제1화학종(20N) 및 캡층(16N)에 의해 유도된 다이폴에 의해 문턱전압을 더욱 용이하게 조절할 수 있다.
제2화학종(23P)에 의해 제2금속게이트전극(17P)의 일함수를 높임과 동시에 제2금속게이트전(17P)과 제2고유전층(15P) 사이에 다이폴을 형성하여 제2트랜지스터(28P)의 문턱전압이 조절된다. 아울러, 저마늄함유채널영역(13P)에 의해 문턱전압을 더욱 용이하게 조절할 수 있다.
제1트랜지스터(28N)는 PMOSFET를 포함할 수 있다. 제2트랜지스터(28P)는 NMOSFET를 포함할 수 있다. 따라서, NNMOSFET와 PMOSFET를 포함하는 CMOSFET가 형성된다.
결국, 본 실시예는 CMOSFET의 집적 공정시 NMOSFET와 PMOSFET의 문턱전압을 각각 독립적으로 용이하게 조절할 수 있다.
도 3a는 도 2g의 A 부분의 확대도이다. 도 3b는 도 2g의 B 부분의 확대도이다.
도 3a를 참조하면, 제1화학종(20N)은 제1금속게이트전극(17N)과 캡층(16N)의 계면에 위치할 수 있다. 제1화학종(20N)은 하나의 층을 형성할 수 있다. 예를 들어, 제1금속게이트전극(17N)과 캡층(16N)의 계면에 제1화학종(20N)의 도입층(20NI)이 형성될 수 있다. 다른 실시예에서, 제1화학종(20N)은 다른 화학종들과 결합된 상태로 무작위로 존재할 수도 있다. 여기서, 다른 화학종들은 제1금속게이트전극(17N)과 캡층(16N)의 금속원자를 포함할 수 있다. 또한, 일부 제1화학종(20N)은 제1금속게이트전극(17N), 캡층(16N) 및 제1고유전층(15N) 각각의 내부에 위치할 수도 있다.
도 3b를 참조하면, 제2화학종(23P)은 제2금속게이트전극(17P)과 제2고유전층(15P)의 계면에 위치할 수 있다. 제2화학종(23P)은 하나의 층을 형성할 수 있다. 예를 들어, 제2금속게이트전극(17P)과 제2고유전층(15P)의 계면에 제2화학종(23P)의 도입층(23PI)이 형성될 수 있다. 다른 실시예에서, 제2화학종(23P)은 다른 화학종들과 결합된 상태로 무작위로 존재할 수도 있다. 여기서, 다른 화학종들은 제2금속게이트전극(17P)과 제2고유전층(15P)의 금속원자를 포함할 수 있다. 또한, 일부 제2화학종(23P)은 제2금속게이트전극(17P) 및 제2고유전층(15P) 각각의 내부에 위치할 수도 있다.
도 4는 제2실시예에 따른 트랜지스터를 도시한 도면이다.
도 4를 참조하면, 트랜지스터(200)는 제1트랜지스터(200A)와 제2트랜지스터(200B)를 포함한다. 제1트랜지스터(200A)는 N 채널 트랜지스터(NMOS)를 포함한다. 제2트랜지스터(200B)는 P 채널 트랜지스터(PMOS)를 포함한다. 제1트랜지스터(200A)와 제2트랜지스터(200B)는 소자분리영역(202)에 의해 분리된다.
제1트랜지스터(200A)는 제1게이트구조물(200N), 제1소스영역(208N) 및 제1드레인영역(209N)을 포함한다. 제1게이트구조물(200N)은 기판(201) 상에 형성된다. 제1소스영역(208N) 및 제1드레인영역(209N)은 기판(201) 내에 형성된다. 제1게이트구조물(200N)은 제1계면층(204N), 제1고유전층(205N), 캡층(206N) 및 제1일함수금속게이트전극(207N)을 포함한다. 제1게이트구조물(200N)은 제1전기음성도를 갖는 제1화학종(210N)을 포함한다. 제1화학종(210N)은 비소(Arsenic, As)를 포함할 수 있다. 제1화학종(210N)은 제1일함수금속게이트전극(207N)과 캡층(206N)의 계면에 위치할 수 있다. 또한, 제1화학종(210N)은 제1고유전층(205N), 캡층(206N) 및 제1금속게이트전극(207N) 내에 위치할 수도 있다. 위와 같이, 제1화학종(210N)에 의한 일함수 조절에 의해 제1트랜지스터(200A)의 문턱전압(Threshold voltage)이 조절된다. 아울러, 제1화학종(210N) 및 캡층(206N)에 의해 유도된 다이폴에 의해 문턱전압이 추가로 조절될 수 있다.
제1일함수금속게이트전극(207N)은 제1화학종(210N)의 도입전에 N형 일함수를 갖는 물질을 포함할 수 있다. N형 일함수 물질은 티타늄리치 티타늄질화물을 포함한다. 티타늄리치 티타늄질화물은 화학양론적 조성비보다 티타늄이 많은 티타늄질화물이다. N형 일함수는 실리콘의 미드갭일함수보다 작은 일함수이다. N형 일함수 물질에 제1화학종(210N)이 도입됨에 따라 일함수를 더욱 낮출 수 있다.
제2트랜지스터(200B)는 제2게이트구조물(200P), 제2소스영역(208P) 및 제2드레인영역(209P)을 포함한다. 제2게이트구조물(200P)은 기판(201) 상에 형성된다. 제1소스영역(208P) 및 제1드레인영역(209P)은 기판(201) 내에 형성된다. 제2게이트구조물(200P)은 제2계면층(204P), 제2고유전층(205P) 및 제2일함수금속게이트전극(207P)을 포함한다. 제2게이트구조물(200P)은 제2전기음성도를 갖는 제2화학종(210P)를 포함한다. 제2화학종(210P)은 제2일함수금속게이트전극(207P)과 제2고유전층(205P)의 경계에 위치할 수 있다. 또한, 제2화학종(210P)은 제2고유전층(205P) 및 제2일함수금속게이트전극(207P) 내에 위치할 수도 있다. 위와 같이, 제2화학종(210P)에 의한 일함수 조절에 의해 제2트랜지스터(200B)의 문턱전압(Threshold voltage)이 조절된다. 아울러, 제2화학종(210P)에 의해 유도된 다이폴에 의해 문턱전압이 추가로 조절될 수 있다. 더욱더, 저마늄채널영역(203P)에 의해 제2트랜지스터(200B)의 문턱전압(Threshold voltage)이 더 조절된다.
제2일함수금속게이트전극(207P)과 제1일함수금속게이트전극(207N)은 서로 다른 일함수를 갖는다. 제2일함수금속게이트전극(207P)은 제2화학종(210P)의 도입전에 P형 일함수를 갖는 물질을 포함할 수 있다. 제2일함수금속게이트전극(207P)은 질소 리치 티타늄질화물(N-rich TiN) 또는 티타늄알루미늄질화물(TiAlN)을 포함한다. P형 일함수 물질에 제2화학종(210P)이 도입됨에 따라 일함수를 더욱 증가시킬 수 있다.
제1,2계면층(204N, 204P)은 제1실시예의 계면층(104N, 104P)과 동일한 물질로 형성될 수 있다.
제1,2고유전층(205N, 205P)은 제1실시예의 고유전층(105N, 105P)과 동일한 물질로 형성될 수 있다.
캡층(206N)은 제1실시예의 캡층(106N)과 동일한 물질로 형성될 수 있다. 예컨대, 캡층(206N)은 란탄산화물(lanthan oxide)을 포함할 수 있다.
도시되지 않았으나, 제1일함수금속게이트전극(207N)과 제2일함수금속게이트전극(207P) 상에 각각 저저항층이 더 형성될 수 있다. 저저항층은 금속실리사이드를 포함할 수 있다. 저저항층은 게이트구조물의 저항을 감소시킨다. 저저항층은 백금과 니켈을 함유하는 실리사이드층을 포함한다.
제1소스/드레인영역(208N/209N)은 N형 불순물로 도핑될 수 있다. 제2소스/드레인영역(208P/209P)은 P형 불순물로 도핑될 수 있다.
도 4에 따르면, N 채널 트랜지스터(NMOS)의 문턱전압과 P 채널 트랜지스터(PMOS)의 문턱전압을 각각 독립적으로 조절할 수 있다.
도 5a 내지 도 5c는 제2실시예에 따른 트랜지스터를 제조하는 방법의 다양한 변형예를 도시한 도면이다. 게이트도전층의 형성 방법을 제외한 나머지 방법은 제1실시예를 참조하기로 한다.
도 5a를 참조하면, 저마늄함유층(13), 계면층(14), 고유전층(15) 및 캡층(16)이 형성된다. 캡층(16)은 NMOS 영역에 형성된다. N형 일함수금속층(31) 및 P형 일함수금속층(32)이 형성된다. N형 일함수금속층(31)은 NMOS 영역에 형성된다. P형 일함수금속층(32)은 PMOS 영역에 형성된다.
제1이온주입(33) 및 제2이온주입(34)이 각각 수행된다. 제1이온주입(33)은 NMOS 영역에 수행된다. 제2이온주입(34)은 PMOS 영역에 수행된다. 제1이온주입(33)은 비소의 이온주입이다. 제2이온주입(34)은 알루미늄의 이온주입이다. 제1이온주입(33)이 수행되는 동안 P형 일함수금속층(32)은 마스킹된다. 제2이온주입(34)이 수행되는 동안 N형 일함수금속층(31)은 마스킹된다.
제1이온주입(33)에 의해 비소가 도입된 제1게이트스택층(35N)이 형성된다. 제2이온주입(34)에 의해 알루미늄이 도입된 제2게이트스택층(35P)이 형성된다.
도 5b를 참조하면, 저마늄함유층(13), 계면층(14), 고유전층(15) 및 캡층(16)이 형성된다. 제1티타늄질화물층(41), 제2티타늄질화물층(42) 및 제3티타늄질화물층(43)이 형성된다. 제1티타늄질화물층(41)과 제2티타늄질화물층(42)은 NMOS 영역에 형성된다. 제3티타늄질화물(43)은 PMOS 영역에 형성된다. 제2티타늄질화물층(42)은 제1티타늄질화물층(41) 상에 형성된다. 제1티타늄질화물층(41)은 티타늄리치 티타늄질화물(Ti-rich TiN)을 포함한다. 제2티타늄질화물층(42)은 화학양론적 티타늄질화물을 포함한다. 제3티타늄질화물층(43)은 질소리치 티타늄질화물(N-rich TiN)을 포함한다. 티타늄리치 티타늄질화물(Ti-rich TiN)은 화학양론적 티타늄질화물보다 티타늄의 함량이 더 많다. 질소리치 티타늄질화물(N-rich TiN)은 화학양론적 티타늄질화물보다 질소의 함량이 더 많다. 티타늄리치 티타늄질화물(Ti-rich TiN)은 N형 일함수를 갖는다. 질소리치 티타늄질화물(N-rich TiN)은 P형 일함수를 갖는다.
제1이온주입(44) 및 제2이온주입(45)이 각각 수행된다. 제1이온주입(44)은 NMOS 영역에 수행된다. 제2이온주입(44)은 PMOS 영역에 수행된다. 제1이온주입(44)은 비소의 이온주입이다. 제2이온주입(45)은 알루미늄의 이온주입이다. 제1이온주입(44)이 수행되는 동안 제3티타늄질화물층(43)은 마스킹된다. 제2이온주입(45)이 수행되는 동안 제1 및 제2티타늄질화물(41, 42)은 마스킹된다.
제1이온주입(44)에 의해 비소가 도입된 제1게이트스택층(46N)이 형성된다. 제2이온주입(45)에 의해 알루미늄이 도입된 제2게이트스택층(46P)이 형성된다.
도 5c를 참조하면, 저마늄함유층(13), 계면층(14), 고유전층(15) 및 캡층(16)이 형성된다. 티타늄질화물층(51) 및 티타늄알루미늄질화물층(52)이 형성된다. 티타늄질화물층(51)은 NMOS 영역에 형성된다. 티타늄알루미늄질화물층(52)은 PMOS 영역에 형성된다. 티타늄질화물층(51)은 RF PVD에 의해 형성된다. 이를 'RF PVD TiN'라 약칭한다. RF PVD TiN은 N형 일함수를 갖는다. 티타늄알루미늄질화물층(52)은 P형 일함수를 갖는다.
제1이온주입(53) 및 제2이온주입(54)이 각각 수행된다. 제1이온주입(53)은 NMOS 영역에 수행된다. 제2이온주입(54)은 PMOS 영역에 수행된다. 제1이온주입(53)은 비소의 이온주입이다. 제2이온주입(54)은 알루미늄의 이온주입이다. 제1이온주입(53)이 수행되는 동안 티타늄알루미늄질화물층(52)은 마스킹된다. 제2이온주입(54)이 수행되는 동안 티타늄질화물층(51)은 마스킹된다.
제1이온주입(53)에 의해 비소가 도입된 제1게이트스택층(55N)이 형성된다. 제2이온주입(54)에 의해 알루미늄이 도입된 제2게이트스택층(55P)이 형성된다.
도 6은 제3실시예에 따른 트랜지스터를 도시한 도면이다.
도 6을 참조하면, 핀형 트랜지스터(300)는 제1트랜지스터(300A)와 제2트랜지스터(300B)를 포함한다.
제1트랜지스터(300A)는 기판(301) 상에 형성된 제1핀채널영역(303N)을 포함한다. 제1핀채널영역(303N)은 소자분리영역(302)에 의해 돌출된다. 제1핀채널영역(303N) 상에 제1계면층(305N), 제1고유전층(306N), 캡층(307N) 및 제1금속게이트전극(308N)이 형성된다. 제1금속게이트전극(308N)과 캡층(307N)의 계면에 제1화학종(310N)이 위치한다. 제1화학종(310N)은 비소를 포함한다.
제2트랜지스터(300B)는 기판(301) 상에 형성된 제2핀채널영역(303P)을 포함한다. 제2핀채널영역(303P)은 소자분리영역(302)에 의해 돌출된다. 제1핀채널영역(303P)의 측벽과 상부면 상에 저마늄함유채널영역(304P)이 형성된다. 저마늄함유채널영역(304P) 상에 제2계면층(305P), 제2고유전층(306P) 및 제2금속게이트전극(308P)이 형성된다. 제2금속게이트전극(308P)과 제2고유전층(306P)의 계면에 제2화학종(310P)이 위치한다. 제2화학종(310P)은 알루미늄을 포함한다.
제1금속게이트전극(308N)과 제2금속게이트전극(308P)은 전술한 실시예들과 동일한 물질로 형성될 수 있다.
본 실시예들에 따른 트랜지스터는, 집적 회로에 집적될 수 있다.
본 실시예들에 따른 트랜지스터는 다양한 목적의 트랜지스터를 포함하는 트랜지스터회로에 적용될 수 있다. 예를 들어, IGFET, HEMT, 파워트랜지스터(Power transistor), TFT 등을 포함하는 트랜지스터회로에 적용될 수 있다.
본 실시예들에 따른 트랜지스터 및 트랜지스터회로는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프, 디코더, 입출력회로 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 회로를 포함할 수 있다. 예를 들어, 마이크로프로세서, 모바일장치의 AP 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트, 디스플레이장치를 위한 드라이버회로, 전원관리집적회로 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID, 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.
이하, 본 실시예들에 따른 트랜지스터를 포함하는 다양한 적용예를 살펴보기로 한다.
도 7a 내지 도 7d는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 7a에 도시된 집적회로(400)는 복수의 플라나 트랜지스터(planar transistor, 401)와 복수의 비플라나 트랜지스터(non-planar transistor, 402)를 포함한다.
도 7b에 도시된 집적회로(500)는 복수의 고전압 트랜지스터(High-Voltage Transistor, 501)와 복수의 저전압 트랜지스터(Low Voltage Transistor, 502)를 포함한다.
도 7c에 도시된 집적회로(600)는 복수의 로직 트랜지스터(Logic transistor, 601)와 복수의 비로직 트랜지스터(Non-logic transistor, 602)를 포함한다.
도 7d에 도시된 집적회로(700)는 메모리장치를 위한 트랜지스터(transistor for memory device, 701)와 비메모리장치를 위한 트랜지스터(transistor for non-memory device, 702)를 포함한다.
상술한 집적회로(400, 500, 600, 700)의 트랜지스터들은 본 실시예들에 따른 트랜지스터를 포함할 수 있다. NMOSFET인 경우, NMOSFET의 게이트구조물은 고유전층, 고유전층 상의 캡층, 캡층 상의 금속게이트전극을 포함하고, 내부에 비소가 도입되어 있다. PMOSFET인 경우, PMOSFET의 게이트구조물은 고유전층, 고유전층 상의 금속게이트전극을 포함하고, 내부에 알루미늄이 도입되어 있다.
따라서, 집적회로(400, 500, 600, 700)의 성능을 개선시킬 수 있다.
도 8은 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
도 8을 참조하면, 전자장치(800)는 복수의 PMOSFET(801), 복수의 NMOSFET (802) 및 복수의 CMOSFET(803)를 포함할 수 있다. PMOSFET(801), NMOSFET(802), CMOSFET(803)는 본 실시예들에 따른 PMOSFET, NMOSFET 및 CMOSFET를 포함할 수 있다. NMOSFET(802)의 게이트구조물은 고유전층, 고유전층 상의 캡층, 캡층 상의 금속게이트전극을 포함하고, 그 내부에 비소가 도입되어 있다. PMOSFET(801)의 게이트구조물은 고유전층, 고유전층 상의 금속게이트전극을 포함하고, 그 내부에 알루미늄이 도입되어 있다.
따라서, 성능이 향상된 트랜지스터를 포함함에 따라 전자장치(800)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 메모리 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 장치(900)는 메모리셀어레이(901)와 주변회로(902)를 포함할 수 있다. 주변회로(902)는 디코더, 센스앰프, I/O 회로 등을 포함한다. 주변회로(902)는 복수의 트랜지스터를 포함한다. 주변회로(902)의 트랜지스터들은 본 실시예들에 따른 트랜지스터를 포함할 수 있다. NMOSFET인 경우, NMOSFET의 게이트구조물은 고유전층, 고유전층 상의 캡층, 캡층 상의 금속게이트전극을 포함하고, 내부에 비소가 도입되어 있다. PMOSFET인 경우, PMOSFET의 게이트구조물은 고유전층, 고유전층 상의 금속게이트전극을 포함하고, 내부에 알루미늄이 도입되어 있다.
따라서, 메모리장치(900)는 빠른 동작속도 및 소형화가 가능하다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리영역
103P : 저마늄함유채널영역 104N, 104P : 제1,2계면층
105N, 105P : 제1,2고유전층 106N : 캡층
107N, 107P : 제1,2금속게이트전극 108N, 108P : 제1,2소스영역
109N, 109P : 제1,2드레인영역 110N : 제1화학종
110P : 제2화학종

Claims (20)

  1. NMOS 영역 및 PMOS 영역을 갖는 반도체 기판 상부에 금속함유층을 포함하는 게이트스택층을 형성하는 단계;
    상기 NMOS 영역의 게이트스택층에 비소(As)를 도입하는 단계;
    상기 PMOS 영역의 게이트스택층에 알루미늄(Al)을 도입하는 단계; 및
    상기 비소 및 알루미늄이 도입된 게이트스택층을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트구조물과 제2게이트구조물을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 비소(As)를 도입하는 단계는,
    상기 PMOS 영역의 게이트스택층을 마스킹하는 단계; 및
    상기 NMOS 영역의 게이트스택층에 비소 이온주입을 실시하는 단계
    를 포함하는 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 알루미늄을 도입하는 단계는,
    상기 NMOS 영역의 게이트스택층을 마스킹하는 단계; 및
    상기 PMOS 영역의 게이트스택층에 알루미늄 이온주입을 실시하는 단계
    를 포함하는 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 게이트스택층을 형성하는 단계에서,
    상기 NMOS 영역의 금속함유층과 상기 PMOS 영역의 금속함유층은 동일 저저항 금속으로 형성하는 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 게이트스택층을 형성하는 단계에서,
    상기 NMOS 영역의 금속함유층은 N형 일함수금속을 포함하고, 상기 PMOS 영역의 금속함유층은 P형 일함수금속을 포함하는 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 N형 일함수금속은 화학양론적 티타늄질화물보다 티타늄이 더 많은 티타늄리치 티타늄질화물(Ti-rich TiN)을 포함하고, 상기 P형 일함수금속은 화학양론적티타늄질화물보다 질소가 더 많은 질소리치 티타늄질화물(N-rich TiN)을 포함하는 트랜지스터 제조 방법.
  7. 제5항에 있어서,
    상기 N형 일함수금속은 화학양론적 티타늄질화물(TiN)을 포함하고, 상기 P형 일함수금속은 티타늄알루미늄질화물(TiAlN)을 포함하는 트랜지스터 제조 방법.
  8. 제1항에 있어서,
    상기 게이트스택층을 형성하는 단계에서,
    상기 NMOS 영역의 게이트스택층은 상기 금속함유층 아래의 란탄산화물을 포함하는 캡층을 포함하고, 상기 PMOS 영역의 게이트스택층은 비-캡층 구조로 형성하는 트랜지스터 제조 방법.
  9. NMOS 영역 및 PMOS 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 PMOS 영역의 반도체기판 내에 저마늄함유채널영역을 형성하는 단계;
    상기 NMOS 영역의 반도체기판 상에 제1고유전층, 캡층 및 제1금속함유층을 포함하는 제1게이트스택층을 형성하는 단계;
    상기 PMOS 영역의 반도체 기판 상에 제2고유전층 및 제2금속함유층을 포함하는 제2게이트스택층을 형성하는 단계;
    상기 제1게이트스택층에 비소(As)를 도입하는 단계;
    상기 제2게이트스택층에 알루미늄(Al)을 도입하는 단계; 및
    상기 비소도입된 제1게이트스택층 및 상기 알루미늄도입된 제2게이트스택층을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트구조물 및 제2게이트구조물을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 비소(As)를 도입하는 단계는,
    상기 캡층과 제1금속함유층의 계면에 위치하도록 비소이온주입을 실시하는 단계
    를 포함하는 트랜지스터 제조 방법.
  11. 제9항에 있어서,
    상기 알루미늄을 도입하는 단계는,
    상기 제2고유전층과 제2금속함유층의 계면에 위치하도록 알루미늄이온주입을 실시하는 단계
    를 포함하는 트랜지스터 제조 방법.
  12. 제9항에 있어서,
    상기 캡층은 란탄산화물을 포함하는 트랜지스터 제조 방법.
  13. 제9항에 있어서,
    상기 제1금속함유층과 제2금속함유층은 동일 저저항 금속으로 형성하는 트랜지스터 제조 방법.
  14. 제9항에 있어서,
    상기 제1금속함유층은 N형 일함수금속을 포함하고, 상기 제2금속함유층은 P형 일함수금속을 포함하는 트랜지스터 제조 방법.
  15. 제9항에 있어서,
    상기 제1금속함유층은 티타늄리치 티타늄질화물(Ti-rich TiN)을 포함하고, 상기 제2금속함유층은 질소 리치 티타늄질화물(N-rich TiN)을 포함하는 트랜지스터 제조 방법.
  16. 제9항에 있어서,
    상기 제1금속함유층은 티타늄질화물(TiN)을 포함하고, 상기 제2금속함유층은 티타늄알루미늄질화물(TiAlN)을 포함하는 트랜지스터 제조 방법.
  17. 제1게이트구조물을 갖는 N 채널 트랜지스터와 제2게이트구조물을 갖는 P 채널트랜지스터를 포함하는 트랜지스터에 있어서,
    상기 제1게이트구조물은 제1고유전층, 상기 제1고유전층 상의 란탄산화물을 포함하는 캡층, 상기 캡층 상의 제1금속게이트전극 및 상기 캡층과 제1금속게이트전극의 계면에 위치하는 비소를 포함하고,
    상기 제2게이트구조물은 제2고유전층, 상기 제2고유전층 상의 제2금속게이트전극 및 상기 제2고유전층과 제2금속게이트전극의 계면에 위치하는 알루미늄을 포함하며,
    상기 제2게이트구조물 아래에 형성된 저마늄함유채널영역
    을 포함하는 트랜지스터.
  18. 제17항에 있어서,
    상기 제1금속게이트전극과 제2금속게이트전극은 동일 물질인 트랜지스터.
  19. 제17항에 있어서,
    상기 제1금속게이트전극은 N형 일함수금속을 포함하고, 상기 제2금속게이트전극은 P형 일함수금속을 포함하는 트랜지스터.
  20. 제17항에 있어서,
    상기 N형 일함수금속은 티타늄리치 티타늄질화물(Ti-rich TiN) 또는 티타늄질화물을 포함하고, 상기 P형 일함수금속은 질소 리치 티타늄질화물(N-rich TiN) 또는 티타늄알루미늄질화물(TiAlN)을 포함하는 트랜지스터.
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