KR20130100656A - 반도체 장치를 위한 게이트 구조 - Google Patents

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Abstract

탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치 및 이 반도체 장치를 제조하는 방법이 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성될 수 있다(예컨대, 듀얼 게이트 장치를 제공함). 게이트 유전층 및 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다. 실리사이드층은 완전한 실리사이드층일 수 있고, 핀에 배치된 장치의 채널 영역에 응력을 제공할 수 있다.

Description

반도체 장치를 위한 게이트 구조{GATE STRUCTURE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 이러한 성장 동안, 장치의 기능 밀도는 일반적으로 장치의 피처 사이즈에 의해 증가되거나, 기하하적 크기가 감소되었다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고, 관련 비용을 낮추고, 그리고/또는 성능을 향상시킴으로써 이점을 제공한다. 이와 같은 축소 공정은 또한 IC 제조 및 처리의 복잡성을 증가시켰고, 이러한 진보를 실현하기 위해, IC 제조에서 유사한 개발이 필요하다.
마찬가지로, IC의 증가된 성능 및 기하학적 크기 감소에 대한 요구는 멀티 게이트 장치의 도입을 가져왔다. 이러한 멀티 게이트 장치는 finFET 장치로도 불리는 멀티 게이트 핀 유형 트랜지스터를 포함하는데, 채널이 기판으로부터 확장된 "fin" 상에 형성되기 때문이다. FinFET 장치는 장치의 게이트 폭의 감소를 허용하면서, 채널 영역을 포함하는 핀의 측면 및/또는 탑 상에 게이트를 제공할 수 있다.
반도체 장치의 성능을 개선하는 다른 방식은, 장치의 적절한 영역에 변형(strain)을 제공하거나 장치의 적절한 영역 상에 응력(stress)를 가하는 것이다. 영역에 제공된 응력을 조작하는 것은 FET 장치에서 소수 캐리어 이동도를 개선하는 효과적인 방법이다. 응력이 반도체 장치의 채널에 인가되면, 캐리어의 이동도에 영향이 미칠 수 있고, 그에 따라, 장치의 트랜스컨덕턴스 및 온 전류(on-current)가 변경된다. 예를 들어, 인장 응력(tensile stress)은 채널 영역을 통해 캐리어(예컨대, 정공)의 증가된 이동도를 허용하여 NFET 장치를 유리하게 할 수 있다. 반대로, 압축 응력(compressive stress)은 PFET 장치를 유리하게 할 수 있다.
본 발명의 목적은 반도체 장치를 위한 게이트 구조를 제공하는 것이다.
탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치 및 이 반도체 장치를 제조하는 방법이 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성될 수 있다(예컨대, 듀얼 게이트 장치를 제공함). 게이트 유전층 및 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다. 실리사이드층은 완전한 실리사이드층일 수 있고, 핀에 배치된 장치의 채널 영역에 응력을 제공할 수 있다.
본 발명에 따르면, 반도체 장치를 위한 게이트 구조를 제공하는 것이 가능하다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 반도체 장치의 실시예의 배경도이다.
도 2은 본 개시의 하나 이상의 양태에 따라 반도체 장치를 제조하는 방법의 실시예의 흐름도이다.
도 3 내지 5는 도 2의 방법의 공정 단계들에 따른 반도체 장치의 일 실시예의 횡단면도이다.
도 6 내지 11은 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제1 실시예의 횡단면도이다.
도 12 내지 15는 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제2 실시예의 횡단면도이다.
도 16 내지 19는 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제3 실시예의 횡단면도이다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 부품 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 다양한 실시예들 사의의 관계를 지시하지 않는다. 당업자는 본 명세서에 특별하게 기술되지 않았지만 본 개시의 원리를 포함할 수 있는 다양한 등가물을 창안할 수 있을 것임을 이해한다.
반도체 장치(100)가 도 1에 나타난다. 반도체 장치(100)는 finFET 유형 장치(들)을 포함한다. 반도체 장치(100)는 n형 finFET 또는 p형 finFET일 수 있다. 반도체 장치(100)는 마이크로프로세서, 메모리 장치와 같은 IC, 및/또는 다른 IC에 포함될 수 있다. 반도체 장치(100)는 기판(102), 복수의 핀(104), 복수의 분리 구조(106), 및 복수의 핀(104) 각각에 배치된 게이트 구조(108)를 포함한다. 복수의 핀(104) 각각은 소스/드레인 영역(110으로 표기됨)을 포함하고, 여기서 소스 피처 또는 드레인 피처는 핀(104) 안에, 핀 상에 및/또는 핀을 둘러싸고 형성된다. 핀(104)의 채널 영역은 게이트 구조(108) 밑에 있고, 112로 표기된다.
기판(102)은 실리콘 기판일 수 있다. 대안적으로, 기판(102)은, 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안으로, 기판(102)는 절연 기판상의 반도체(semiconductor on insulator; SOI) 기판이다.
분리 구조(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 저 유전율(low-k) 유전체, 및/또는 다른 적합한 절연 물질로 형성될 수 있다. 분리 구조(106)는 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처일 수 있다. 실시예에서, 분리 구조는 STI 피처이고, 기판(102)에서 트렌치를 에칭함으로써 형성된다. 그 다음에, 트렌치는 분리 물질로 충진(fill)될 수 있고, 화학적 기계적 연마(chemical mechanical polish; CMP)가 뒤따른다. 분리 구조(106) 및/또는 핀 구조(104)를 위한 다른 제조 기술이 가능하다. 분리 구조(106)는 다층 구조를 포함할 수 있고, 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조를 포함할 수 있다.
핀 구조(104)는 하나 이상의 장치가 형성되는 활성 영역을 제공할 수 있다. 실시예에서, 트랜지스터 장치의 채널은 핀(104)에 형성된다. 핀(104)은 실리콘, 또는 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 공정 및 에칭 공정을 포함하는 적합한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 (예컨대, 실리콘층 상에서) 기판 위에 놓인 포토레지스트층(레지스트)을 형성하는 단계, 패턴으로 레지스트를 노출하는 단계, 포스트 노출 베이크 공정을 수행하는 단계, 및 레지스트를 포함하는 마스크 요소를 형성하기 위해서 레지스트를 현상하는 단계를 포함할 수 있다. 그 다음에, 에칭 공정이 실리콘층 내에 리세스를 형성하는 동안 마스크 요소가 기판의 영역을 보호하는데 이용되어, 확장된 핀이 남게된다. 리세스는 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 이용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하는 방법의 다수의 다른 실시예들이 적합할 수 있다.
실시예에서, 핀(104)은 대략 10 나노미터(nm)의 폭과 대략 15 nm와 40 nm 사이의 높이(분리 영역(106) 위의 핀의 높이로 측정됨)를 갖는다. 그러나, 다른 치수들이 핀(104)에 이용될 수 있음을 이해해야 한다. 핀(104)은 n형 도펀트 및/또는 p형 도펀트를 이용하여 도핑될 수 있다.
게이트 구조(108)는 게이트 유전층, 일 함수층, 및/또는 하나 이상의 추가 층들을 포함할 수 있다. 실시예에서, 게이트 구조(108)는 이하의 실시예들에서 기술되는 바와 같은 실리사이드층을 포함한다. 실리사이드층은 게이트 유전층 및/또는 일 함수층 위에 놓일 수 있다.
실시예에서, 반도체 장치(100)가 제조 동안에 제공되고, 게이트 구조(108)는 금속 게이트 구조를 형성하는데 이용되는 교체 게이트 공정으로 형성되는 바와 같은 희생 게이트 구조이다. 실시예에서, 게이트 구조(108)는 폴리실리콘을 포함한다. 다른 실시예에서, 게이트 구조(108)는 금속 게이트 구조를 포함한다.
게이트 구조(108)의 게이트 유전층은 실리콘 다이옥사이드를 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안적으로, 게이트 구조(108)의 게이트 유전층은 하프늄 산화물(hafnium oxide; HfO2)과 같은 고유전율(high-k) 유전층을 포함할 수 있다. 대안적으로, 고유전율 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 고유전율 유전층은 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
실시예들에서, 게이트 구조(108)는 금속 게이트 구조일 수 있다. 금속 게이트 구조는, 이하에 기술되는 바와 같은 계면층(들), 게이트 유전층(들), 일 함수층(들), 실리사이드층들을 포함하고, 충진 금속층(들), 및/또는 금속 게이트 구조를 위한 다른 적합한 물질을 포함할 수 있다. 다른 실시예들에서, 금속 게이트 구조(108)는 캡핑층, 에칭 정지층, 및/또는 다른 적합한 물질을 더 포함할 수 있다. 계면층은 실리콘 산화물(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체를 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 증착(ALD), CVD 및/또는 다른 적합한 유전체에 의해 형성될 수 있다.
게이트 구조(108)에 포함될 수 있는 예시적인 p형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 물질, 또는 이들의 조합을 포함한다. 게이트 구조(108)에 포함될 수 있는 예시적인 n형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수층의 물질 구성과 연관되고, 이에 따라, 제1 일 함수층의 물질은 그 일 함수 값을 조정하도록 선택되어, 원하는 문턱값 전압(Vt)이 각각의 영역에서 형성될 장치에서 획득되도록 한다. 일 함수층(들)은 CVD, PVD 및/또는 다른 적합한 공정에 의해 증착될 수 있다. 충진 금속층은 Al, W, 또는 Cu 및/또는 다른 적합한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 충진 금속은 일 함수 금속층(들) 위에 증착될 수 있어서, 더미 게이트 구조의 제거로 형성된 개구부 및 트렌치의 잔여 부분을 충진한다. 실리사이드층은 일 함수층과 충진 금속 사이에 개재될 수 있다. 실리사이드층은, 예를 들어 도 8, 도 9, 도 14 및 도 17을 각각 참조하여 이하에 기술되는, 실리사이드층(802), 실리사이드층(902), 실리사이드층(1402) 및/또는 실리사이드층(1702)과 같은 층들과 실질적으로 유사할 수 있다.
반도체 장치(100)는, 특별하게 예시되지 않았지만 추가의 소스/드레인 영역, 층간 유전체(ILD)층, 콘택, 상호접속, 및/또는 다른 적합한 피처를 포함하는 다른 층들 및/또는 피처를 포함할 수 있다.
반도체 장치(100)는 채널 영역(112)에서 핀(104) 상에 그리고 핀 내에 제공된 응력으로 성능에 도움이될 수 있다. 실시예에서, 인장 변형(tensile strain)이 생성될 수 있다. 실시예에서, 압축 변형(compressive strain)이 생성될 수 있다. 변형은 도 2를 참초하여 이하에 기술되는, 방법(200)을 이용하여 획득될 수 있다. 실시예에서, 응력은 채널 영역 상에 제공된 게이트 구조에서 완전한 실리사이드층의 배치를 통해 채널에 제공된다. 핀에 의해 제공된 응력의 설명은 2011년 9월 23일 자에 출원된 출원서 제13/243,723호(대리인 사건 번호 2011-0614/24061.1884)에 또한 기술되고, 이것은 그 전체 내용이 참조용으로 본 명세서에 통합된다.
이제 도 2를 참조하면, 본 개시의 하나 이상의 양태에 따른 반도체 장치의 제조 방법(200)의 흐름도가 나타난다. 방법(200)은 전계 효과 트랜지스터(field effect transistor; FET)와 같은 반도체 장치의 하나 이상의 영역에 제공된 응력 또는 변형을 증가시키도록 구현될 수 있다. 실시예에서, 방법(200)은 멀티 게이트 핀 유형 트랜지스터 또는 finFET 장치를 형성하도록 구현될 수 있다. 실시예에서, 방법(200)은 듀얼 게이트 finFET 장치를 형성하도록 구현될 수 있다. 그러나, 당업자는 본 방법에 유익한 다른 장치 유형을 인식할 수 있다. 도 3 내지 도 19는 도 2의 방법(200)의 공정 단계들에 따라 제조된 반도체 장치의 일 실시예의 횡단면도이다. 도 3 내지 도 19 및 예시된 장치는 오직 전형적인 것으로, 제한하고자 의도된 것이 아님을 이해해야 한다.
방법(200)은 상호형 금속 산화막 반도체(CMOS) 기술 공정 흐름의 피처를 갖는 단계들을 포함하여, 이들은 본 명세서에서 간략하게만 기술됨을 또한 이해해야 한다. 추가적인 단계들이 방법(200) 이전에, 방법 이후에, 및/또는 방법 동안에 수행될 수 있다. 유사하게, 당업자는 본 명세서에 기술된 본 방법에 유익한 장치의 다른 부분을 인식할 수 있다. 반도체 장치(300)의 일부는 CMOS 기술로 제조되어, 일부 공정들은 본 명세서에서 간략하게만 기술됨을 또한 이해한다. 더욱이, 예시된 반도체 장치는, 추가적인 트랜지스터, 양극성 접합 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 장치 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 단순화된다. 본 명세서에 기술된 반도체 장치는 상호접속된 복수의 장치를 포함할 수 있다.
방법(200)은 반도체 기판이 제공되는 블록(202)에서 시작한다. 반도체 기판은 도 1을 참조하여 기술된, 반도체 장치(100)의 반도체 기판(102)을 참조하여 앞서 기술된 것과 실질적으로 유사할 수 있다. 실시예에서, 반도체 기판은 기판으로부터 확장된 복수의 핀들을 포함한다.
도 3의 예를 참조하면, 반도체 장치(300)는 복수의 핀들(104)을 구비한 기판(102)을 포함한다. 분리 구조(예컨대, STI 피처)(106)가 핀(104) 사이에 개재된다. 반도체 장치(300)는 도 1을 참조하여 앞서 기술된, 반도체 장치(300)와 실질적으로 유사할 수 있다.
하드 마스크층(302)이 핀(104)의 탑 표면 위에 있다. 하드 마스크층(302)은 핀(104) 상에 형성될 듀얼 게이트 장치를 제공한다(예컨대, 게이트 구조(108)는 핀(104)의 측면에서 핀(104)의 채널 영역을 인터페이싱하고, (삼중 게이트와는 대조적으로) 듀얼 게이트 트랜지스터를 제공하는 탑 표면은 인터페이싱하지 않는다). 하드 마스크층(302)은 실리콘 질화물 또는 다른 적합한 하드 마스크 물질을 포함할 수 있다.
그 다음, 방법(200)은 블록(204)으로 진행하고, 여기에서 게이트층이 기판 상에 형성된다. 실시예에서, 게이트층은 기판으로부터 확장된 핀 상에 및/또는 핀 주위에 형성된다. 게이트층은 계면층, 게이트 유전층, 일 함수층, 캡핑층, 및/또는 다른 적합한 층과 같은 복수의 층들을 포함할 수 있다.
도 4의 예를 참조하면, 게이트 유전층(402) 및 일 함수 금속층(404)은 기판(102) 상에 배치된다. 특히, 게이트 유전층(402) 및 일 함수 금속층(404)은 핀(104) 상에 배치된다. 이 후에, 게이트 유전층(402) 및 일 함수 금속층(404)은 (이하에 기술되는 바와 같이) 패턴화되어, 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조에 포함될 수 있다.
게이트 유전층(402)은 실리콘 다이옥사이드를 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안적으로, 게이트 유전층(402)은 하프늄 산화물(HfO2)과 같은 고유전율(high-k) 유전층을 포함할 수 있다. 대안적으로, 고유전율 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 고유전율 유전층은 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 계면층(예컨대, 실리콘 산화물)은 게이트 유전층(402)의 기저가 될 수 있다.
일 함수 금속층(404)은 n형 일 함수층 또는 p형 일 함수층일 수 있다. 게이트 구조(108)의 일 함수 금속층(404)에 포함될 수 있는 예시적인 p형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 금속층(404)에 포함될 수 있는 예시적인 n형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 금속층(404)은 복수의 층들을 포함할 수 있다. 일 함수층(들)(404)은 CVD, PVD 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
그 다음, 방법(200)은 블록(206)으로 진행하고, 여기에서 폴리실리콘층이 기판 상에 형성된다. 폴리실리콘층은 핀 위에 놓인 게이트 구조의 일부로서 형성될 수 있다. 실시예에서, 폴리실리콘층은 블록(204)을 참조하여 앞서 기술된, 게이트층 상에 형성된다. 게이트층 및 폴리실리콘층은 패턴화되어, 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조를 제공할 수 있다. 예를 들어, 폴리실리콘층은 금속 게이트 형성 공정(예컨대, 게이트 퍼스트 또는 게이트 라스트 교체 게이트 공정)의 일부로 형성된 희생층일 수 있다. 폴리실리콘층은, 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라스마 촉진 CVD(plasma-enhanced CVD; PECVD)와 같은 적합한 증착 공정에 의해 형성될 수 있다. 도 5의 예를 참조하면, 폴리실리콘층(502)은 게이트층(402/404) 상에 형성된다.
그 다음에, 방법(200)은 블록(208)으로 진행하고, 여기에서 게이트 구조를 패턴화하는 단계, 및 장치의 소스/드레인 영역을 형성하는 단계를 포함한 추가의 제조 공정이 수행된다.
이러한 제조 공정은 당해 기술에 공지된 다양한 피처들을 형성하기 위한 MOS 기술 처리를 포함할 수 있다. 예를 들어, 방법(200)은 게이트 구조를 형성하기 위해 게이트층 및/또는 폴리실리콘층을 패턴화하는 단계를 포함할 수 있다. 패턴화 단계는 포토리소그래피 공정, 에칭 공정, 및/또는 다른 적합한 공정을 포함할 수 있다. 소스/드레인 영역(들)은 또한 게이트 구조에 인접하게 형성될 수 있다. 실시예에서, 소스/드레인 영역(들)은 핀 상에 및/또는 핀 주변에 에피택셜 성장 영역을 포함한다. 스페이서 요소는 게이트 구조의 측벽에 인접하게 형성될 수 있다. 스페이서 요소는 하나 이상의 층들을 포함할 수 있다. 실시예에서, 스페이서 요소는 소스/드레인 확장 영역을 정의한다. 소스/드레인 영역은 에피택셜 성장 공정 동안에 접합 주입 및/또는 in-situ 도핑을 이용하여 도핑될 수 있다. 실리사이드 영역은 소스/드레인 영역 상에 형성될 수 있다. 실리사이드 물질은 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적합한 도전 재료, 및/또는 이들의 조합을 포함할 수 있다. 실리사이드 콘택 피처는 금속층을 증착하는 단계, 실리사이드를 형성하기 위해 금속층이 실리콘과 반응할 수 있도록 금속층을 어닐링하는 단계, 및 그 이후에 비 반응 금속층을 제거하는 단계를 포함하는 공정에 의해 형성될 수 있다.
그 이후에, 콘택 에칭 정지층(contact etch stop layer; CESL) 및 층간 절연체(inter-layer dielectric; ILD)가 게이트 구조 및/또는 소스/드레인 영역 상에 형성될 수 있다. CESL을 형성하는데 이용될 수 있는 물질의 예는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 및/또는 당해 기술에 공지된 다른 물질을 포함한다. CESL은 PECVD 공정 및/또는 다른 적합한 증착 공정 또는 산화 공정에 의해 형성될 수 있다. ILD층은 TEOS(tetraethylorthosilicate) 산화물, 비 도핑 실리콘 글래스와 같은 유전체, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체를 포함할 수 있다. ILD층은 PECVD 공정 또는 다른 적합한 증착 기술에 의해 증착될 수 있다. 이것의 형성 이후에, 화학적 기계적 연마(CMP) 공정이 ILD층을 평탄화할 수 있다. 실시예에서, CMP 공정은 블록(206)에서 앞서 기술된, 폴리실리콘층의 탑 표면을 노출한다.
그 다음에, 방법(200)은 블록(210)으로 진행하고, 여기서 타겟층(들)이 기판 상에 준비된다. 타겟층은 실리콘을 포함한다. 타겟층은 블록(212)를 참조하여 이하에 기술되는 바와 같이, 실리사이드화될 층이다. 타겟층은 장치의 채널 영역 상에 형성되어, 타겟층의 실리사이딩은 장치에 채널 변형을 유도할 수 있는 실리사이드층(예컨대, 완전한 실리사이드층)을 제공하도록 한다. 타겟층은, 예를 들어 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조에 포함될 수 있다.
실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된 폴리실리콘층, 또는 그 일부를 포함한다. 실시예에서, 실리콘을 포함한 층은 기판 위에 증착된다. 타겟층을 형성하는 다양한 실시예들이 도 6과 도 7, 도 12와 도13, 및 도 16을 각각 참조하여 이하에 기술된다. 그러나, 당업자는 본 개시의 범위 내의 다른 실시예들을 인식할 수 있다.
실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된 폴리실리콘층을 제거하고, 타겟층을 제공하기 위해 기판 상에 실리콘을 포함한 층을 형성함으로써 준비된다. 도 6과 도 7을 예로서 이용하면, 폴리실리콘층(502)은 도 6에 예시된 바와 같이 기판(102)으로부터 제거된다. 폴리실리콘층(502)은 적합한 습식 에칭 공정 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 그 후에, 실리콘 함유층(702)이 기판(102) 상에 형성된다. 층(702)은 비결정질 실리콘(a-Si)일 수 있다. 층(702)은 PECVD 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 층(702)의 두께(T1)는 핀들 사이의 공간(S1)의 대략 절반보다 작을 수 있다.
다른 실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된, 폴리실리콘층의 일부를 제거함으로써 준비되고, 폴리실리콘층의 일부가 기판 상에 남게 된다. 그 이후에, 실리콘을 포함하는 추가의 층이 에칭된 폴리실리콘층 상에 형성될 수 있다. 도 12과 도 13을 예로서 이용하면, 폴리실리콘층(502)은 에칭되어, 도 12에 예시된 바와 같이 에칭된 폴리실리콘층(1202)을 형성한다. 폴리실리콘층은 적합한 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 에칭될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 에칭된 폴리실리콘층(1202)은 두께(T2)를 갖는다. 두께(T2)는 분리 영역(106) 위의 핀(104)의 높이인, 높이(H2)의 대략 3분의 2보다 클 수 있다. 그 후에, 실리콘 함유층(1302)이 도 13에서 볼수 있는 바와 같이, 기판(102) 상에 형성된다. 층(1302)은 비결정질 실리콘(a-Si)일 수 있다. 층(1302)의 두께(T3)는 핀들 사이의 공간(S1)의 대략 절반보다 작을 수 있다. 실시예에서, 공간(S1)은 대략 2 nm과 10 nm 사이이다. 실리콘 함유층(1302)이 폴리실리콘층(1202) 상에 직접 형성될 수 있다.
다른 실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된, 폴리실리콘층의 일부를 제거함으로써 준비되고, 폴리실리콘층의 일부가 기판 상에 남게 된다. 잔여 폴리실리콘층이 타겟층으로서 이용된다. 실시예에서, 어떠한 추가적인 실리콘 함유층도 실리사이드로 변환되는 타겟층에 포함되지 않는다. 도 16을 예로서 이용하면, 폴리실리콘층(502)이 에칭되어 에칭된 폴리실리콘층(1602)을 형성한다. 폴리실리콘층은 적합한 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 에칭될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 에칭된 폴리실리콘층(1602)은 두께(T3)를 갖는다. 두께(T3)는 분리 영역(106) 위의 핀(104)의 높이인, 높이(H3) 보다 클 수 있다. 다시 말해서, 에칭된 폴리실리콘층(1602)의 탑 표면은 핀(104)의 탑 표면 위에 있다.
그 다음에, 방법(200)은 블록(212)으로 진행하고, 여기서 블록(210)에 기술된 타겟층(들)의 실리사이딩이 수행된다. 블록(210)을 참조하여 앞서 기술된 타겟층(들)은 완전히 실리사이드화될 수 있다(예컨대, 실리사이드를 제공하기 위해 모든 실리콘 소모됨). 실시예에서, 비결정질 실리콘 타겟층이 실리사이드로 변환된다. 다른 실시예에서, 비결정질 실리콘층 및 밑에 있는 폴리실리콘층이 실리사이드로 변환된다. 실시예에서, 잔여 폴리실리콘층이 실리사이드로 변환된다. 이러한 실시예들 각각이 도 8, 도 9, 도 14, 및 도 17을 참조하여 이하에 기술된다.
실시예에서, 실리사이드층은 니켈과 같은 금소층을 증착하는 단계, 및 금속층이 실리사이드층을 형성하기 위해 실리콘을 포함하는 타겟층과 반응할 수 있도록 금속층을 어닐링하는 단계를 포함하는 공정에 의해 형성된다. 금속층은 물리적 기상 증착(PVD)(스퍼터링), 화학적 기상 증착(CVD), 플라스마 향상 CVD(PECVD), 대기압 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라스마 CVD(HDPCVD), 또는 원자층 CVD(ALCVD)와 같은 종래의 공정을 이용하여 증착될 수 있다. 어닐링은 Ar, He, N2와 같은 가스 분위기 또는 다른 불활성 가스에서 급속 열처리(rapid thermal anneal; RTA)를 이용할 수 있다. 제2 어닐링이 적합한 실리사이드층을 제공하는데 이용될 수 있다. 실리사이드 물질은 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적합한 도전 재료, 및/또는 이들의 조합을 포함할 수 있다. 실리사이드층은 완전히 실리사이드화될 수 있다.
도 8의 예를 참조하면, 층(702)(도 7)은 실리사이드층(802)을 형성하기 위해 완전히 실리사이드화될 수 있다. 도 8은 핀들(104) 사이에 갭(G)을 갖는 실시예를 나타낸다. 다른 실시예에서, 도 9는 실리사이드층(902)이 형성되도록 층(702)이 완전히 실리사이드화되는 것을 나타낸다. 실리사이드층(902)은 어떠한 갭도 남기지 않고, 핀들(104) 사이의 영역을 충진한다. 도 8 및 도 9의 실시예들은 층(702)의 두께 및/또는 실리사이드화 조건에 의해 결정될 수 있다.
도 14의 예를 참조하면, 층(1302)(예컨대, a-Si) 및 에칭된 폴리실리콘층(1202)(도 12)은 실리사이드층(1402)을 형성하기 위해 (양자 모두) 완전히 실리사이드화되었다. 도 14는 핀들(104) 사이에 갭(G2)을 갖는 실시예를 나타낸다. 그러나, 다른 실시예들에서, 실리사이드층(1402)은 핀들(104) 사이의 영역을 충진할 수 있어서, 어떠한 갭도 남기지 않는다. 실리사이드층(1402)은 두께(T1)를 갖는다. 두께(T1)는 핀 높이(H2)보다 클 수 있다. 실리사이드층(1402)의 탑 표면은 핀(104)의 탑 표면 위에 놓일 수 있다.
도 17의 예를 참조하면, 에칭된 폴리실리콘층(1602)(도 16)은 실리사이드층(1702)을 형성하기 위해 완전히 실리사이드화되었다. 실리사이드층(1702)은 두께(T4)를 갖는다. 두께(T4)는 핀 높이(H3)보다 클 수 있다. 실리사이드층(1702)의 탑 표면은 핀(104)의 탑 표면 위에 놓일 수 있다. 따라서, 실리사이드층(1702)은 후속 공정 동안에 핀(104)의 측벽 상에 배치되는 일 함수층(404)를 보호할 수 있다.
앞선 다양한 실시예들에서 기술된 바와 같이 실리사이드층이 형성된 이후에, 임의의 잔여 비반응 금속층이 기판으로부터 제거될 수 있다. 실시예에서, 비반응 니켈은 기판으로부터 제거된다. 실시예에서, 핀 상에 형성된 하드 마스크 위에 놓인 물질이 또한 제거될 수 있다. 도 18의 예를 참조하면, 일 함수 금속(404)은 하드 마스크층(302)(도 17 참조)의 탑 표면으로부터 제거되었다.
그 다음, 방법(200)은 블록(214)으로 진행하고, 여기에서 충진 금속층이 기판 상에 형성된다. 충진 금속층은 블록(212)를 참조하여 이하에 기술되는 바와 같이 형성된 실리사이드층 상에 형성될 수 있다. 충진 금속층은 콘택이 형성될 수 있도록 게이트 구조의 잔여 부분을 "충진"하도록 도울 수 있다. 실시예에서, 충진 금속은 교체 게이트 공정으로 더미 게이트 구조의 제거에 의해 형성된 트렌치 또는 개구부의 잔여 부분을 충진한다. 충진 금속층은 Al, W, 또는 Cu 및/또는 다른 적합한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다.
도 10의 예를 참조하면, 충진 금속층(1002)은 실리사이드층(802) 상에 배치된다. 도 10은 충진 금속층(1002) 증착 이후의 도 8의 실시예를 나타낸다. 도 11의 예를 참조하면, 충진 금속층(1102)은 실리사이드층(902) 상에 배치된다. 도 11은 충진 금속층(1102) 증착 이후의 도 9의 실시예를 나타낸다.
도 15의 예를 참조하면, 충진 금속층(1502)은 실리사이드층(1402) 상에 배치된다. 도 15는 충진 금속층(1502) 증착 이후의 도 14의 실시예를 나타낸다.
도 19의 예를 참조하면, 충진 금속층(1902)은 실리사이드층(1702) 상에 배치된다. 도 19는 충진 금속층(1902) 증착 이후의 도 18과 도 19의 실시예를 나타낸다.
방법(200)은 계속해서 당해 기술에 공지된 다양한 피처들을 형성하기 위한 CMOS 또는 MOS 기술 처리를 더 포함할 수 있다. 수행될 수 있는 예시적인 공정은, 기판 상에 형성된 하나 이상의 반도체 장치를 상호접속할 수 있는 비아 및 상호접속 라인을 구비한 다층 상호접속(MLI), 및 충진 금속층을 포함하는 게이트 구조에 결합되는 콘택 피처의 형성을 포함한다.
따라서, 핀의 측벽 상에 형성될 실리사이드층을 제공하는 장치 및 이 장치를 제조하는 방법이 제공됨을 이해할 것이다. 핀은 finFET와 같은 반도체 장치의 채널을 포함할 수 있다. 실리사이드층은 핀 상에 응력을 제공하여, 장치의 채널 영역에 변형을 유도함으로써 장치에 도움이될 수 있다. finFET는 핀의 탑 표면 상에 배치된 하드 마스크층을 갖는 듀얼 게이트 finFET 장치일 수 있다. 본 명세서에 개시된 상이한 실시예들은 상이한 발명개시를 제공하고, 이들은 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있음을 이해한다.
일 실시예에서, 탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치가 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성된다. 게이트 유전층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상의 게이트 유전층 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다.
제1 핀 및 제2 핀을 구비한 반도체 기판을 제공하는 단계, 및 제1 핀 및 제2 핀의 탑 표면 상에 하드 마스크층을 형성하는 단계를 포함하는 반도체 제조 방법이 또한 기술된다. 일 함수 금속층이 또한 제1 핀 및 제2 핀 상에 형성된다. 그 후에, 실리콘을 포함하는 적어도 하나의 층이 일 함수 금속층 상에 형성된다. 실리사이드 공정은 실리콘을 포함하는 적어도 하나의 층 상에 수행되어 실리사이드층을 형성한다.
또 다른 실시예에서, 핀 유형 전계 효과 트랜지스터(finFET) 장치가 제공된다. 장치는 제1 핀과 제2 핀을 포함하고, 제1 핀과 제2 핀 사이에 개재된 분리 구조를 포함한다. 제1 게이트 구조는 제1 핀의 측벽들과 인터페이싱한다. 제2 게이트 구조는 제2 핀의 측벽들과 인터페이싱한다. 제1 게이트 구조 및 제2 게이트 구조 각각은 완전한 실리사이드층을 포함한다. 완전한 실리사이드층은 제1 핀 및 제2 핀의 채널 영역에 응력을 제공한다.
추가의 실시예에서, finFET 장치는 제1 게이트 구조 및 제2 게이트 구조의 탑 표면 상에 형성된 하드 마스크층을 포함할 수 있다. finFET는 듀얼 게이트 장치(예컨대, 핀의 두 측면(예컨대, 측벽)을 접촉함으로써 채널을 정의함)일 수 있다. 완전한 실리사이드층은 게이트 구조에서 일 함수층과 충진 금속층 사이에 개재될 수 있다.
102: 기판
104: 핀
106: 분리 구조
108: 게이트 구조
110: 소스/드레인 영역
112: 채널 영역

Claims (10)

  1. 반도체 장치에 있어서,
    탑 표면과 제1 측벽 및 제2 측벽을 갖는 제1 핀을 구비한 기판;
    상기 제1 핀의 탑 표면 상에 형성된 하드 마스크층;
    상기 제1 핀의 제1 측벽 및 제2 측벽 및 상기 하드 마스크층 상에 형성된 게이트 유전층;
    상기 제1 핀의 제1 측벽 및 제2 측벽 상의 상기 게이트 유전층 상에 형성된 일 함수 금속층; 및
    상기 제1 핀의 제1 측벽 및 제2 측벽 상의 상기 일 함수 금속층 상에 형성된 실리사이드층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실리사이드층 상에 배치된 금속 충진층을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 핀에 인접한 제2 핀을 더 포함하고,
    상기 금속 충진층은 상기 제1 핀과 상기 제2 핀 사이에 개재(interpose)되는 것인, 반도체 장치.
  4. 제1항에 있어서,
    제2 핀을 더 포함하고,
    상기 실리사이드층은 상기 제1 핀과 상기 제2 핀 사이에 두께를 갖고, 이 두께는 상기 제1 핀의 높이보다 크거나 작으며,
    상기 제1 핀의 높이는 상기 기판에 배치된 분리 구조 위로 확장된 제1 핀의 거리로 정의되는 것인, 반도체 장치.
  5. 반도체 제조 방법에 있어서,
    제1 핀 및 제2 핀을 구비한 반도체 기판을 제공하는 단계;
    상기 제1 핀 및 제2 핀의 탑 표면 상에 하드 마스크층을 형성하는 단계;
    상기 제1 핀 및 제2 핀 상에 일 함수 금속층을 형성하는 단계;
    상기 일 함수 금속층 상에 실리콘을 포함하는 적어도 하나의 층을 형성하는 단계; 및
    상기 실리콘을 포함하는 적어도 하나의 층 상에 실리사이드 공정을 수행하여, 실리사이드층을 형성하는 단계
    를 포함하는 반도체 제조 방법.
  6. 제5항에 있어서, 상기 실리사이드층은 상기 일 함수 금속층 상에 직접 형성되는 것인, 반도체 제조 방법.
  7. 제5항에 있어서,
    상기 실리사이드층 상에 충진 금속층을 형성하는 단계
    를 더 포함하는 반도체 제조 방법.
  8. 제5항에 있어서, 상기 실리콘을 포함하는 적어도 하나의 층을 형성하는 단계는, 비결정질 실리콘층을 형성하는 단계를 포함하는 것인, 반도체 제조 방법.
  9. 핀 유형 전계 효과 트랜지스터(finFET) 장치에 있어서,
    제1 핀과 제2 핀 - 분리 구조는 상기 제1 핀과 제2 핀 사이에 개재됨 - ;
    상기 제1 핀의 측벽들과 인터페이싱하는 제1 게이트 구조; 및
    상기 제2 핀의 측벽들과 인터페이싱하는 제2 게이트 구조
    를 포함하고, 상기 제1 게이트 구조 및 제2 게이트 구조 각각은 완전한 실리사이드층을 포함하고, 상기 완전한 실리사이드층은 상기 제1 핀 및 제2 핀의 채널 영역에 응력(stress)을 제공하는 것인, finFET 장치.
  10. 제9항에 있어서,
    상기 제1 게이트 구조 및 제2 게이트 구조의 탑 표면 상에 형성된 하드 마스크층을 더 포함하는 finFET 장치.
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