KR101334465B1 - 개선된 실리사이드 형성 및 연관된 장치 - Google Patents

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Abstract

개선된 실리사이드 형성 및 연관된 장치가 개시된다. 예시적인 방법은 내부에 이격된 소스 영역 및 드레인 영역을 갖는 반도체 물질을 제공하는 단계; 소스 영역 및 드레인 영역 사이에 개재된 게이트 구조를 형성하는 단계; 내부에 금속 게이트 전극을 형성하기 위해서 게이트 구조 상에서 게이트 교체 공정을 수행하는 단계; 금속 게이트 전극 위에 하드 마스크층을 형성하는 단계; 반도체 물질의 각각의 소스 영역 및 드레인 영역에서 실리사이드층을 형성하는 단계; 금속 게이트 전극을 노출하기 위해 하드 마스크층을 제거하는 단계; 및 소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 실리사이드층들 중 각각 하나의 실리사이드층에 전도성 있게 결합되는 것인, 소스 콘택 및 드레인 콘택을 형성하는 단계를 포함한다.

Description

개선된 실리사이드 형성 및 연관된 장치{IMPROVED SILICIDE FORMATION AND ASSOCIATED DEVICES}
본 발명은 집적 회로(IC) 장치에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 새로운 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 그러나, 이러한 진보는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다. 집적 회로 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트 또는 라인)는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다. 이러한 축소는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이와 같은 축소는 또한 비교적 높은 소비 전력 값을 생성하고, 이것은 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 장치와 같은 낮은 소비 전력 장치를 이용하여 다뤄질 수 있다.
이러한 축소 추세로 인해, 공통 제조 작업은 예를 들어, 높은 종횡비(aspect ratio)로 인해 더욱 어려워지고 있다. 일례로서, 소스 영역 및 드레인 영역과 연관된 소스 콘택(contact) 및 드레인 콘택 사이의 전기 접속을 개선하기 위한 하나의 방식은 이들이 콘택 금속으로 충진(fill)되기 전에 소스 콘택 홀(contact hole) 및 드레인 콘택 홀을 통해 소스 영역 및 드레인 영역 상에서 실리사이드화 공정(silicidation process)을 수행하는 것이었다. 그러나, 이러한 쓰루 콘택 홀(through-contact-hole) 실리사이드화 공정은 콘택 홀이 높은 종횡비를 갖는 경우 더욱 어렵고 덜 성공적일 수 있다. 따라서, 이러한 방식들은 자신의 의도된 목적에는 만족스럽지만, 이 방식들이 모든 면에서 만족스러운 것은 아니다.
본 발명의 목적은 개선된 실리사이드를 형성하고 연관된 장치를 제공하는 것이다.
개선된 실리사이드 형성 및 연관된 장치가 개시된다. 예시적인 방법은 이격된 소스 영역 및 드레인 영역을 갖는 반도체 물질을 제공하는 단계; 소스 영역 및 드레인 영역 사이에 개재된 게이트 구조를 형성하는 단계; 금속 게이트 전극을 형성하기 위해서 게이트 구조 상에서 게이트 교체 공정을 수행하는 단계; 금속 게이트 전극 위에 하드 마스크층을 형성하는 단계; 반도체 물질로 각각의 소스 영역 및 드레인 영역에서 실리사이드층을 형성하는 단계; 금속 게이트 전극을 노출하기 위해 하드 마스크층을 제거하는 단계; 및 소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 실리사이드층들 중 각각 하나의 실리사이드층에 전도성 있게 결합되는 것인, 소스 콘택 및 드레인 콘택을 형성하는 단계를 포함한다.
본 발명에 따르면, 개선된 실리사이드를 형성하고 연관된 장치를 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태에 따라 집적 회로 장치를 제조하는 방법의 흐름도이다.
도 2는 본 발명개시의 다양한 양태에 따른 핀 전계 효과 트랜지스터(fin-like field effect transistor; FinFET) 장치의 개략적인 투시도이다.
도 3은 라인(3-3)을 따라 취해진 도 2의 FinFET 장치의 개략적인 단편적 단면도이다.
도 4 내지 12는 여러 제조 단계 동안에 도 3과 유사한지만 도 2의 FinFET 장치를 도시하는 개략적인 단편적 단면도이다.
도 13은 본 발명개시의 다른 실시예에 따른 FinFET 장치의 개략적인 단편적 단면도이다.
다음의 발명개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다.
도 1은 본 발명개시의 다양한 양태에 따라 집적 회로 장치를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 핀 전계 효과 트랜지스터(FinFET) 장치를 포함하는 집적 회로 장치를 제조하는 것이다. 방법(100)은 블록(102)에서 시작하고, 이 블록에서 반도체 기판이 제공되고 핀 구조가 기판 위에 형성된다. 그리고 나서, 블록(104)에서, 임시 게이트 구조가 핀 구조의 일부 위에 형성되고, 스페이서가 임시 게이트 구조의 측벽 상에 형성된다. 또한, 이격된 소스 영역 및 드레인 영역이 블록(104)에서 핀 구조에 형성될 수 있다. 방법(100)은 블록(106)으로 계속 진행하고, 이 블록에서 임시 ILD 층이 핀 구조 및 임시 게이트 구조 위에 성막(deposit)된다. 화학적 기계적 연마/평탄화(chemical-mechanical polishing/planarization; CMP) 공정이 또한 수행되어 임시 게이트 구조 위의 임시 ILD 층의 일부를 제거한다. 다음으로, 블록(108)에서, 임시 게이트 구조의 일부(즉, 더미 게이트 전극)이 제거되어 그 안에 트렌치를 형성한다. 방법은 블록(110)으로 계속 진행하고, 이 블록에서 금속 게이트 전극이 트렌치 내에 성막되고 게이트 구조에 개구부를 형성하기 위해 부분적으로 에치백(etch back)된다. 그리고 나서, 블록(112)에서, 하드 마스크층이 개구부 내에 그리고 게이트 구조의 양측에서 임시 ILD 층 위에 성막된다. 그리고 나서, 개구부 바깥쪽의 하드 마스크층의 일부는 CMP 공정으로 제거된다. 블록(114)에서, 임시 ILD 층은 에칭 공정에 의해 제거되어 핀 구조의 밑에 있는 소스 영역 및 드레인 영역이 노출되도록 한다. 방법은 블록(116)으로 진행하고, 이 블록에서 실리사이드층이 게이트 구조의 양측에서 핀 구조의 소스 영역 및 드레인 영역 상에 형성된다. 보다 구체적으로, 금속층이 소스 영역 및 드레인 영역 상에 성막되고, 금속층 및 기판은 실리사이드를 생성하기 위해 어닐링(anneal)되고, 임의의 잔여 비반응성 금속은 에칭 공정에 의해 제거된다. 다음으로, 블록(118)에서, 다른 ILD 층이 게이트 구조 및 기판 위에 성막되고, CMP 공정이 수행되어 금속 게이트 전극 위에서부터 하드 마스크층을 제거하고 또한 ILD 층을 평탄화한다. 마지막으로, 블록(120)에서, 소스 콘택 및 드레인 콘택이 ILD 층을 통해 형성되어 이들이 각각의 소스 영역 및 드레인 영역 상의 실리사이드층에 전도성있게 결합되도록 한다.
추가 단계들이 상기 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 방법들의 일부는 상기 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다. 예를 들어, 반도체 물질은, 블록(104)에서 더미 게이트 구조가 형성된 이후에 소스 영역 및 드레인 영역에서 에피택셜(epi) 성장될 수 있다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 집적 회로 장치의 다양한 실시예들을 나타낸다.
이제, 도 2와 도 3을 참조하면, 도 2는 본 발명개시의 다양한 양태에 따른 FinFET 장치(200)의 개략적인 투시도이고, 도 3은 라인(3-3)을 따라 취해진 도 2의 FinFET 장치(200)의 개략적인 단편적 단면도이다. 본 발명개시에서, FinFET 장치는 임의의 핀(fin) 기반 트랜지스터를 나타낸다. FinFET 장치(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로 장치에 포함될 수 있다. 도 2는 본 발명개시의 발명 개념의 더욱 양호한 이해를 위해 간략화되었다. 추가 피처들이 FinFET 장치(200)에 추가될 수 있고, 이하에 기술된 피처들 중 일부는 FinFET 장치(200)의 다른 실시예들에서 교체되거나 제거될 수 있다.
FinFET 장치(200)는 기판(웨이퍼)(210)를 포함한다. 기판(210)은 벌크 실리콘 기판이다. 대안적으로, 기판(210)은 결정 구조의 실리콘 또는 게르마늄과 같은 기본(elementary) 반도체; 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합물을 포함한다. 대안적으로, 기판(210)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조될 수 있다. 기판(210)은 다양하게 도핑된 영역 및 다른 적합한 피처들을 포함할 수 있다.
FinFET 장치(200)는 기판(210)으로부터 확장된 실리콘(Si) 핀과 같은 핀 구조(212)를 포함한다. 핀 구조(212)는 리소그래피 공정 및 에칭 공정과 같은 적합한 공정에 의해 형성된다. 예를 들어, 핀 구조(212)는 기판을 오버레이하는 포토레지스트층(레지스트)을 형성하고, 패턴에 레지스트를 노출하고, 포스트 노출 베이크 공정을 수행하고, 레지스트를 비롯한 마스킹 요소를 형성하기 위해 레지스트를 현상함으로써 형성될 수 있다. 그러면, 마스킹 요소는 실리콘 기판(210)으로 핀 구조(212)를 에칭하는데 이용될 수 있다. 핀 구조(212)는 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 이용하여 에칭될 수 있다. 대안적으로, 핀 구조(212)는 더블 패턴닝 리소그래피(double-patterning lithography; DPL) 공정에 의해 형성된다. DPL은 패턴을 두 개의 인터리브 패턴으로 분할함으로써 기판 상에 패턴을 구성하는 방법이다. DPL은 향상된 피처 (예컨대, 핀) 밀도를 허용한다. 이중 노출(예컨대, 두 개의 마스크 세트를 이용함), 피처에 인접한 스페이서 형성, 및 스페이서의 패턴을 제공하기 위해 피처를 제거, 레지스트 프리징, 및/또는 다른 적합한 공정들을 비롯한 다양한 DPL 방법들이 이용될 수 있다.
쉘로우 트렌치 분리(shallow trench isolation; STI) 구조와 같은, 분리 피처(213)는 핀 구조(212)를 둘러싸고, FinFET 장치(200)의 다른 미도시된 핀들로부터 핀 구조(212)를 분리한다. 분리 피처(213)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 이들의 조합물과 같은 절연 물질로 (핀 구조(212)를 형성하기 위해 기판(210)을 에칭한 이후에 형성된) 핀 구조(212)를 둘러싼 트렌치를 부분적으로 충진함으로써 형성될 수 있다. 충진된 트렌치는 다층 구조(예를 들어, 트렌치를 충진한 실리콘 질화물을 갖는 열 산화 라이너 층)를 가질 수 있다.
FinFET 장치(200)는 게이트 구조(214)를 포함한다. 게이트 구조(214)는 핀 구조(212)를 횡단하고, 도시된 실시예에서, 핀 구조(212)의 중앙 부분에 형성된다. 게이트 구조(214)는 핀 구조(212)의 세 개의 표면(탑 표면 및 두 개의 인접한 측면 표면)과 맞물린다. 게이트 구조(214)는 다른 층들에 더하여, 게이트 유전층(215) 및 금속 게이트 전극(216)을 포함한다. 예시된 실시예에서, 게이트 유전층(215)은 고유전율(high-k) 유전체를 포함하지만, 대안적으로, 실리콘 산화물과 같은 다른 적합한 유전체, 또는 이들의 조합물을 포함할 수 있다. 고유전율 유전체의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 적합한 고유전율 유전체, 및/또는 이들의 조합물을 포함한다. 금속 게이트 전극은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 도전 재료, 또는 이들의 조합과 같은 금속을 포함한다. 금속 게이트 전극(216)은 이하에 기술될 게이트 라스트(gate last) 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 게이트 구조(214)는 다수의 다른 층들(예를 들어, 캡핑층, 계면층, 확산층, 장벽층, 스트레인 유도층(strain inducing layer), 또는 이들의 조합물)을 포함할 수 있다.
이하에 기술되는 바와 같이, 게이트 구조(214)는 성막 공정, 리소그래피 패턴화 공정 및 에칭 공정과 같은 적합한 공정에 의해 형성된다. 성막 공정은 화학적 기상 성막(chemical vapor deposition; CVD), 물리적 기상 성막(physical vapor deposition; PVD), 원자층 성막(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 유기 금속 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 향상 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low-pressure CVD; LPCVD), 원자층 CVD(atomic layer CVD; ALCVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 도금, 다른 적합한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패턴화 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노출 공정은 마스크없는 포토리소그래피, 전자 빔 기록, 및 이온 빔 기록과 같은 다른 방법에 의해 구현되거나 교체된다. 또 다른 대안으로, 리소그래피 패턴화 공정은 나노임프리트 기술을 구현할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
스페이서(217)는 도 2와 도 3에 도시된 바와 같이 게이트 구조(214)에 형성된다. 스페이서(217)는 게이트 구조(214)의 측벽에 배치되어, 게이트 구조의 일부로 고려될 수 있다. 스페이서(217)는 적합한 공정에 의해 적합한 두께로 형성된다. 예를 들어, 유전층(예를 들어, 실리콘 산화층)은 FinFET 장치(200) 위에 전반적 성막되고, 그리고 나서, 실리콘 산화층은 스페이서(217)를 형성하기 위해 실리콘 산화층을 제거하도록 에칭된다. 대안적으로, 스페이서(217)는 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합물과 같은 다른 유전체를 포함한다.
핀 구조(212)는 게이트 구조(214)에 가장 가까운 부분에서 채널 영역(218)을 포함한다. 핀 구조(212)는 채널 영역(218)의 양측에 도핑된 소스 영역 및 드레인(S/D) 영역(219)을 더 포함한다. 이러한 소스 영역 및 드레인 영역은 FinFET 장치(200)의 설계 요건에 적절한, 주입된 도펀트를 갖는 도핑된 영역이다. FinFET 장치(200)가 NMOS 장치인 실시예에서, 소스 영역 및 드레인 영역(219)은 n형 도펀트(예컨대, 인 또는 비소, 또는 이들의 조합)으로 도핑되고, FinFET 장치(200)가 PMOS 장치인 실시예에서, 소스 영역 및 드레인 영역(219)은 p형 도펀트(예컨대, 붕소 또는 BF2, 또는 이들의 조합)로 도핑된다. 소스 영역 및 드레인 영역(219)은 핀 구조(212)의 탑 부분에 배치된 실리사이드층(220)을 포함한다. 도 2와 도 3에 도시된 바와 같이, 실리사이드층(220)은 핀 구조(212)의 탑 부분의 거의 전체에 걸쳐 표면상으로 게이트 구조(214)로부터 확장된다. 현재의 실시예에서, 실리사이드층(220)은 니켈 실리사이드(nickel silicide; NiSi) 층이지만, 대안적인 실시예들에서, 실리사이드층은 다른 유형의 금속을 포함할 수 있다. 더욱이, 일부 실시예들에서, 소스 영역 및 드레인 영역(219)은 채널 영역(218)을 변형시키기 위해 실리사이드층(220)에서 또는 실리사이드층(220) 근처에서 에피택셜 (epi) 성장을 포함할 수 있다.
도 3에 도시된 바와 같이, FinFET 장치(200)의 핀 구조(212) 및 게이트 구조(214)는 레벨 간 유전체(inter-level dielectric; ILD) 층(221)에 의해 둘러싸인다. 명료함을 위해, 장치(200)는 ILD 층(221) 없이 도 2에 도시되었다. FinFET 장치(200)는 ILD 층(221)을 통해 아래로 확장되어, 소스 영역 및 드레인 영역(219) 위의 각각의 실리사이드층(220)과 맞물리는 소스 콘택 및 드레인 콘택(222)(MO)을 포함한다. 소스 콘택 및 드레인 콘택(222)은 금속화층 및 다른 반도체 장치에 FinFET 장치(200)의 소스 영역 및 드레인 영역(219)을 전기적으로 결합시킨다. 예시된 실시예에서, 소스 콘택 및 드레인 콘택(222)은 텅스텐으로 형성되지만, 대안적인 실시예들에서, 이들은 구리 또는 알루미늄과 같은 다른 전도체로 형성될 수 있다.
도 4 내지 도 12는 여러 제조 단계 동안에 도 3과 유사한지만 도 2의 FinFET 장치(200)를 도시하는 개략적인 단편적 단면도이다. 도 4 내지 도 12에 도시된 제조 단계는 CMOS 기술 공정 흐름을 이용하여 장치(200)을 제조하는 것에 대응한다. 도 4 내지 도 12에 도시된 단계들 이전에, 단계들 동안에, 그리고 단계들 이후에 추가의 공정들이 제공될 수 있고, 일부 선택된 공정들은 당해 기술에 잘 공지되어 있다면 단지 간단히 기술될 수 있음을 이해해야 한다.
도 4를 참조하면, FinFET 장치(200)는 미완성 상태로 도시되고, 이전 제조 단계들을 겪었다. 예시된 실시예에서, FinFET 장치(200)는 소스 영역 및 드레인 영역(219)과 임시 게이트 구조(250)를 포함하는 핀 구조(212)를 형성하기 위해 앞서 기술된 공정들을 겪었다. 임시 게이트 구조(250)는 스페이서(217)에 의해 둘러싸인 게이트 유전층(215) 및 더미 폴리실리콘층(252)(더미 게이트 전극)을 포함한다. 게이트 유전층(215) 및 더미 폴리실리콘층(252)은 화학적 기상 성막(CVD), 물리적 기상 성막(PVD), 원자층 성막(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 향상 CVD(PECVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합과 같은 임의의 적합한 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 캡핑층, 계면층, 확산층, 장벽층, 및 스트레인 유도층과 같은 추가적인 층들이 임시 게이트 구조(250)의 일부를 형성하기 위해 성막될 수 있다.
더욱이, 일부 실시예들에서, 에피택셜 성장은 임시 게이트 구조(250)의 대향면들 상의 핀 구조(212)에서 성장된다. 이와 같은 경우, 채널 영역(218)은 에피택셜 성장 사이에 배치되고, 에피택셜 성장이 성장됨에 따라, 격자 불일치로 인해서 스트레인(strain)이 채널 영역에 유도될 수 있다. FinFET 장치(200)가 NMOS 장치인 실시예에서, epi 성장은 실리콘 또는 탄화 규소(SiC)일 수 있고, 소스 영역 및 드레인 영역을 형성하기 위해서 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. FinFET 장치(200)가 PMOS 장치인 실시예에서, epi 성장은 실리콘 게르마늄(SiGe) 일 수 있고, 소스 영역 및 드레인 영역을 형성하기 위해서 p형 도펀트(예컨대, 붕소)로 도핑될 수 있다. 부가적으로, 도 4에 도시된 바와 같이, 임시 ILD 층(254)은 핀 구조(212)와 임시 게이트 구조(250) 위에 성막되었고, CMP 공정은 임시 ILD 층(254)을 평탄화하기 위해 완료되어 임시 게이트 구조의 탑(top)과 동일 평면에 있다.
이제, 도 5와 도 6을 참조하면, 게이트 교체 공정이 수행되어, 임시 게이트 구조(250)의 탑층은 제거되고 금속 게이트 전극으로 교체된다. 특히, 도 5는 더미 폴리실리콘층(252)(더미 게이트 전극)의 제거 이후의 임시 게이트 구조(250)를 나타낸다. 더미 폴리실리콘층(252)은 건식 에칭 공정 및/또는 습식 에칭 공정과 같은 임의의 적합한 공정에 의해 임시 게이트 구조(250)로부터 제거될 수 있다. 더미 폴리실리콘층(252)을 에칭으로 제거한 후에, 게이트 유전층(215)의 탑 및 스페이서(270)의 내부 표면은 트렌치(260)의 바텀 및 측면 표면을 각각 정의한다. 다음으로, 도 6에 도시된 바와 같이, 트렌치(260)는 금속 게이트 전극(216)을 형성하기 위해 금속 충진층으로 완전히 충진된다(도시되지 않음). 금속 게이트 전극(216)은 구리, 텅스텐, 또는 티타늄과 같은 다른 도전체 금속 또는 알루미늄의 성막에 의해 형성된다. 일부 실시예들에서, 트렌치(260)를 충진하는 것은, 금속 충진층을 성막하기 전에 일함수층(work function layer)을 성막하는 것을 포함한다. 다음으로, 트렌치(260)가 금속 충진층으로 완전히 충진된 이후에, 에칭 공정이 수행되어 금속 게이트 전극(216)의 일부를 제거한다. 예시된 실시예에서, 금속 게이트 전극(216)의 탑 부분으로부터 대략 5 내지 10 나노미터(nm)가 에칭으로 제거되어 대략 5 내지 10 nm 깊이의 개구부(262)를 형성한다. 대안적인 실시예에서, 금속 게이트 전극을 더 많이 또는 더 적게 에칭하여 제거할 수 있다.
이제, 도 7과 도 8을 참조하면, 하드 마스크가 금속 게이트 전극(216)을 보호하기 위해 게이트 구조 위에 성막된다. 특히, 도 7에 도시된 바와 같이, 하드 마스크 물질층(264)은 개구부(262) 내에 그리고 임시 ILD 층(254) 위에 성막된다. 현재의 실시예에서, 하드 마스크 물질은 실리콘 질화물(SiN)이지만, 대안적인 실시예에서, 하드 마스크 물질은 탄화 규소(SiC), 실리콘 산화질화물(SiON) 또는 다른 적합한 물질일 수 있다. 다음으로, 도 8에 도시된 바와 같이, CMP 공정이 수행되어 개구부(262) 바깥의 하드 마스크 물질층(264)의 일부를 제거한다. CMP 공정이 수행된 이후에, 하드 마스크 캡(266)(즉, 하드 마스크층(264)의 일부)이 금속 게이트 전극(216) 위에 그리고 스페이서(217) 사이에 남는다. 하드 마스크 캡(266)은 후속 공정으로부터 금속 게이트 전극(216)을 보호한다.
이제 도 9를 참조하면, 임시 ILD 층(254)은 에칭으로 제거되어 핀 구조(212)에 있는 소스 영역 및 드레인 영역이 노출되도록 한다. 금속 게이트 전극(216)은 하드 마스크 캡(266)의 보호로 인해 고스란히 남아 있다. 다음으로, 도 10에서, 실리사이드화 공정이 FinFET 장치(200)에 수행된다. 특히, 자기 정렬 실리사이드(self-aligned silicide; 살리시드 salicide) 공정이 임의의 노출될 실리콘 기반 표면 위에 실리사이드층을 성장시키기 위해 수행된다. 특히, 니켈(Ni)과 같은 금속 물질이 적어도 핀 구조(212) 위에 성막되고, 온도는 니켈과 니켈에 노출된 임의의 실리콘 간의 반응으로 인해 상승되고, 임의의 비 반응성 니켈은 에칭되어 제거된다. 실리사이드화 동안에, 실리사이드층(220)이 소스 영역 및 드레인 영역(219)에 형성된다. 실리사이드화 공정 동안에 전체 소스 영역 및 드레인 영역이 노출되기 때문에, 실리사이드층(220)은 채널 영역(218)에 거의 인접한 소스 및 드레인의 일부를 포함하는 영역의 거의 전체 길이를 가로질러 형성한다. 하드 마스크 캡(266)은 손상을 방지하기 위해 실리사이드화 공정 동안에 금속 게이트 전극(216)에 남아 있다. 대안적인 실시예에서, 니켈 이외의 다른 금속들이 실리사이드화 공정에 이용될 수 있다.
이제, 도 11을 참조하면, 게이트 구조(214)가 완결된다. 먼저, ILD 층(221)이 핀 구조(212) 및 하드 마스크 캡(266) 위에 성막된다. 다음으로, CMP 공정이 수행되어, 금속 게이트 전극(216)의 탑과 ILD 층(221)을 평탄화한다. 특히, CMP 공정 동안에, 하드 마스크 캡(266)은 스페이서(217)의 탑 부분을 따라 제거된다. 마지막으로, 도 12에서, ILD 층(221)은 추가의 절연체로 증가되고, 소스 콘택 및 드레인 콘택(222)이 그것을 통해서 형성된다. 더욱 상세히, IDL 층(221)이 증가된 이후에, 콘택 홀은 ILD 층을 통해 실리사이드층(220)에 이르기까지 에칭된다. 예시된 실시예에서, 콘택 홀은 높은 종횡비(폭 대 깊이의 비)를 갖는다. 일부 실시예들에서, 콘택 홀의 종횡비는 대략 3보다 클 수 있지만, 다른 실시예에서, 대략 1 내지 3 사이일 수 있다. 그 다음에, 텅스텐과 같은 금속이 소스 콘택 및 드레인 콘택(222)을 형성하기 위해 실리사이드층(220)에 이르기까지 콘택 홀에 내에 성막된다. 소스 콘택 및 드레인 콘택(222)이 형성되는 경우, 이것은 실리사이드층(220)에 전도성있게 결합된다. 소스 영역 및 드레인 영역의 실라사이드화가 높은 종횡비의 콘택 홀을 통해 수행되는 이전의 설계와 비교해서, 장치(200)의 소스 콘택 및 드레인 콘택(222)은 소스 영역 및 드레인 영역(219)에 보다 양호하게 전기적으로 접속할 수 있다. 동작 동안에, FinFET 장치는 게이트 구조(214)를 통해 "온"으로 스위칭되는 경우, 전류는 소스 콘택(222) 아래로 흐르고 채널 영역(218)을 통한 다음 드레인 콘택 위로 흐를 수 있다. 특히, 전류가 실리사이드층 아래의 소스 영역 및 드레인 영역(219)의 더욱 저항적인 부분을 통해 흐르지 않고 소스 콘택 및 드레인 콘택(222)과 채널 영역(218) 사이에 흐를 때 실리사이드층(220)을 통해 수평으로 흐를 수 있다. 이런 식으로, FinFET 장치(200)의 동작 저항은, 쓰루 콘택 홀 실리사이드화 공정을 이용하는 이전의 설계에 비교하여 감소될 수 있다.
FinFET 장치(200)는 제조를 완료하기 위해 추가의 처리를 겪을 수 있다. 예를 들어, 금속층(예컨대, M1, M2, 등)과 금속 간 절연체(inter-metal dielectric; IMD)를 포함하는 비예시된 다층 상호접속(multilayer interconnection; MLI)이 집적 회로를 형성하도록 다양한 장치 부분들을 전기적으로 결합하기 위해 핀 구조(212) 및 게이트 구조(214) 위에 형성될 수 있다. 다층 상호접속은 종래의 비아 또는 콘택과 같은 수직 상호접속 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피처들은 구리, 텅스텐 및 실리사이드를 포함하는 다양한 도전체를 이용할 수 있다. 일례로, 다마신 공정(damascene process)이 구리 다층 상호접속 구조를 형성하는데 이용될 수 있다.
도 13은 본 발명개시의 다른 실시예에 따른 FinFET 장치(300)의 개략적인 단편적 단면도이다. FinFET 장치(300)는 반도체 기판(310) 및 게이트 구조(314)를 포함한다는 점에서 FinFET 장치(200)와 유사하지만, FinFET 장치(300)에서, 게이트 구조(314)는 기판의 밖으로 확장된 핀 구조 대신에 반도체 기판 상에 배치된다. FinFET 장치(300)의 게이트 구조(314)는 또한 고유전율(high-k) 게이트 유전층(315), 금속 게이트 전극(316), 및 스페이서(317)를 포함한다는 점에서 FinFET 장치(200)의 게이트 구조와 유사하다. 더욱이, FinFET 장치(300)에서, 채널 영역은 기판(310)에 배치되고, 소스 영역 및 드레인 영역(319) 사이에 개재된다. 일부 실시예들에서, 소스 영역 및 드레인 영역(319)은 채널 영역(318)을 변형시키는데 적합한 물질로 형성된 에피택셜 성장을 포함할 수 있다. FinFET 장치(200)에서 처럼, 실리사이드층(320)이 소스 영역 및 드레인 영역(319)에 배치되고, 개별 소스 영역 및 드레인 영역 각각의 거의 전체를 따라 게이트 구조(314)로부터 표면상으로 확장된다. 더욱이, ILD 층(321)은 게이트 구조 및 반도체 기판(310) 위에 배치되고, 소스 콘택 및 드레인 콘택(322)은 ILD 층(321)을 통해 확장되고, 실리사이드층들(320) 중 각각 하나의 실리사이드층과 전도성 있게 맞물린다. 마지막으로, FinFET 장치(200)의 피처와 유사한 FinFET 장치(300)의 피처(예컨대, 실리사이드층, 게이트 구조, 소스 콘택 및 드레인 콘택 등)는 도 4 내지 12에 도시된 공정과 유사한 공정에 의해 형성될 수 있다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 예를 들어, 예시된 실시예는 FinFET 장치를 특징으로 하지만, 상기 기술된 개념은 다른 반도체 장치에도 적용될 수 있다. 예를 들어, 당업자는 도 4 내지 도 12에 기술된 공정이 도 13의 FET 장치(300)와 같은 핀 피처가 없는 표준 CMOS 트랜지스터에 적용되어 그 결과 다른 집적 회로 피처에 대한 향상된 전기 접속을 달성할 수 있음을 이해할 것이다. 이와 같은 시나리오에서, 소스 영역 및 드레인 영역은 소스 영역 및 드레인 영역 사이의 기판 상에 형성된 게이트 구조를 갖는 평면 반도체 기판에 형성될 수 있다. 더욱이, 일부 실시예들에서, 상기 공정은 두 개의 인접한 상보형 FinFET 장치들(예를 들어, NMOS FinFET 및 PMOS FinFET)에 적용하기 위해 약간 변경될 수 있다. 이와 같은 경우, 각각의 FinFET 장치는 적절한 유형의 금속(n 금속 또는 p 금속)으로 충진되고 도 6에 도시된 바와 같이 부분적으로 에칭되어 제거될 수 있다. 도 7 내지 도 12에 도시된 나머지 공정들이 그 다음에 각각의 상보형 FinFET에 적용될 수 있다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
본 발명개시는 다수의 상이한 실시예를 제공한다. 상이한 실시예들은 상이한 이점을 가질 수 있고, 어떠한 특별한 이점도 임의의 실시예를 반드시 요구하지 않는다. 예에서, 방법은 내부에 이격된 소스 영역 및 드레인 영역을 갖는 반도체 물질을 제공하는 단계; 소스 영역 및 드레인 영역 사이에 개재된 게이트 구조를 형성하는 단계; 내부에 금속 게이트 전극을 형성하기 위해서 게이트 구조 상에서 게이트 교체 공정을 수행하는 단계; 금속 게이트 전극 위에 하드 마스크층을 형성하는 단계; 반도체 물질의 각각의 소스 영역 및 드레인 영역에서 실리사이드층을 형성하는 단계; 금속 게이트 전극을 노출하기 위해 하드 마스크층을 제거하는 단계; 및 소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 실리사이드층들 중 각각 하나의 실리사이드층에 전도성 있게 결합되는 것인, 소스 콘택 및 드레인 콘택을 형성하는 단계를 포함한다.
예에서, 방법은 게이트 교체 공정을 수행하기 전에 게이트 구조 및 반도체 물질 위에 제1 레벨 간 유전체(ILD) 층을 성막하는 단계; 및 실리사이드층을 형성하기 전에 제1 ILD 층을 제거하는 단계를 추가적으로 포함할 수 있다. 또한, 방법은 실리사이드층 및 하드 마스크층 위에 제2 ILD 층을 성막하는 단계; 및 제2 ILD 층을 평탄화하기 위해 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함할 수 있다. CMP 공정을 수행하는 단계는, 하드 마스크층을 제거하는 단계를 포함할 수 있다. 방법은 게이트 구조에 개구부를 형성하기 위해 금속 게이트 전극의 탑 부분을 제거하는 단계 및 개구부 안쪽에 하드 마스크층을 형성하는 단계를 포함할 수 있는 하드 마스크층을 형성하는 단계를 더 포함할 수 있다. 금속 게이트 전극의 탑 부분을 제거하는 단계는 대략 5 내지 10 나노미터의 범위에 이르는 두께를 갖는 금속 게이트 전극의 일부를 제거하는 단계를 포함할 수 있다. 실리사이드층을 형성하는 단계는 개개의 소스 영역 및 드레인 영역 각각의 거의 전체를 따라 게이트 구조로부터 표면상으로 확장되도록 실리사이드층을 형성하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계는, 게이트 구조의 측벽 상에 스페이서를 형성하는 단계, 및 하드 마스크층을 둘러싼 스페이서의 일부를 제거하는 단계를 포함할 수 있는 하드 마스크층을 제거하는 단계를 포함할 수 있다.
다른 예에서, 방법은 반도체 기판을 제공하는 단계; 기판으로부터 위쪽으로 확장된 핀 구조를 형성하는 단계로서, 상기 핀 구조는 그 안에 이격된 소스 영역 및 드레인 영역을 갖는 것인, 핀 구조 형성 단계; 소스 영역 및 드레인 영역 사이의 핀 구조와 맞물린 게이트 구조를 형성하는 단계로서, 상기 게이트 구조는 그 안에 더미 게이트 전극을 갖는 것인, 게이트 구조 형성 단계; 게이트 구조 및 핀 구조 위에 제1 레벨 간 유전체(ILD) 층을 성막하는 단계; 게이트 구조에 트렌치를 형성하기 위해서 더미 게이트 전극을 제거하는 단계; 내부에 금속 게이트 전극을 형성하기 위해 트렌치 내에 금속층을 성막하는 단계; 게이트 구조에 개구부를 형성하기 위해 금속 게이트 전극의 탑 부분을 제거하는 단계; 개구부에 하드 마스크층을 형성하는 단계; 핀 구조에서 소스 영역 및 드레인 영역을 노출하기 위해 제1 ILD 층을 제거하는 단계; 핀 구조에서 개개의 소스 영역 및 드레인 영역 상에 실리사이드층들을 형성하는 단계; 하드 마스크층을 제거하는 단계; 및 소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택이 실리사이드층들 중 각각 하나의 실리사이드층에 전도성 있게 결합되는 것인, 소스 및 드레인 콘택을 형성하는 단계를 포함한다. 방법은 실리사이드층 및 하드 마스크층 위에 제2 ILD 층을 성막하는 단계, 및 제2 ILD 층을 평탄화하기 위해 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함할 수 있다. CMP 공정을 수행하는 단계는, 하드 마스크층을 제거하는 단계를 포함할 수 있다. 금속 게이트 전극의 탑 부분을 제거하는 단계는 대략 5 내지 10 나노미터의 범위에 이르는 두께를 갖는, 금속 게이트 전극의 일부를 제거하는 단계를 포함할 수 있다. 방법은 또한 게이트 구조를 형성한 이후에 소스 영역 및 드레인 영역에서 에피택셜 성장을 형성하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계는 게이트 구조의 측벽 상에 스페이서를 형성하는 단계를 포함할 수 있고, 스페이서는 금속 게이트 전극의 탑 부분을 제거한 이후에 개구부를 부분적으로 정의한다. 하드 마스크층을 제거하는 단계는 하드 마스크층을 둘러싼 스페이서의 일부를 제거하는 단계를 포함할 수 있다. 실리사이드층을 형성하는 단계는 개개의 소스 영역 및 드레인 영역 각각의 거의 전체를 따라 게이트 구조로부터 표면상으로 확장되도록 실리사이드층을 형성하는 단계를 포함할 수 있다.
또 다른 예에서, 반도체 장치는 반도체 기판; 반도체 기판 위에 배치되고 소스 영역 및 드레인 영역 사이에 정의된 채널 영역으로부터 표면상으로 확장된 이격된 소스 영역 및 드레인 영역을 갖는 핀 구조; 핀 구조의 일부 위에 배치된 게이트 구조로서, 상기 게이트 구조는 소스 영역과 드레인 영역 사이 및 채널 영역에 인접한 핀 구조와 맞물린 게이트 구조; 핀 구조 위에 배치된 제1 실리사이드층으로서, 상기 제1 실리사이드층은 소스 영역의 탑 부분을 따라 게이트 구조로부터 표면상으로 확장된 것인, 제1 실리사이드층; 핀 구조 위에 배치된 제2 실리사이드층으로서, 상기 제2 실리사이드층은 드레인 영역의 탑 부분을 따라 게이트 구조로부터 표면상으로 확장된 것인, 제2 실리사이드층; 제1 실리사이드층에 전도성 있게 결합되고 소스 영역에 전류를 전달하도록 구성된 소스 콘택; 및 제2 실리사이드층에 전도성 있게 결합되고 드레인 영역으로부터 전류를 전달하도록 구성된 드레인 콘택을 포함한다. 장치는 게이트 구조의 각각의 측면 상의 핀 구조의 소스 영역 및 드레인 영역에서 에피택셜 성장을 포함할 수 있고, 이 에피택셜 성장은 채널 영역에 인장 변형을 준다. 또한, 장치는 핀 구조를 횡단하고 게이트 구조의 측벽 상에 배치된 스페이서를 포함할 수 있고, 이 스페이서는 측벽과 제1 실리사이드층 및 제 2 실리사이드층 사이에 개재된다. 장치는 핀 구조 및 게이트 구조 위에 배치된 ILD 층, ILD 층에서 각각의 콘택 홀을 통해 확장된 소스 콘택 및 드레인 콘택, 및 높은 종횡비를 갖는 콘택 홀을 추가적으로 포함할 수 있다.
210: 기판
212: 핀 구조
213: 분리 피처
214: 게이트 구조
215: 게이트 유전층
216: 금속 게이트 전극
217: 스페이서
218: 채널 영역
219: S/D 영역
220: 실리사이드층
221: ILD 층
222: 소스 콘택 및 드레인 콘택
250: 임시 게이트 구조
252: 더미 폴리실리콘층
254: 임시 ILD 층
260: 트렌치
261: 금속 게이트 전극

Claims (10)

  1. 반도체 장치를 형성하는 방법에 있어서,
    내부에 이격된 소스 영역 및 드레인 영역을 갖는 반도체 물질을 제공하는 단계;
    상기 소스 영역 및 상기 드레인 영역 사이에 개재(interpose)된 게이트 구조를 형성하는 단계;
    내부에 금속 게이트 전극을 형성하기 위해서 상기 게이트 구조 상에서 게이트 교체 공정(gate replacement process)을 수행하는 단계;
    상기 게이트 구조에 개구부(opening)를 형성하기 위해 상기 금속 게이트 전극의 탑 부분(top portion)을 제거하는 단계;
    상기 금속 게이트 전극 위에 하드 마스크층을 형성하는 단계로서, 상기 하드 마스크층을 형성하는 단계는 상기 개구부의 안쪽에 상기 하드 마스크층을 형성하는 단계를 포함하는 것인, 상기 하드 마스크층 형성 단계;
    상기 반도체 물질에서 상기 소스 영역 및 상기 드레인 영역 각각에 실리사이드층들을 형성하는 단계;
    상기 금속 게이트 전극을 노출하기 위해 상기 하드 마스크층을 제거하는 단계; 및
    소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 상기 실리사이드층들의 각 실리사이드층에 전도성 있게 결합(coupled)되는 것인, 상기 소스 콘택 및 상기 드레인 콘택을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  2. 제1항에 있어서,
    상기 게이트 교체 공정을 수행하는 단계 전에, 상기 게이트 구조 및 반도체 물질 위에 제1 레벨 간 유전체(inter-level dielectric; ILD) 층을 성막(deposit)하는 단계; 및
    상기 실리사이드층들을 형성하는 단계 전에, 상기 제1 ILD 층을 제거하는 단계
    를 더 포함하는 반도체 장치 형성 방법.
  3. 삭제
  4. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    상기 기판으로부터 위쪽으로 확장된 핀 구조를 형성하는 단계로서, 상기 핀 구조는 내부에 이격된 소스 영역 및 드레인 영역을 가지는 것인, 상기 핀 구조 형성 단계;
    상기 소스 영역 및 상기 드레인 영역 사이의 핀 구조와 맞물린(engage) 게이트 구조를 형성하는 단계로서, 상기 게이트 구조는 내부에 더미(dummy) 게이트 전극을 가지는 것인, 상기 게이트 구조 형성 단계;
    상기 게이트 구조 및 핀 구조 위로 제1 레벨 간 유전체(inter-level dielectric; ILD) 층을 성막(deposit)하는 단계;
    상기 게이트 구조에 트렌치(trench)를 형성하기 위해서 상기 더미 게이트 전극을 제거하는 단계;
    내부에 금속 게이트 전극을 형성하기 위해 상기 트렌치 내에 금속층을 성막하는 단계;
    상기 게이트 구조에 개구부(opening)를 형성하기 위해 상기 금속 게이트 전극의 탑 부분을 제거하는 단계;
    상기 개구부에 하드 마스크층을 형성하는 단계;
    상기 핀 구조에서 상기 소스 영역 및 상기 드레인 영역을 노출하기 위해 상기 제1 ILD 층을 제거하는 단계;
    상기 핀 구조에서 상기 소스 영역 및 상기 드레인 영역 각각에 실리사이드층들을 형성하는 단계;
    상기 하드 마스크층을 제거하는 단계; 및
    소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 상기 실리사이드층들의 각 실리사이드층에 전도성 있게 결합(coupled)되는 것인, 상기 소스 콘택 및 상기 드레인 콘택을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  5. 제4항에 있어서,
    상기 실리사이드층들 및 상기 하드 마스크층 위에 제2 ILD 층을 성막하는 단계; 및
    상기 제2 ILD 층을 평탄화(planarize)하기 위해 화학적 기계적 연마(chemical-mechanical polishing; CMP) 공정을 수행하는 단계
    를 더 포함하는 반도체 장치 형성 방법.
  6. 제4항에 있어서,
    상기 게이트 구조 형성 단계 이후에 상기 소스 영역 및 상기 드레인 영역에서 에피택셜(epitaxial) 성장을 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  7. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    상기 기판으로부터 위쪽으로 확장된 핀 구조를 형성하는 단계;
    상기 핀 구조와 맞물린(engage) 게이트 구조를 형성하는 단계로서, 상기 게이트 구조는 내부에 더미(dummy) 게이트 전극을 가지는 것인, 상기 게이트 구조 형성 단계;
    상기 게이트 구조 및 핀 구조 위로 제1 레벨 간 유전체(inter-level dielectric; ILD) 층을 성막(deposit)하는 단계;
    상기 게이트 구조에 트렌치(trench)를 형성하기 위해서 상기 더미 게이트 전극을 제거하는 단계;
    내부에 금속 게이트 전극을 형성하기 위해 상기 트렌치 내에 금속층을 성막하는 단계;
    상기 게이트 구조에 개구부(opening)를 형성하기 위해 상기 금속 게이트 전극의 탑 부분을 제거하는 단계;
    상기 개구부에 하드 마스크층을 형성하는 단계;
    소스 영역 및 드레인 영역을 노출하기 위해 상기 제1 ILD 층을 제거하는 단계;
    상기 소스 영역 및 상기 드레인 영역 각각에 실리사이드층들을 형성하는 단계;
    상기 하드 마스크층을 제거하는 단계; 및
    소스 콘택 및 드레인 콘택을 형성하는 단계로서, 각각의 소스 콘택 및 드레인 콘택은 상기 실리사이드층들의 각 실리사이드층에 전도성 있게 결합(coupled)되는 것인, 상기 소스 콘택 및 상기 드레인 콘택을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  8. 삭제
  9. 삭제
  10. 삭제
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