KR101685555B1 - 비 평면형 트랜지스터용의 텅스텐 게이트 및 그 제조방법 - Google Patents

비 평면형 트랜지스터용의 텅스텐 게이트 및 그 제조방법 Download PDF

Info

Publication number
KR101685555B1
KR101685555B1 KR1020147007872A KR20147007872A KR101685555B1 KR 101685555 B1 KR101685555 B1 KR 101685555B1 KR 1020147007872 A KR1020147007872 A KR 1020147007872A KR 20147007872 A KR20147007872 A KR 20147007872A KR 101685555 B1 KR101685555 B1 KR 101685555B1
Authority
KR
South Korea
Prior art keywords
gate
nmos
function material
work
depositing
Prior art date
Application number
KR1020147007872A
Other languages
English (en)
Other versions
KR20140054358A (ko
Inventor
사미르 에스. 프라드한
다니엘 비 버그스트롬
진-성 천
줄리아 치우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20140054358A publication Critical patent/KR20140054358A/ko
Application granted granted Critical
Publication of KR101685555B1 publication Critical patent/KR101685555B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 비 평면형 트랜지스터를 갖는 마이크로 전자 장치의 제조 분야에 관한 것이다. 본 설명의 실시 형태는 비 평면형 NMOS 트랜지스터 내의 게이트의 형성에 관한 것인데, 여기서 알루미늄, 티타늄 및 탄소의 조성물 등의 NMOS 일함수 물질은, 티타늄-함유 게이트 충전 장벽과 함께 사용될 수 있어서, 비 평면형 NMOS 트랜지스터 게이트의 게이트 전극의 형성 시에 텅스텐 함유 도전성 물질의 사용을 용이하게 한다.

Description

비 평면형 트랜지스터용의 텅스텐 게이트{TUNGSTEN GATES FOR NON-PLANAR TRANSISTORS}
본 발명의 실시 형태들은 일반적으로 마이크로 전자 디바이스 제조 분야, 특히 비 평면형 트랜지스터 내의 텅스텐 게이트의 제조에 관련되어 있다.
본 발명의 주제는 특별히 지적되고 명백하게 명세서의 결론 부에서 주장된다. 본 발명의 상기 및 다른 특징은, 첨부된 도면과 함께 취해진, 다음의 설명 및 첨부된 청구 범위로부터 더 명백해질 것이다. 첨부 도면은 본 발명에 따른 몇몇 실시 형태만을 묘사하고 있고, 따라서, 그 범위를 제한하는 것으로 간주되지 않아야 한다는 것을 알 수 있다. 개시 내용은 첨부 도면을 사용하여 추가로 구체적이고 상세하게 설명될 것이며, 따라서 본 발명의 장점이 더욱 용이하게 확인될 수 있다:
도 1은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터의 사시도이다.
도 2는 마이크로 전자 기판 내에 또는 위에 형성된 비 평면형 트랜지스터 핀의 측 단면도를 도시한다.
도 3은 본 발명의 한 실시 형태에 따른, 도 2의 비 평면형 트랜지스터 핀 위에 퇴적된 희생 물질의 측 단면도를 도시한다.
도 4는 본 발명의 한 실시 형태에 따른, 도 3의 비 평면형 트랜지스터 핀의 일부분을 노출하도록 퇴적된 희생 물질 내에 형성된 트렌치의 측 단면도를 도시한다.
도 5는 본 발명의 한 실시 형태에 따른, 도 4의 트렌치 내에 형성된 희생 게이트의 측 단면도를 도시한다.
도 6은 본 발명의 한 실시 형태에 따른, 도 5의 희생 물질의 제거 후의 희생 게이트의 측 단면도를 도시한다.
도 7은 본 발명의 한 실시 형태에 따른, 도 6의 희생 게이트 및 마이크로 전자 기판 위에 퇴적된 등각 유전체층(conformal dielectric layer)의 측 단면도를 도시한다.
도 8은 본 발명의 한 실시 형태에 따른, 도 7의 등각 유전체층으로부터 형성된 게이트 스페이서의 측 단면도를 도시한다.
도 9는 본 발명의 한 실시 형태에 따른, 도 8의 게이트 스페이서의 양측에 비 평면형 트랜지스터 핀 내에 형성된 소스 영역 및 드레인 영역의 측 단면도를 도시한다.
도 10은 본 발명의 한 실시 형태에 따른, 도 9의 게이트 스페이서, 희생 게이트, 비 평면형 트랜지스터의 핀 및 마이크로 전자 기판 위에 퇴적된 제1 유전체 물질의 측 단면도를 도시한다.
도 11은 본 발명의 한 실시 형태에 따른, 희생 게이트의 상면을 노출하도록 제1 유전체 물질을 평탄화한 후의 도 10의 구조의 측 단면도를 도시한다.
도 12는 본 발명의 한 실시 형태에 따른, 게이트 트렌치를 형성하기 위해 희생 게이트의 제거 후의 도 11의 구조의 측 단면도를 도시한다.
도 13은 본 발명의 한 실시 형태에 따른, 게이트 스페이서들 사이의 비 평면형 트랜지스터 핀에 인접한 게이트 유전체의 형성 후의 도 12의 구조의 측 단면도를 도시한다.
도 14는 본 발명의 한 실시 형태에 따른, 게이트 트렌치 내의 NMOS 일함수 물질(work-function material)의 형성 후의 도 13의 구조의 측 단면도를 도시한다.
도 15는 본 발명의 한 실시 형태에 따른, NMOS 일함수 물질 위에 퇴적된 게이트 충전 장벽의 형성 후의 도 14의 구조의 측 단면도를 도시한다.
도 16은 본 발명의 한 실시 형태에 따른, 도 15의 게이트 트렌치 내에 퇴적된 도전성 게이트 물질의 측 단면도를 도시한다.
도 17은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터 게이트를 형성하기 위해 과잉의 도전성 게이트 물질의 제거 후의 도 16의 구조의 측 단면도를 도시한다.
도 18은 본 발명의 한 실시 형태에 따른, 리세스된 비 평면형 트랜지스터 게이트를 형성하기 위해 비 평면형 트랜지스터 게이트의 일부분을 에칭 제거한 후의 도 17의 구조의 측 단면도를 도시한다.
도 19는 본 발명의 한 실시 형태에 따른, 리세스된 비 평면형 트랜지스터 게이트의 형성으로 인해 리세스 내로 캡핑 유전체 물질(capping dielectric material)을 퇴적한 후의 도 18의 구조의 측 단면도를 도시한다.
도 20은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터 게이트 위에 캡핑 구조를 형성하기 위해 과잉의 캡핑 유전체 물질의 제거 후의 도 19의 구조의 측 단면도를 도시한다.
도 21은 본 발명의 한 실시 형태에 따른, 도 20의 제1 유전체 물질층, 게이트 스페이서 및 희생 게이트 상부면 위에 퇴적된 제2 유전체 물질의 측 단면도를 도시한다.
도 22는 본 발명의 한 실시 형태에 따른, 도 21의 제2 유전체 물질 위에 패터닝된 에칭 마스크의 측 단면도를 도시한다.
도 23은 본 발명의 한 실시 형태에 따른, 도 22의 제1 및 제2 유전체 물질층을 통해 형성된 콘택트 개구의 측 단면도를 도시한다.
도 24는 본 발명의 한 실시 형태에 따른, 에칭 마스크의 제거 후의 도 23의 구조의 측 단면도를 도시한다.
도 25는 본 발명의 한 실시 형태에 따른, 도 24의 콘택트 개구 내에 퇴적된 도전성 콘택트 물질의 측 단면도를 도시한다.
도 26은 본 발명의 한 실시 형태에 따른, 소스/드레인 콘택트를 형성하기 위해 과잉의 도전성 콘택트 물질의 제거 후의 도 25의 구조의 측 단면도를 도시한다.
도 27은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터를 형성하는 공정의 흐름도이다.
도 28은 본 발명의 다른 실시 형태에 따른, 비 평면형 트랜지스터를 형성하는 공정의 흐름도이다.
다음의 상세한 설명에서, 청구 대상이 실시될 수 있는 특정 실시 형태를 실례로서 도시하는 첨부 도면에 대해 참조가 이루어진다. 이들 실시 형태는 주제를 당업자 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시 형태는 서로 다르지만 상호 배타적일 필요는 없다는 것을 알 수 있다. 예를 들어, 한 실시 형태와 관련하여, 본원에 기재된 특별한 특징, 구조 또는 특성은, 청구된 주제의 사상 및 범위를 벗어나지 않고 다른 실시 형태 내에 구현될 수 있다. 본 명세서에 있어서 "한 실시 형태" 또는 "실시 형태"에 대한 참조는, 실시 형태와 관련하여 설명된 특별한 특징, 구조 또는 특성이 본 발명 내에 포함된 적어도 하나의 구현에 포함되어 있음을 의미한다. 따라서, 어구 "한 실시 형태" 또는 "한 실시 형태에서"의 사용은 반드시 동일한 실시 형태를 참조하지 않는다. 또한, 각각의 개시된 실시 형태 내의 개별 요소의 위치 또는 배열은 청구된 주제의 사상 및 범위를 벗어나지 않고 수정될 수 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미를 갖지 않으며, 주제의 범주는 단지 첨부된 청구 범위에 의해서만 정의되고, 첨부된 청구 범위가 부여되는 균등물의 전체 범위와 함께 적절히 해석된다. 도면에서, 동일한 부호는 여러 도면에 걸쳐 동일하거나 유사한 구성 요소 또는 기능을 나타내고, 도시된 요소는 서로 반드시 일정한 비율은 아니고, 오히려 본 설명의 맥락에서 더 쉽게 요소를 이해하기 위해서 개별 요소가 확대 또는 축소될 수 있다.
트라이-게이트 트랜지스터 및 FinFET 등의 비 평면형 트랜지스터의 제조에 있어서, 비 평면형 반도체 본체는 아주 작은 게이트 길이(예를 들어, 약 30 nm 미만)의 완전 공핍 가능한 트랜지스터를 형성하는데 이용될 수 있다. 이들 반도체 본체는 일반적으로 핀-형상이고, 따라서, 일반적으로 트랜지스터 "핀"이라고 한다. 예를 들면, 트라이-게이트 트랜지스터에 있어서, 트랜지스터 핀은 상부면, 및 벌크 반도체 기판 또는 실리콘-온-절연체(silicon-on-insulator) 기판 위에 형성된 2개의 대향 측벽을 갖는다. 게이트 유전체가 반도체 본체의 상부면 및 측벽 위에 형성될 수 있고, 게이트 전극이 반도체 본체의 상부면 위의 게이트 유전체 위에, 그리고 반도체 본체의 측벽 위의 게이트 유전체에 인접하여 형성될 수 있다. 따라서, 게이트 유전체 및 게이트 전극이 반도체 본체의 3면에 인접하기 때문에, 3개의 개별 채널 및 게이트가 형성된다. 3개의 채널이 형성되어 있기 때문에, 트랜지스터가 온 상태에 있을 때 반도체 본체가 완전하게 공핍될 수 있다. finFET 트랜지스터와 관련하여, 게이트 물질 및 전극만이 반도체 본체의 측벽에 접촉되어, 2개의 채널(트라이-게이트 트랜지스터에서의 3개가 아님)이 형성된다.
본 발명의 실시 형태는 비 평면형 트랜지스터 내의 게이트의 형성에 관한 것인데, 여기에서는 알루미늄, 티타늄 및 탄소의 조성물 등의, NMOS 일함수 물질이, 티타늄 함유 게이트 충전 장벽과 함께 사용될 수 있어서, 비 평면형 트랜지스터 게이트의 게이트 전극의 형성에 있어서 텅스텐 함유 도전성 물질의 사용을 용이하게 한다.
도 1은 마이크로 전자 기판(102) 위에 형성된 적어도 하나의 트랜지스터 핀 위에 형성된 적어도 하나의 게이트를 포함하는 비 평면형 트랜지스터(100)의 사시도이다. 본 발명의 한 실시 형태에서, 마이크로 전자 기판(102)은 단결정 실리콘 기판일 수 있다. 마이크로 전자 기판(102)은 실리콘-온-절연체("SOI"), 게르마늄, 비화 갈륨, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 안티몬화 갈륨 등의 다른 유형의 기판일 수도 있는데, 이들은 어느 것이든 실리콘과 결합될 수 있다.
트라이-게이트 트랜지스터로서 도시된 비 평면형 트랜지스터는, 적어도 하나의 비 평면형 트랜지스터 핀(112)을 포함할 수 있다. 비 평면형 트랜지스터 핀(112)은 각각, 상부면(114)과, 횡방향 대향 측벽 쌍, 즉 측벽(116)과 대향 측벽(118)을 가질 수 있다.
도 1에 추가로 도시된 바와 같이, 적어도 하나의 비 평면형 트랜지스터 게이트(122)가 비 평면형 트랜지스터 핀(112) 위에 형성될 수 있다. 비 평면형 트랜지스터 게이트(122)는, 비 평면형 트랜지스터 핀 상부면(114) 위에 또는 인접하여, 그리고 비 평면형 트랜지스터 핀 측벽(116) 및 대향하는 비 평면형 트랜지스터 핀 측벽(118) 위에 또는 인접하여, 게이트 유전체층(124)을 형성함으로써 제조될 수 있다. 게이트 전극(126)은 게이트 유전체층(124) 위에 또는 인접하여 형성될 수 있다. 본 발명의 한 실시 형태에서, 비 평면형 트랜지스터 핀(112)은 비 평면형 트랜지스터 게이트(122)에 실질적으로 수직 방향으로 진행될 수 있다.
게이트 유전체층(124)은 소정의 잘 알려진 게이트 유전체 물질로 형성될 수 있는데, 이는 이산화 실리콘(Si02), 산화질화 실리콘(SiOxNy), 질화 실리콘(Si3N4), 및 산화 하프늄, 산화 하프늄 실리콘, 산화 란탄, 산화 란탄 알루미늄, 산화 지르코늄, 산화 지르코늄 실리콘, 산화 탄탈, 산화 티타늄, 산화 바륨 스트론튬 티타늄, 산화 바륨 티타늄, 산화 스트론튬 티타늄, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈 및 아연 니오브산 납 등의 하이-k 유전체 물질을 포함하지만, 이에 한정되지는 않는다. 게이트 유전체층(124)은, 당업자가 알 수 있는 바와 같이, 잘 알려진 기술에 의해, 예를 들어, 게이트 유전체 물질을 등각 퇴적한 다음, 잘 알려진 포토 리소그래피 및 에칭 기술로 게이트 유전체 물질을 패터닝함으로써, 형성될 수 있다.
논의되는 바와 같이, 게이트 전극(126)은, 본 발명의 다양한 실시 형태에 의해 형성될 수 있다.
소스 영역과 드레인 영역(도 1에 도시되지 않음)은 게이트 전극(126)의 대향하는 양측에 비 평면형 트랜지스터 핀(112) 내에 형성될 수 있다. 한 실시 형태에서, 소스 및 드레인 영역은, 당업자가 알 수 있는 바와 같이, 비 평면형 트랜지스터 핀(112)을 도핑함으로써 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은, 당업자가 알 수 있는 바와 같이, 비 평면형 트랜지스터 핀(112)의 일부분을 제거하고 이들 부분을 소스 및 드레인 영역을 형성하기에 적합한 물질(들)로 대체함으로써 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은, 도핑 또는 비 도핑된 변형 층(strain layers)을 핀(112) 위에 에피택셜 성장시킴으로써 형성될 수 있다.
도 2-26은 비 평면형 트랜지스터의 제조의 한 실시 형태에 있어서의 측 단면도를 도시하는데, 여기에서, 도 2-5는 도 1의 화살표 A-A 및 B-B에 따른 도면이고, 도 6-15는 도 1의 화살표 A-A를 따른 도면이며, 도 16-26은 도 1의 화살표 C-C를 따른 도면이다.
도 2에 도시된 바와 같이, 비 평면형 트랜지스터 핀(112)은 마이크로 전자 기판(102)을 에칭함으로써 또는 해당 분야에 공지된 기술에 의해 마이크로 전자 기판(102) 위에 비 평면형 트랜지스터 핀(112)을 형성함으로써 형성될 수 있다. 도 3에 도시된 바와 같이, 희생 물질(132)이, 비 평면형 트랜지스터 핀(112) 위에 퇴적될 수 있고, 도 4에 도시된 바와 같이, 트렌치(134)가, 비 평면형 트랜지스터 핀(112)의 일부를 노출하도록 희생 물질(132) 내에 형성될 수 있다. 희생 물질(132)은 해당 분야에 공지된 임의의 적절한 재료일 수 있고, 트렌치(134)는 리소 그래픽 마스킹 및 에칭을 포함하나 이에 제한되지 않는 해당 분야에 공지된 기술에 의해 형성될 수 있다.
도 5에 도시된 바와 같이, 희생 게이트(136)가 트렌치(134)(도 4 참조) 내에 형성될 수 있다. 희생 게이트(136)는 폴리 실리콘 재료 등의 임의의 적절한 재료일 수 있고, 화학 기상 퇴적("CVD") 및 물리적 기상 퇴적("PVD")을 포함하나 이에 제한되지 않는 해당 분야에 공지된 임의의 기술에 의해 트렌치(134)(도 4 참조) 내에 퇴적될 수 있다.
도 6에 도시된 바와 같이, 도 5의 희생 물질(132)은 선택적으로 희생 물질(132)을 에칭하는 등, 해당 분야에 공지된 기술에 의해 희생 게이트(136)를 노출하도록 제거될 수 있다. 도 7에 도시된 바와 같이, 등각 유전체층(142)이 희생 게이트(136)와 마이크로 전자 기판(102) 위에 퇴적될 수 있다. 등각 유전체층(142)은 질화 실리콘(Si3N4)와 탄화 실리콘(SiC)을 포함하나 이에 제한되지 않는 임의의 적절한 재료일 수 있고, 원자층 퇴적("ALD")을 포함하나 이에 한정되지 않는 임의의 적절한 기술에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 도 7의 등각 유전체층(142)은, 마이크로 전자 기판(102) 및 희생 게이트(136)의 상부면(148)에 인접하여 있는 등각 유전체층(142)을 실질적으로 제거하면서, 희생 게이트(136)의 측벽(146)에 게이트 스페이서 쌍(144)을 형성하기 위해, 적절한 에칭액을 이용한 방향성 에칭에 의해 에칭될 수 있다. 핀 스페이서(도시되지 않음)가, 게이트 스페이서(144)의 형성시에 비 평면형 트랜지스터 핀(112)의 측벽(116 및 118)(도 1 참조)에 동시에 형성될 수 있는 것으로 이해된다.
도 9에 도시된 바와 같이, 소스 영역(150a) 및 드레인 영역(150b)이 게이트 스페이서(144)의 양쪽에 형성될 수 있다. 한 실시 형태에서, 소스 영역(150a) 및 드레인 영역(150b)은 N-형 이온 도펀트의 주입으로 비 평면형 트랜지스터 핀(112) 내에 형성될 수 있다. 해당 기술 분야의 당업자가 알 수 있는 바와 같이, 도펀트 주입은 도전성 및 전자 특성을 변경할 목적으로 반도체 물질 내에 불순물을 도입하는 공정이다. 이것은 일반적으로 P-형 이온(예를 들어, 붕소) 또는 N-형 이온(예를 들어, 인), 통칭하여 "도펀트"의 이온 주입에 의해 달성된다. 다른 실시 형태에서, 비 평면형 트랜지스터 핀(112)의 일부분이 에칭과 같은 당업자에게 공지된 기술에 의해 제거될 수 있고, 소스 영역(150a) 및 드레인 영역(150b)은 제거된 부분의 위치에 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은 도핑 또는 비 도핑된 변형 층을 핀(112) 위에 에피택셜 성장시킴으로써 형성될 수 있다. 소스 영역(150a) 및 드레인 영역은 이하 합쳐서 "소스/드레인 영역(150)"이라고 칭한다. 당업자가 알 수 있는 바와 같이, P-형 소스 및 드레인을 갖는 트랜지스터는 "PMOS" 또는 "p-채널 금속-산화물-반도체" 트랜지스터로 지칭되며, N-형 소스 및 드레인을 갖는 트랜지스터는 "NMOS" 또는 "n-채널 금속-산화물-반도체" 트랜지스터로 지칭된다. 본 발명은 NMOS 트랜지스터에 관한 것이다. 따라서, 소스/드레인 영역(150)은 N-형일 수 있다.
도 10에 도시된 바와 같이, 제1 유전체 물질층(152)이 게이트 스페이서(144), 희생 게이트 상부면(148), 비 평면형 트랜지스터 핀(112) 및 마이크로 전자 기판(102) 위에 퇴적될 수 있다. 도 11에 도시된 바와 같이, 제1 유전체 물질층(152)은, 희생 게이트 상부면(148)을 노출시키기 위해 평탄화될 수 있다. 제1 유전체 물질층(152)의 평탄화는 화학 기계적 연마(CMP)를 포함하나 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 12에 도시된 바와 같이, 도 11의 희생 게이트(136)는 게이트 트렌치(154)를 형성하기 위해 제거될 수 있다. 희생 게이트(136)는 선택적 에칭 등의 해당 분야에 공지된 기술로 제거될 수 있다. 도 13에 도시된 바와 같이, 도 1에서도 도시된 게이트 유전체층(124)은, 전술한 바와 같이, 비 평면형 트랜지스터 핀(112)에 접하도록 형성될 수 있다. 게이트 유전체층(124)을 형성하는 재료 및 방법은 이전에 논의되었다.
도 14에 도시된 바와 같이, NMOS 일함수 물질(156)이 게이트 트렌치(154) 내에 등각 퇴적될 수 있다. NMOS 일함수 물질(156)은 알루미늄, 티타늄 및 탄소를 포함하는 조성물을 포함할 수 있다. 한 실시 형태에서, NMOS 일함수 물질(156)은 약 20 내지 40 사이의 중량%의 알루미늄, 약 30 내지 50 사이의 중량%의 티타늄, 및 약 10 내지 30 사이의 중량%의 탄소를 포함할 수 있다. 또 다른 실시 형태에서, 일함수 물질은 약 33 중량%의 알루미늄, 약 43 중량%의 티타늄, 및 약 24 중량%의 탄소를 포함할 수 있다. 당업자가 알 수 있는 바와 같이, NMOS 일함수 물질(156)은 비 평면형 트랜지스터 핀(112)의 양호한 커버리지를 제공하고, 게이트 트렌치(154) 주위에 균일한 문턱 전압을 달성하기 위해 ALD 공정에 의해 등각 퇴적될 수 있다. 또한 티타늄에 대한 알루미늄 비율이 비 평면형 트랜지스터(100)의 일함수를 조정하도록 조절될 수 있는 반면, 탄소는 추가 구성 요소라기보다는, ALD 공정의 인위적 산물일 수 있다는 것을 알 수 있다.
도 15에 도시된 바와 같이, 게이트 충전 장벽(158)이 NMOS 일함수 물질(156) 위에 등각 퇴적될 수 있다. 게이트 충전 장벽(158)은 실질적으로 순수한 티타늄, 질화 티타늄 등을 포함하나 이에 한정되지 않는 티타늄 함유 물질일 수 있다. 게이트 충전 장벽(158)은 임의의 공지된 기술에 의해 형성될 수 있다. 한 실시 형태에서, 게이트 충전 장벽(158)은 약 400℃에서의 플라즈마 고밀화와 테트라키스(디메틸아미노) 티타늄(TDMAT)의 분해를 포함하는 화학 기상 퇴적 공정에 의해 형성된 질화 티타늄일 수 있다. 다른 실시 형태에서, 게이트 충전 장벽(158)은, 약 300℃에서의 염화 티타늄(TiCl) 및 암모니아(NH3)의 펄스를 포함하는 원자층 퇴적 공정에 의해 형성된 질화 티타늄일 수 있다. 또 다른 실시 형태에서, 게이트 충전 장벽(158)은, 티타늄과 질화 티타늄의 이중 층일 수 있는데, 여기에서 티타늄층은 물리적 기상 퇴적에 의해 형성될 수 있고 질화 티타늄은 전술한 바와 같이 형성될 수 있다. 게이트 장벽 층(158)은 불소 공격을 방지하기 위해 후속 단계에서 텅스텐을 퇴적하기 위해 6불화 텅스텐의 사용을 허용할 수 있다. 티타늄/질화 티타늄 이중 층에서의 티타늄층의 사용은 질화 티타늄층을 통해 확산될 수 있는 불소에 대한 게터링 제(gettering agent)로서 작용할 수 있다.
도 16에 도시된 바와 같이, 텅스텐 게이트 충전 물질(162)이 게이트 충전 장벽(158) 위에 퇴적될 수 있다. 텅스텐 게이트 충전 물질(162)은 해당 분야에 공지된 기술에 의해 형성될 수 있다. 한 실시 형태에서, 약 300℃에서 펄스 디보란 및 6불화 텅스텐과 같은 핵 생성 층이 형성될 수 있고, 이어서 약 395℃에서 수소와 반응하는 6불화 텅스텐 의해 벌크 텅스텐이 성장된다. 한 실시 형태에서, 텅스텐 게이트 충전 물질(162)은 텅스텐 함유 물질이다. 다른 실시 형태에서, 텅스텐 게이트 충전 물질(162)은 실질적으로 순수한 텅스텐이다.
과잉의 텅스텐 게이트 충전 물질(162)(예를 들면, 도 16의 게이트 트렌치(154) 내에 있지 않은 텅스텐 게이트 충전 물질(162))이, 도 17에 도시된 바와 같이, 비 평면형 트랜지스터 게이트 전극(126)(도 1 참조)을 형성하기 위해 제거될 수 있다. 과잉의 텅스텐 게이트 충전 물질(162)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하지만 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 18에 도시된 바와 같이, 비 평면형 트랜지스터 게이트 전극(126)의 일부분이 리세스(164)와 리세스된 비 평면형 트랜지스터 게이트(166)를 형성하기 위해 제거될 수 있다. 그 제거는, 습식 또는 건식 에칭을 포함하지만 이에 한정되지 않는 임의의 공지된 기술에 의해 달성될 수 있다. 한 실시 형태에서, 리세스의 형성은 건식 에칭과 습식 에칭의 조합으로부터 발생할 수 있다. 예를 들어, 텅스텐 게이트 충전 물질(162)은 6불화 황 건식 에칭으로 리세스될 수 있고, NMOS 일함수 물질(156)은 이후의 습식 에칭으로 리세스될 수 있다.
도 19에 도시된 바와 같이, 캡핑 유전체 물질(168)이 도 18의 리세스(164)를 채우도록 퇴적될 수 있다. 캡핑 유전체 물질(168)은 질화 실리콘(Si3N4)과 탄화 실리콘(SiC)을 포함하나 이에 한정되지 않는 임의의 적절한 재료일 수 있고, 임의의 적절한 퇴적 기술에 의해 형성될 수 있다. 캡핑 유전체 물질(168)은, 도 20에 도시된 바와 같이, 리세스된 비 평면형 트랜지스터 게이트(166) 위에 및 게이트 스페이서(144) 사이에 캡핑 유전체 구조(170)를 형성하기 위해, 과잉의 캡핑 유전체 물질(168)(예를 들어, 도 16의 리세스 내에 있지 않은 캡핑 유전체 물질(168))을 제거하도록 평탄화될 수 있다. 과잉의 캡핑 유전체 물질(168)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하나 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 21에 도시된 바와 같이, 제2 유전체 물질층(172)이 제1 유전체 물질층(152), 게이트 스페이서(144) 및 캡핑 유전체 구조(170) 위에 퇴적될 수 있다. 제2 유전체 물질층(172)은, 임의의 공지된 퇴적 기술에 의해, 이산화 실리콘(Si02), 산화질화 실리콘(SiOxNy) 및 질화 실리콘(Si3N4)을 포함하나 이에 한정되지 않는 임의의 적절한 유전체 물질로 형성될 수 있다. 도 22에 도시된 바와 같이, 에칭 마스크(174)가, 예를 들어 공지된 리소그래피 기술에 의해, 제2 유전체 물질층(172) 위에 적어도 하나의 개구(176)를 갖도록 패터닝될 수 있다.
도 23에 도시된 바와 같이, 콘택트 개구(182)가, 소스/드레인 영역(150)의 일부분을 노출시키도록 도 22의 에칭 마스크 개구(176)를 통해 에칭함으로써 제1 유전체 물질층(152) 및 제2 유전체 물질층(172)을 관통하여 형성될 수 있다. 도 23의 에칭 마스크(174)는 도 24에 도시된 바와 같이, 그 후에 제거될 수 있다. 한 실시 형태에서, 제1 유전체 물질층(152) 및 제2 유전체 물질층(172)은 게이트 스페이서(144)와 캡핑 유전체 구조(170) 양쪽의 유전체 물질과는 상이하므로, 제1 유전체 물질층(152) 및 제2 유전체층(172)의 에칭은, 게이트 스페이서(144)와 캡핑 유전체 구조(170)에 대해 선택적일 수 있다(즉, 더 빠르게 에칭됨). 이것은 해당 분야에서 자기 정합(self-aligning)으로 알려져 있다.
도 25에 도시된 바와 같이, 도전성 콘택트 물질(188)이 도 23의 콘택트 개구(182) 내에 퇴적될 수 있다. 도전성 콘택트 물질(188)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 탄화 티타늄, 탄화 지르코늄, 탄화 탄탈, 탄화 하프늄, 탄화 알루미늄, 다른 탄화 금속, 질화 금속 및 산화 금속을 포함할 수 있지만, 이에 한정되지 않는다. 각종 점착 층, 장벽 층, 실리사이드 층, 및/또는 도전 층이, 도전성 콘택트 물질(188)의 퇴적 이전에, 도 23의 콘택트 개구(182) 내에 등각 배치 또는 형성될 수 있다는 것을 알 수 있다.
도 26에 도시된 바와 같이, 도 25의 과잉의 도전성 콘택트 물질(188)(예를 들면, 도 24의 콘택트 개구(182) 내에 있지 않은 도전성 콘택트 물질(188))이 소스/드레인 콘택트(190)를 형성하기 위해 제거될 수 있다. 과잉의 도전성 콘택트 물질(188)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하지만 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
이전에 논의된 바와 같이, 한 실시 형태에서, 제1 유전체 물질층(152)과 유전체 물질층(168)은 게이트 스페이서(144)와 캡핑 유전체 구조(166) 양쪽의 유전체 물질과는 상이하므로, 제1 유전체 물질층(152)과 제2 유전체층(168)의 에칭은 게이트 스페이서(144)와 캡핑 유전체 구조(166)에 대해 선택적일 수 있다(즉, 더 빠르게 에칭됨). 따라서, 리세스된 비 평면형 트랜지스터(162)는 콘택트 개구(182)의 형성 중에 보호된다. 이는 비교적 큰 크기의 소스/드레인 콘택트(190)의 형성을 허용하는데, 이는 소스/드레인 콘택트(190)와 리세스된 비 평면형 트랜지스터 게이트(162) 사이의 단락의 위험 없이, 트랜지스터 구동 전류 성능을 증가시킬 수 있게 한다.
본 발명이 비 평면형 NMOS 트랜지스터에 관한 것이지만, 이 비 평면형 NMOS 트랜지스터가 통합된 집적 회로가 비 평면형 PMOS 트랜지스터를 포함할 수도 있다는 것을 알 수 있다. 따라서, 비 평면형 NMOS 트랜지스터의 제조 공정은 전체의 집적 회로 제조 공정에 통합될 수 있다.
한 실시 형태에서는, 도 27의 흐름도의 공정(200)에 도시된 바와 같이, 도 2-13에서의 구조의 형성 후에, 블록(210)에서 정의된 바와 같이, 질화 티타늄 등의 PMOS 일함수 물질이 게이트 트렌치 내에 퇴적될 수 있다. 블록(220)에 정의된 바와 같이, NMOS 게이트의 제조를 위한 영역 내의, PMOS 일함수 물질의 일부가 해당 분야에 공지된 바와 같이, 레지스트 패터닝 및 에칭 등에 의해 제거될 수 있다. 그 다음, 공정은 NMOS 일함수 물질을 퇴적하는 동안 패터닝된 레지스트를 적소에 남기는 등, 도 14에서 시작하여 계속될 수 있다.
한 실시 형태에서는, 도 28의 흐름도의 공정(300)에 도시된 바와 같이, 도 2-14에서의 구조의 형성 후에, PMOS 게이트의 제조를 위한 영역 내의 NMOS 일함수 물질의 일부가 해당 분야에 공지된 바와 같이, 레지스트 패터닝 및 에칭 등에 의해 제거될 수 있다. 블록(310)에서 정의된 바와 같이, 질화 티타늄 등의 PMOS 일함수 물질이 블록(320)에서 정의된 바와 같이, 게이트 트렌치 내에 퇴적될 수 있다. 그 다음, 공정은 도 15에서 시작하여 계속될 수 있다. 도 15에 나타낸 바와 같이, 게이트 충전 장벽(158)의 별도 형성은, 블록(310)에서 퇴적된 PMOS 일함수가 게이트 충전 장벽(158)으로서 기능할 수도 있기 때문에, 필요하지 않을 수 있다는 것을 알 수 있다.
본 발명의 주제는 반드시 도 1-28에 도시된 특정 애플리케이션에 한정되지 않는다는 것을 알 수 있다. 그 주제는 당업자가 알 수 있는 바와 같이, 다른 마이크로 전자 디바이스 제조 애플리케이션에 적용될 수 있다.
따라서, 본 발명의 세부 실시 형태가 설명되었지만, 첨부된 청구 범위에 의해 정의된 발명은 상기 설명에 기재된 특정 세부 사항으로 한정되는 것이 아니며, 이는 많은 명백한 변형이 본 발명의 사상 또는 범위를 벗어나지 않는 한도에서 가능하기 때문임을 알 수 있다.

Claims (25)

  1. 트랜지스터 게이트로서,
    게이트 스페이서 쌍 - 상기 게이트 스페이서 쌍은 제1 방향으로 서로 평행하게 배치되고, 각 게이트 스페이서는 상대방 게이트 스페이서의 측벽과 대향하는 측벽을 가짐 -; 및
    상기 게이트 스페이서 쌍의 상기 측벽들 사이에 리세스되고 배치된 게이트 전극
    을 포함하고,
    상기 게이트 전극은,
    알루미늄, 티타늄 및 탄소를 포함하고, 상기 게이트 스페이서 쌍의 상기 측벽들 각각의 적어도 일부분에 인접하게 그리고 등각으로(conformally) 배치되는 측부들 및 기저부를 가지는 NMOS 일함수 물질 - 상기 NMOS 일함수 물질은 균일한 조성을 가짐 - ;
    상기 NMOS 일함수 물질에 인접하게 그리고 등각으로 배치된 티타늄 함유 게이트 충전 장벽; 및
    상기 제1 방향으로 상기 게이트 충전 장벽에 인접하게 배치된 텅스텐 함유 게이트 충전 물질
    을 포함하는 트랜지스터 게이트.
  2. 제1항에 있어서, 상기 게이트 전극은 비 평면형인 트랜지스터 게이트.
  3. 제1항에 있어서, 상기 NMOS 일함수 물질은, 20 내지 40 사이의 중량%의 알루미늄, 30 내지 50 사이의 중량%의 티타늄, 및 10 내지 30 사이의 중량%의 탄소를 포함하는 트랜지스터 게이트.
  4. 제1항에 있어서, 상기 NMOS 일함수 물질은, 33 중량%의 알루미늄, 43 중량%의 티타늄, 및 24 중량%의 탄소를 포함하는 트랜지스터 게이트.
  5. 제1항에 있어서, 비 평면형 게이트 전극에 인접하여, 그리고 상기 게이트 스페이서 쌍 사이에 배치된 캡핑 유전체 구조를 더 포함하는 트랜지스터 게이트.
  6. 트랜지스터 게이트의 제조 방법으로서,
    게이트 스페이서 쌍을 형성하는 단계 - 상기 게이트 스페이서 쌍은 제1 방향으로 서로 평행하게 배치되고, 각 게이트 스페이서는 상대방 게이트 스페이서의 측벽과 대향하는 측벽을 가짐 - ; 및
    상기 게이트 스페이서 쌍의 측벽들 사이에 배치된 게이트 전극을 형성하는 단계 - 이 단계는,
    NMOS 일함수 물질을 등각 퇴적(conformally depositing)하는 단계 - 상기 NMOS 일함수 물질은 상기 게이트 스페이서 쌍의 상기 측벽들 각각에 인접한 측부들 및 기저부를 가지고, 알루미늄, 티타늄 및 탄소를 포함함 - ;
    상기 NMOS 일함수 물질에 인접하여 티타늄 함유 게이트 충전 장벽을 등각 퇴적하는 단계; 및
    상기 제1 방향으로 상기 게이트 충전 장벽에 인접하게 텅스텐 함유 게이트 충전 물질을 퇴적하는 단계를 포함함 - ; 및
    상기 게이트 전극의 일부분을 제거하여 상기 게이트 스페이서들 사이에 리세스를 형성하는 단계
    를 포함하는 트랜지스터 게이트의 제조 방법.
  7. 제6항에 있어서, 상기 NMOS 일함수 물질을 등각 퇴적하는 단계는, 20 내지 40 사이의 중량%의 알루미늄, 30 내지 50 사이의 중량%의 티타늄, 및 10 내지 30 사이의 중량%의 탄소의 조성을 갖는 상기 NMOS 일함수 물질을 등각 퇴적하는 단계를 포함하는 트랜지스터 게이트의 제조 방법.
  8. 제7항에 있어서, 상기 NMOS 일함수 물질을 등각 퇴적하는 단계는, 33 중량%의 알루미늄, 43 중량%의 티타늄, 및 24 중량%의 탄소의 조성을 갖는 상기 NMOS 일함수 물질을 등각 퇴적하는 단계를 포함하는 트랜지스터 게이트의 제조 방법.
  9. 제6항에 있어서,
    상기 게이트 스페이서 쌍에 인접하여 PMOS 일함수 물질을 등각 퇴적하는 단계; 및
    상기 NMOS 일함수 물질을 퇴적하기 이전에 NMOS 게이트 전극의 제조를 위한 영역들 내의 상기 PMOS 일함수 물질의 일부분을 제거하는 단계
    를 더 포함하는 트랜지스터 게이트의 제조 방법.
  10. 제9항에 있어서, 상기 PMOS 일함수 물질을 등각 퇴적하는 단계는, 질화 티타늄 PMOS 일함수 물질을 등각 퇴적하는 단계를 포함하는 트랜지스터 게이트의 제조 방법.
  11. 제6항에 있어서,
    PMOS 게이트 전극들의 제조를 위한 영역들 내의 NMOS 일함수 물질의 일부분을 제거하는 단계; 및
    상기 게이트 스페이서 쌍에 인접하여, 그리고 NMOS 게이트 전극들의 제조를 위한 영역들 내의 상기 NMOS 일함수 물질 위에 PMOS 일함수 물질을 등각 퇴적하는 단계
    를 더 포함하는 트랜지스터 게이트의 제조 방법.
  12. 제11항에 있어서, 상기 PMOS 일함수 물질을 등각 퇴적하는 단계는, 질화 티타늄 PMOS 일함수 물질을 등각 퇴적하는 단계를 포함하는 트랜지스터 게이트의 제조 방법.
  13. 제6항에 있어서,
    PMOS 게이트 전극들의 제조를 위한 영역들 내의 상기 NMOS 일함수 물질의 일부분을 제거하는 단계; 및
    NMOS 게이트 전극들의 제조를 위한 영역들 내의 상기 NMOS 일함수 물질에 인접한 게이트 충전 장벽으로서, 및 PMOS 게이트 전극들의 제조를 위한 영역들 내의 PMOS 일함수 물질로서 티타늄 함유 층을 등각 퇴적하는 단계
    를 더 포함하는 트랜지스터 게이트의 제조 방법.
  14. 제6항에 있어서, 비 평면형 게이트 전극에 인접하여, 그리고 상기 게이트 스페이서 쌍 사이에 배치된 캡핑 유전체 구조를 형성하는 단계를 더 포함하는 트랜지스터 게이트의 제조 방법.
  15. 제14항에 있어서, 비 평면형 게이트 전극에 인접하여, 그리고 상기 게이트 스페이서 쌍 사이에 배치된 캡핑 유전체 구조를 형성하는 단계는,
    상기 리세스 내에 캡핑 유전체 물질을 퇴적하는 단계를 포함하는 트랜지스터 게이트의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020147007872A 2011-09-30 2011-09-30 비 평면형 트랜지스터용의 텅스텐 게이트 및 그 제조방법 KR101685555B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/054294 WO2013048449A1 (en) 2011-09-30 2011-09-30 Tungsten gates for non-planar transistors

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020157027031A Division KR101690449B1 (ko) 2011-09-30 2011-09-30 금속 게이트 전극을 포함하는 비 평면형 반도체 장치

Publications (2)

Publication Number Publication Date
KR20140054358A KR20140054358A (ko) 2014-05-08
KR101685555B1 true KR101685555B1 (ko) 2016-12-12

Family

ID=47996182

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020167035731A KR101780916B1 (ko) 2011-09-30 2011-09-30 집적회로 구조 및 집적회로 구조의 제조 방법
KR1020177025962A KR20170106657A (ko) 2011-09-30 2011-09-30 집적회로 구조 및 집적회로 구조의 제조 방법
KR1020147007872A KR101685555B1 (ko) 2011-09-30 2011-09-30 비 평면형 트랜지스터용의 텅스텐 게이트 및 그 제조방법
KR1020157027031A KR101690449B1 (ko) 2011-09-30 2011-09-30 금속 게이트 전극을 포함하는 비 평면형 반도체 장치

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020167035731A KR101780916B1 (ko) 2011-09-30 2011-09-30 집적회로 구조 및 집적회로 구조의 제조 방법
KR1020177025962A KR20170106657A (ko) 2011-09-30 2011-09-30 집적회로 구조 및 집적회로 구조의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020157027031A KR101690449B1 (ko) 2011-09-30 2011-09-30 금속 게이트 전극을 포함하는 비 평면형 반도체 장치

Country Status (6)

Country Link
US (1) US9177867B2 (ko)
EP (4) EP3174106A1 (ko)
KR (4) KR101780916B1 (ko)
CN (3) CN106783971A (ko)
TW (4) TWI585980B (ko)
WO (1) WO2013048449A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3174106A1 (en) 2011-09-30 2017-05-31 Intel Corporation Tungsten gates for non-planar transistors
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
DE112011105702T5 (de) 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
WO2013085490A1 (en) 2011-12-06 2013-06-13 Intel Corporation Interlayer dielectric for non-planar transistors
US9034703B2 (en) * 2012-09-13 2015-05-19 International Business Machines Corporation Self aligned contact with improved robustness
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9472456B2 (en) 2013-12-24 2016-10-18 Intel Corporation Technology for selectively etching titanium and titanium nitride in the presence of other materials
US10096513B2 (en) 2013-12-26 2018-10-09 Intel Corporation Direct plasma densification process and semiconductor devices
KR20160098201A (ko) 2013-12-26 2016-08-18 인텔 코포레이션 직접 플라즈마 고밀화 프로세스 및 반도체 디바이스들
MY173962A (en) 2014-03-19 2020-02-28 Intel Corp Method, apparatus and system for single-ended communication of transaction layer packets
MY187344A (en) 2014-03-20 2021-09-22 Intel Corp Method, apparatus and system for configuring a protocol stack of an integrated circuit chip
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
CN105448693A (zh) * 2014-09-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 钨电极的形成方法
US9634013B2 (en) 2014-10-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for semiconductor fabrication
US9818841B2 (en) * 2015-05-15 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
CN107731747B (zh) * 2016-08-12 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102379707B1 (ko) 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
CN111211045A (zh) * 2018-11-21 2020-05-29 中芯国际集成电路制造(上海)有限公司 金属栅极及其形成方法
US10755964B1 (en) * 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US11211462B2 (en) * 2020-03-05 2021-12-28 International Business Machines Corporation Using selectively formed cap layers to form self-aligned contacts to source/drain regions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147851A1 (en) * 2009-12-18 2011-06-23 Thomas Christopher D Method For Depositing Gate Metal For CMOS Devices

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399415A (en) 1993-02-05 1995-03-21 Cornell Research Foundation, Inc. Isolated tungsten microelectromechanical structures
US6030692A (en) 1996-09-13 2000-02-29 Netpco Incorporated Cover tape for formed tape packing system and process for making same
JP3025478B2 (ja) * 1998-07-13 2000-03-27 松下電器産業株式会社 半導体装置およびその製造方法
US6136697A (en) 1998-07-27 2000-10-24 Acer Semiconductor Manufacturing Inc. Void-free and volcano-free tungsten-plug for ULSI interconnection
US6331481B1 (en) 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
KR20020029531A (ko) 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
KR20020056285A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 게이트 제조방법
KR100399357B1 (ko) 2001-03-19 2003-09-26 삼성전자주식회사 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
JP3654285B2 (ja) 2002-10-04 2005-06-02 セイコーエプソン株式会社 半導体装置の製造方法
KR100567056B1 (ko) 2002-12-10 2006-04-04 주식회사 하이닉스반도체 에스램 소자의 제조방법
JP4408653B2 (ja) 2003-05-30 2010-02-03 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7033931B2 (en) 2003-08-01 2006-04-25 Agere Systems Inc. Temperature optimization of a physical vapor deposition process to prevent extrusion into openings
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
JP4447280B2 (ja) 2003-10-16 2010-04-07 リンテック株式会社 表面保護用シートおよび半導体ウエハの研削方法
US7026689B2 (en) 2004-08-27 2006-04-11 Taiwan Semiconductor Manufacturing Company Metal gate structure for MOS devices
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
TWI277210B (en) 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
US7230296B2 (en) 2004-11-08 2007-06-12 International Business Machines Corporation Self-aligned low-k gate cap
US7282766B2 (en) 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
KR100578818B1 (ko) 2005-02-24 2006-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
DE102005052000B3 (de) * 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
KR100653711B1 (ko) 2005-11-14 2006-12-05 삼성전자주식회사 쇼트키 배리어 핀 펫 소자 및 그 제조방법
KR100841094B1 (ko) 2005-12-20 2008-06-25 주식회사 실트론 실리콘 웨이퍼 연마장치, 이에 이용되는 리테이닝어셈블리, 및 이를 이용한 실리콘 웨이퍼 평평도 보정방법
US7875501B2 (en) 2006-03-15 2011-01-25 Shin-Etsu Polymer Co., Ltd. Holding jig, semiconductor wafer grinding method, semiconductor wafer protecting structure and semiconductor wafer grinding method and semiconductor chip fabrication method using the structure
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
KR100764360B1 (ko) * 2006-04-28 2007-10-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20070122319A (ko) * 2006-06-26 2007-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7517764B2 (en) 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7968425B2 (en) 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
KR100818433B1 (ko) 2006-09-05 2008-04-01 동부일렉트로닉스 주식회사 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및그 제조 방법
US7456471B2 (en) 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
KR100903383B1 (ko) 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
TWI409311B (zh) 2007-08-10 2013-09-21 Dainippon Printing Co Ltd 硬塗膜
DE102008030854B4 (de) 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US7939863B2 (en) 2008-08-07 2011-05-10 Texas Instruments Incorporated Area efficient 3D integration of low noise JFET and MOS in linear bipolar CMOS process
US8153526B2 (en) 2008-08-20 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. High planarizing method for use in a gate last process
JP2010050215A (ja) * 2008-08-20 2010-03-04 Toshiba Corp 半導体装置
WO2010026995A1 (ja) 2008-09-05 2010-03-11 旭硝子株式会社 粘着体、粘着シートおよびその用途
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8227867B2 (en) 2008-12-23 2012-07-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US7838356B2 (en) * 2008-12-31 2010-11-23 Texas Instruments Incorporated Gate dielectric first replacement gate processes and integrated circuits therefrom
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
JP5493096B2 (ja) 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
US8304841B2 (en) 2009-09-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
US8530971B2 (en) * 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8779530B2 (en) * 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US8334184B2 (en) 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
CN102130057B (zh) * 2010-01-14 2013-05-01 中芯国际集成电路制造(上海)有限公司 制作互补金属氧化物半导体器件的方法和结构
KR101675373B1 (ko) * 2010-03-24 2016-11-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8492852B2 (en) 2010-06-02 2013-07-23 International Business Machines Corporation Interface structure for channel mobility improvement in high-k metal gate stack
US8278173B2 (en) 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US8466473B2 (en) 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
US20140147851A1 (en) * 2011-04-01 2014-05-29 Occam Biolabs, Inc. Methods and kits for detecting cell-free pathogen-specific nucleic acids
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8557666B2 (en) 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
EP3174106A1 (en) 2011-09-30 2017-05-31 Intel Corporation Tungsten gates for non-planar transistors
US9202699B2 (en) 2011-09-30 2015-12-01 Intel Corporation Capping dielectric structure for transistor gates
DE112011105702T5 (de) 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
WO2013085490A1 (en) 2011-12-06 2013-06-13 Intel Corporation Interlayer dielectric for non-planar transistors
US20130334713A1 (en) 2011-12-22 2013-12-19 Dingying D. Xu Electrostatic discharge compliant patterned adhesive tape

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147851A1 (en) * 2009-12-18 2011-06-23 Thomas Christopher D Method For Depositing Gate Metal For CMOS Devices

Also Published As

Publication number Publication date
EP2761662B1 (en) 2022-02-02
KR101780916B1 (ko) 2017-09-21
EP3174106A1 (en) 2017-05-31
TW201320343A (zh) 2013-05-16
KR20150116915A (ko) 2015-10-16
TW201810675A (zh) 2018-03-16
EP2761662A1 (en) 2014-08-06
EP3506367A1 (en) 2019-07-03
CN103843143B (zh) 2017-07-11
TWI643345B (zh) 2018-12-01
KR101690449B1 (ko) 2016-12-27
US9177867B2 (en) 2015-11-03
TWI585980B (zh) 2017-06-01
KR20140054358A (ko) 2014-05-08
US20150041926A1 (en) 2015-02-12
TW201717407A (zh) 2017-05-16
EP3923347A1 (en) 2021-12-15
WO2013048449A1 (en) 2013-04-04
EP3923347B1 (en) 2024-04-03
KR20170106657A (ko) 2017-09-21
EP2761662A4 (en) 2015-08-05
TWI512986B (zh) 2015-12-11
CN107275404A (zh) 2017-10-20
TW201614847A (en) 2016-04-16
CN106783971A (zh) 2017-05-31
TWI595666B (zh) 2017-08-11
CN103843143A (zh) 2014-06-04
KR20160150123A (ko) 2016-12-28

Similar Documents

Publication Publication Date Title
KR101685555B1 (ko) 비 평면형 트랜지스터용의 텅스텐 게이트 및 그 제조방법
US10770591B2 (en) Source/drain contacts for non-planar transistors
US10020375B2 (en) Tungsten gates for non-planar transistors
KR20150089092A (ko) 비평면 트랜지스터들 및 그 제조 방법들
TWI699823B (zh) 半導體裝置的製造方法
KR20220122445A (ko) 반도체 디바이스 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
A107 Divisional application of patent
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191127

Year of fee payment: 4