KR20070122319A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자를 제공한다. 이 소자는 n모스 영역 및 p모스 영역을 갖는 반도체 기판, 및 n모스 영역 및 p모스 영역 상의 게이트 절연막들 상에 형성된 각각의 게이트 전극들을 포함하되, 게이트 전극들은 제 1 도전막 및 제 1 도전막 상의 제 2 도전막을 포함한다. n모스 영역 및 p모스 영역 중 적어도 하나의 영역의 게이트 전극들의 제 1 도전막은 주입된 금속 이온을 포함하되, 제 1 도전막은 게이트 절연막에 인접하는 부위에서 금속 이온의 농도가 높은 것을 특징으로 한다. 이에 따라, 게이트 절연막의 특성 저하를 최소화하는 동시에 게이트 전극의 동작 효율을 높임으로써, 적은 비용으로 품질이 우수한 반도체 소자를 제공할 수 있다.
일함수, 금속 이온, 고유전막, 금속 게이트, MIPS
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들;
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들;
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들;
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 급격한 디자인 룰(design rule) 감소에 따라 모스펫(Metal-Oxide_Semiconductor Field Effect Transistor : MOSFET) 소자에 사용되 는 게이트 절연막에 고유전율(high-k) 물질을 적용하고자 하는 연구가 급속도로 진행되고 있다. 고유전율 물질을 게이트 절연막으로 사용할 경우, 동일한 등가 산화막 두께(Equivalent Oxide Thickness : ETO)를 갖는 고유전율 물질은 실리콘 산화막(SiO2)에 비해 물리적으로 두께를 두껍게 증착할 수 있다. 이에 따라, 게이트 절연막으로 20Å 이하의 두께를 갖는 실리콘 산화막을 사용하는 경우, 전자의 터널링(tunneling)에 의해 발생하는 급격한 누설 전류(leakage current)의 증가를 줄일 수 있다. 이와 같이, 60nm 디자인 룰이 적용되는 반도체 소자는 등가 산화막 두께가 20Å 이하에서도 원하는 소자 특성을 확보할 수 있는 새로운 고유전율 물질이 필요하다. 이에 대한 방안으로 하프늄 베이스(Hf-based) 고유전율 물질에 대한 연구가 반도체 소자 제조자들에 의해 경쟁적으로 진행되고 있다.
그러나 폴리 실리콘(polysilicon)을 게이트 전극으로 사용하는 기존의 씨모스 제조 공정에 고유전율 물질을 게이트 절연막으로 사용하게 되면, 소위 페르미 레벨 피닝(Fermi level pinning)이라 불리는 현상에 의해 폴리 실리콘에 주입되는 도펀트(dopant)에 의한 게이트 절연막의 플랫 밴드 전압(Vfb : flat band voltage)을 조절하는 것이 어려워지는 문제점이 있다. 이러한 문제점을 해결하기 위한 금속 물질을 이용한 게이트 전극의 개발 및 응용이 활발하다. 금속 물질을 게이트 전극으로 사용하면, 페르미 레벨 피닝 현상에 의한 문제점을 최소화하거나 없앨 수 있다. 또한, 금속 물질을 게이트 전극으로 사용하면, 폴리 실리콘이 게이트 전극일 때 채널 반전(channel inversion) 영역에서 발생하는 게이트 공핍 효과(gate depletion effect)에 의한 등가 산화막 두께의 증가를 없앨 수 있다. 이에 따라, 게이트 절연막의 실질적인 두께를 감소시킬 수 있는 효과가 있다. 이에 더하여, 금속 물질의 낮은 저항 특성을 활용할 수 있으며, 소오스/드레인 영역을 형성하기 위한 불순물 주입 공정에서 불순물이 확산되는 것을 방지할 수 있다. 게다가, 전하 포획(charge trapping) 현상 및 원격 전하 산란(remote charge scattering) 효과를 감소시켜, 전하의 이동도(mobility)를 향상시킬 수 있다.
금속 물질의 이러한 장점들에도 불구하고, 실제 게이트 전극으로 사용하기 위해서는 많은 문제점이 뒤따르고 있다. 예를 들면, n모스용 금속 물질의 부재(n모스용 게이트 전극에 적합한 일함수 값을 갖는 금속 물질은 반응성이 크기 때문에, 열적으로 불안정하다.)와 두 금속 물질을 반도체 소자에 통합하는 과정의 복잡성 때문에, n모스용 게이트 전극은 폴리 실리콘이, p모스용 게이트 전극은 금속 물질이 각각 사용된다. n모스용 게이트 전극에서 폴리 공핍이 발생하여 금속 전극의 장점인 등가 산화막 두께의 감소 효과를 얻을 수 없다.
한편, n모스용 및 p모스용 금속 물질을 반도체 소자에 통합하는 경우, 통상적으로 n모스용 혹은 p모스용 금속 물질을 전면 증착한 후, 일부를 제거한다. 이때, 일부 제거된 금속 물질 하부의 게이트 절연막은 대기 중에 노출된다. 이어서, 다른 금속 물질을 증착한다. 이에 따라, 금속 물질의 제거와 다른 금속 물질의 증착 과정 중에, 게이트 절연막은 물리적 또는 화학적 손상을 입게 된다. 이러한 게이트 절연막의 손상으로 인해 게이트 절연막의 특성이 저하되는 문제점이 있다.
폴리 실리콘에 의한 게이트 공핍 효과를 줄이기 위해서, 게이트 절연막과 폴 리 실리콘 사이에 매우 얇은 금속막(20Å 이하)을 개재하는 금속막을 개재한 폴리 실리콘막 구조(Metal Inserted Polysilicon Structure : MIPS)가 사용될 수 있다. 이러한 금속막을 개재한 폴리 실리콘막 구조는 게이트 전극으로 금속 물질을 사용할 때 발생하는 건식 식각에 의한 문제점을 줄여 줄 수 있다. 또한, 게이트 전극으로 폴리 실리콘을 사용할 때 발생하는 등가 산화막 두께의 감소도 줄일 수 있다. 그러나 금속막을 개재한 폴리 실리콘막 구조도 앞서 언급한 페르미 레벨 피닝 현상을 막지는 못한다. 이에 따라, 금속막을 개재한 폴리 실리콘막 구조를 갖는 반도체 소자는 높은 임계 전압(Vth : threshold voltage)을 갖는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 절연막의 특성 저하를 최소화하는 동시에 게이트 전극의 동작 효율을 높일 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 게이트 절연막의 특성 저하를 최소화하는 동시에 게이트 전극의 동작 효율을 높일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 소자는 n모스 영역 및 p모스 영역을 갖는 반도체 기판, 및 n모스 영역 및 p모스 영역 상의 게이트 절연막들 상에 형성된 각각의 게이트 전극들을 포함하되, 게이트 전극들은 제 1 도전막 및 제 1 도전막 상의 제 2 도전막을 포함한다. n모스 영역 및 p모스 영역 중 적어도 하나의 영역의 게이트 전극들의 제 1 도전막은 주입된 금속 이온을 포함하되, 제 1 도전막은 게이트 절연막에 인접하는 부위에서 금속 이온의 농도가 높은 것을 특징으로 한다.
n모스 영역 및 p모스 영역은 서로 반대되는 도전형일 수 있다.
게이트 절연막은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막일 수 있다.
제 1 도전막의 일함수는 반도체 기판의 전도대와 가전자대 사이의 값을 가질 수 있다. 제 1 도전막은 도핑된 실리콘막, TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다.
제 1 도전막이 도핑된 실리콘막이면, 게이트 절연막 및 제 1 도전막 사이에 개재되는 금속막을 더 포함할 수 있다.
금속막은 TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 금속막의 두께는 5~40Å일 수 있다.
제 1 도전막에 주입된 금속 이온은 n모스 영역 상의 게이트 전극들의 일함수를 낮추거나, p모스 영역 상의 게이트 전극들의 일함수를 높일 수 있다.
금속 이온은 제 1 도전막의 성분과 다르되, 제 1 도전막 내에서 이동 가능할 수 있다. 금속 이온은 알루미늄, 하프늄, 지르코늄, 티타늄, 탄탈륨, 텅스텐, 프라 세오디뮴, 팔라듐, 란탄, 테르븀, 이테르븀, 디스프로슘, 가돌리늄, 플래티늄, 이리듐 및 루테늄 중에서 선택된 하나일 수 있다.
제 2 도전막은 실리콘 또는 실리사이드를 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 제조 방법을 제공한다. 이 방법에 따르면, n모스 영역 및 p모스을 갖는 반도체 기판 상에 게이트 절연막 및 게이트 절연막 상에 제 1 도전막을 형성하는 것, n모스 영역 및 p모스 영역 중 선택된 하나의 영역 상의 제 1 도전막을 노출하는 제 1 마스크 패턴을 형성하는 것, 제 1 마스크 패턴을 마스크로 하는 제 1 이온 주입 공정으로 선택된 영역 상의 제 1 도전막에 금속 이온을 주입하는 것, 제 1 마스크 패턴을 제거하는 것, 제 1 도전막 상에 제 2 도전막을 형성하는 것, 그리고 제 2 도전막, 제 1 도전막 및 게이트 절연막을 패터닝하여 n모스 영역 및 p모스 영역 상에 각각의 게이트 전극들을 형성하는 것을 포함한다. 선택된 영역의 게이트 전극들의 제 1 도전막은 게이트 절연막에 인접하는 부위에서 금속 이온의 농도가 높게 형성되는 것을 특징으로 한다.
n모스 영역 및 p모스 영역은 서로 반대되는 도전형일 수 있다.
게이트 절연막은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막으로 형성될 수 있다.
제 1 도전막의 일함수는 반도체 기판의 전도대와 가전자대 사이의 값을 가질 수 있다. 제 1 도전막은 도핑된 실리콘막, TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성될 수 있다.
제 1 도전막이 도핑된 실리콘막으로 형성되면, 게이트 절연막 및 제 1 도전막 사이에 금속막을 형성하는 것을 더 포함할 수 있다.
금속막은 TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성될 수 있다. 금속막의 두께는 5~40Å일 수 있다.
제 1 마스크 패턴을 형성하기 전에 제 1 도전막 상에 희생막을 형성하는 것, 그리고 희생막을 처리하는 것을 더 포함할 수 있다.
희생막은 실리콘을 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성될 수 있다.
실리콘을 포함하는 물질막은 실리콘막, 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성될 수 있다.
금속 물질막은 실리콘 및 질소 중에서 선택된 적어도 하나의 성분을 포함할 수 있다.
금속 물질막은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 텅스텐 실리사이드막, 티탄 실리콘 질화막, 탄탈 실리콘 질화막 및 텅스텐 실리콘 질화막 중에서 선택된 하나의 막 또는 이들이 조 합된 막으로 형성될 수 있다.
희생막을 처리하는 것은 희생막을 제거하는 공정, 열 처리하는 공정, 플라즈마 처리하는 공정 및 대기 중에 노출하는 공정 중에서 선택된 적어도 하나의 공정이 수행되는 것을 포함할 수 있다.
제 1 마스크 패턴을 제거한 후, n모스 영역 및 p모스 영역 중 선택되지 않은 영역 상의 제 1 도전막을 노출하는 제 2 마스크 패턴을 형성하는 것, 제 2 마스크 패턴을 마스크로 하는 제 2 이온 주입 공정으로 선택되지 않은 영역 상의 제 1 도전막에 금속 이온을 주입하는 것, 그리고 제 2 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
제 1 도전막에 금속 이온을 주입함으로써, n모스 영역 상에 형성된 게이트 전극들의 일함수가 낮아지거나, p모스 영역 상에 형성된 게이트 전극들의 일함수가 높아질 수 있다.
금속 이온은 제 1 도전막의 성분과 다르되, 제 1 도전막 내에서 이동 가능할 수 있다. 금속 이온은 알루미늄, 하프늄, 지르코늄, 티타늄, 탄탈륨, 텅스텐, 프라세오디뮴, 팔라듐, 란탄, 테르븀, 이테르븀, 디스프로슘, 가돌리늄, 플래티늄, 이리듐 및 루테늄 중에서 선택된 하나일 수 있다.
제 2 도전막은 실리콘 또는 실리사이드를 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(110) 상에 게이트 절연막(112)을 형성한다. 제 1 영역(A) 및 제 2 영역(B)은 소자 분리막(111)에 의해 구분될 수 있으며, 서로 반대되는 도전형일 수 있다. 즉, 제 1 영역(A)이 n모스 영역이면, 제 2 영역(B)은 p모스 영역일 수 있다. 이와 반대로, 제 1 영역(A)이 p모스 영역이면, 제 2 영역(B)은 n모스 영역일 수 있다. 본 발명의 실시예에서는 제 1 영역(A) 및 제 2 영역(B)을 각각 n모스 영역 및 p모스 영역으로 설정하여 설명한다.
게이트 절연막(112)은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막일 수 있다. 실리콘 산화막은 열 산화(thermal oxidation) 방식 또는 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방식으로 형성될 수 있다. 고유전 막은 고유전율 물질로써, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 니오븀 산화막(Nb2O3), 프라세오디뮴 산화막(Pr2O3), 세륨 산화막(Ce2O3), 디스프로슘 산화막(Dy2O3), 에르븀 산화막(Er2O3), 이트륨 산화막(Y2O3), 지르코늄 실리콘 산화막(ZrSiO4), 지르코늄 실리콘 산화 질화막(ZrSiON), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화 질화막(HfSiON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 알루미늄 산화 질화막(HfAlON), 알루미늄 실리콘 산화 질화막(AlSiON), 바륨 실리콘 산화막(BaSiO4), 리드 실리콘 산화막(PbSiO4), BST막((Ba,Sr)TiO3) 및 PZT막(Pb(Zr,Ti)O3) 중에서 선택된 적어도 하나의 막일 수 있다.
게이트 절연막(112) 상에 제 1 도전막(114)을 형성한다. 제 1 도전막(114)은 반도체 기판(110)의 전도대(conduction band)와 가전자대(valence band) 사이의 일함수(work function) 값을 가질 수 있다. 바람직하게는 제 1 도전막(114)은 3.8~5.2eV 범위의 일함수 값을 가질 수 있다. 제 1 도전막(114)은 도핑된 실리콘막(doped Si), TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 본 발명의 실시예에서의 제 1 도전막(114)은 4.3eV 근처의 n모스향(nMOS disposition) 일함수 값을 가지는 탄탈륨 탄화막(TaC)일 수 있다.
도핑된 실리콘은 주로 n형 도전성을 띄는 불순물인 인(P, phosporous)을 주 입하여 형성할 수 있다. 이는 앞서 종래기술에서 설명한 바와 같이, n모스용 게이트 전극에 적합한 일함수 값을 갖는 금속 물질은 반응성이 크기 때문이다. 이러한 큰 반응성으로 인해 n모스용 게이트 전극에 적합한 금속 물질이 거의 없는 상황이다.
TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수)과 같은 금속 물질은 치밀화(densification) 및 탄소(C)와 질소(N)의 조성을 조절하기 위한 열 처리 또는 플라즈마 처리 공정이 추가적으로 수행될 수 있다.
제 1 도전막(114) 상에 희생막(116)을 형성한다. 희생막(116)은 추후 공정인 금속 이온을 주입하는 공정(도 1b 참조)에서 제 1 도전막(114)이 받을 수 있는 물리적 및 화학적 손상을 최소화하기 위한 것일 수 있다.
희생막(116)은 실리콘을 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 실리콘을 포함하는 물질막은 실리콘막, 실리콘 산화막 및 실리콘 질화막(SixNy) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 금속 물질막은 실리콘 및 질소 중에서 선택된 적어도 하나의 성분을 포함하는 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 티타늄 실리사이드막(TiSi), 탄탈륨 실리사이드막(TaSi), 텅스텐 실리사이드막(WSi), 티탄 실리콘 질화막(TiSiN), 탄탈 실리콘 질화막(TaSiN) 및 텅스텐 실리콘 질화막(WSiN) 중에서 선택된 하나의 막 또는 이들이 조합된 막일 수 있다. 본 발명의 실시예에서의 희생막(116)은 티타늄 질화막일 수 있다.
도 1b를 참조하면, 제 2 영역(B)을 노출하는 마스크 패턴(118)을 형성한다. 마스크 패턴(118)을 마스크로 하는 이온 주입 공정(화살표)으로 제 2 영역(B) 상의 제 1 도전막(114)에 금속 이온을 주입한다. 금속 이온은 제 1 도전막(114)의 성분과 다르되, 제 1 도전막(114) 내에서 이동 가능할 수 있다. 금속 이온은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 프라세오디뮴(Pr), 팔라듐(Pd), 란탄(La), 테르븀(Tb), 이테르븀(Yb), 디스프로슘(Dy), 가돌리늄(Gd), 플래티늄(Pt), 이리듐(Ir) 및 루테늄(Ru) 중에서 선택된 하나일 수 있다. 제 2 영역(B)이 p모스 영역일 경우, 금속 이온은 제 1 도전막(114)의 일함수 값을 높이는 알루미늄일 수 있다.
이온 주입 공정에서 발생하는 제 1 도전막(114)에서의 손상을 줄이는 동시에, 주입된 금속 이온이 게이트 절연막(112) 쪽으로 확산하는 것을 촉진하기 위한 열 처리 공정을 수행한다. 바람직하게는 열 처리 공정은 700~950℃ 범위의 온도 및 질소(N2) 분위기에서 1분 정도의 급속 열 처리(RTP : Rapid Thermal Process) 방식 또는 10분 정도의 가열로(furnace) 처리 방식으로 수행되는 것일 수 있다.
도 1c를 참조하면, 이온 주입 공정으로 제 2 영역(B) 상의 금속 이온이 주입된 제 1 도전막(114md)은 제 1 영역(A) 상의 제 1 도전막(114)보다 높거나 낮은 일함수 값을 가질 수 있다. 제 2 영역(B)이 p모스 영역일 경우, 금속 이온이 주입된 제 1 도전막(114md)은 제 1 영역(A) 상의 제 1 도전막(114)보다 높은 일함수 값을 가질 수 있다. 반면에, 제 2 영역(B)이 n모스 영역일 경우, 금속 이온이 주입된 제 1 도전막(114md)은 제 1 영역(A) 상의 제 1 도전막(114)보다 낮은 일함수 값을 가질 수 있다.
이온 주입 공정 및 열 처리 공정에 의해 제 2 영역(B) 상의 금속 이온이 주입된 제 1 도전막(114md)은 게이트 절연막(112)에 인접하는 부위에서 금속 이온의 농도가 높은 프로파일(수평 점선)을 가질 수 있다. 이러한 프로파일은 금속 이온이 주입된 제 1 도전막(114md)의 유효 일함수(effective work function)를 변화시킬 수 있다.
마스크 패턴(118) 및 희생막(116)을 제거한 후, 제 1 도전막(114 및 114md) 상에 제 2 도전막(120)을 형성한다. 제 2 도전막(120)은 실리콘 또는 실리사이드를 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 본 발명의 실시예에서의 제 2 도전막(120)은 폴리 실리콘막일 수 있다. 여기서, 희생막(116)이 금속 물질막일 경우, 희생막(116)을 남겨놓을 수 있다. 남겨진 희생막(116)에 플라즈마 처리 공정 또는 대기 중에 노출하는 공정 중에서 적어도 하나의 공정이 수행될 수 있다. 이러한 공정은 희생막(116)을 게이트 전극에 포함되도록 한다.
도 1d를 참조하면, 제 2 도전막(120), 제 1 도전막(114 및 114md) 및 게이트 절연막(112)을 패터닝(patterning)하여 제 1 영역(A) 및 제 2 영역(B) 상에 각각의 게이트 전극들(122a 및 122b)을 형성한다. 제 1 영역(A) 상의 게이트 전극들(122a)은 제 1 게이트 절연막 패턴(112a) 상에 형성된 제 1 도전막 패턴(114a) 및 제 2 도전막 패턴(120a)으로 이루어질 수 있다. 제 2 영역(B) 상의 게이트 전극들(122b) 은 제 2 게이트 절연막 패턴(112b) 상에 형성된 금속 이온이 주입된 제 3 도전막 패턴(114b) 및 제 4 도전막 패턴(120b)으로 이루어질 수 있다.
후속 공정으로 산소(O2)를 포함하는 산화 공정이 수행될 수 있다. 산소의 함량에 따라, 금속 이온이 주입된 제 3 도전막 패턴(114b)의 일함수 값이 변할 수 있다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 전극을 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(210) 상에 게이트 절연막(212)을 형성한다. 제 1 영역(A) 및 제 2 영역(B)은 소자 분리막(211)에 의해 구분될 수 있으며, 서로 반대되는 도전형일 수 있다. 제 1 영역(A) 및 제 2 영역(B)을 각각 n모스 영역 및 p모스 영역으로 설정하여 설명한다.
게이트 절연막(212)은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막일 수 있다. 게이트 절연막(212) 상에 제 1 도전막(214)을 형성한다. 제 1 도전막(214)은 4.8~4.9eV 정도의 p모스향(pMOS disposition) 일함수 값을 가지는 탄탈륨 탄소 질화막(TaCN)일 수 있다. 제 1 도전막(214) 상에 희생막(216)을 형성한다. 희생막(216)은 추후 공정인 금속 이온을 주입하는 공정(도 2b 참조)에서 제 1 도전막(214)이 받을 수 있는 물리적 및 화학적 손상을 최소화하기 위한 것일 수 있다. 희생막(216)은 티타늄 질화막일 수 있다.
도 2b를 참조하면, n모스 영역인 제 1 영역(A)을 노출하는 마스크 패턴(218) 을 형성한다. 마스크 패턴(218)을 마스크로 하는 이온 주입 공정(화살표)으로 제 1 영역(A) 상의 제 1 도전막(214)에 금속 이온을 주입한다. 금속 이온은 제 1 도전막(214)의 일함수 값을 낮추는 란탄일 수 있다.
이온 주입 공정에서 발생하는 제 1 도전막(214)에서의 손상을 줄이는 동시에, 주입된 란탄 금속 이온이 게이트 절연막(212) 쪽으로 확산하는 것을 촉진하기 위한 열 처리 공정을 수행한다.
도 2c를 참조하면, 이온 주입 공정으로 제 1 영역(A) 상의 란탄 금속 이온이 주입된 제 1 도전막(214md)은 제 2 영역(B) 상의 제 1 도전막(214)보다 낮은 일함수 값을 가질 수 있다.
이온 주입 공정 및 열 처리 공정에 의해 제 1 영역(A) 상의 란탄 금속 이온이 주입된 제 1 도전막(214md)은 게이트 절연막(212)에 인접하는 부위에서 금속 이온의 농도가 높은 프로파일(수평 점선)을 가질 수 있다. 이러한 프로파일은 란탄 금속 이온이 주입된 제 1 도전막(214md)의 유효 일함수를 변화시킬 수 있다.
마스크 패턴(218) 및 희생막(216)을 제거한 후, 제 1 도전막(214md 및 214) 상에 제 2 도전막(220)을 형성한다. 제 2 도전막(220)은 폴리 실리콘막일 수 있다.
도 2d를 참조하면, 제 2 도전막(220), 제 1 도전막(214md 및 214) 및 게이트 절연막(212)을 패터닝하여 제 1 영역(A) 및 제 2 영역(B) 상에 각각의 게이트 전극들(222a 및 222b)을 형성한다. 제 1 영역(A) 상의 게이트 전극들(222a)은 제 1 게이트 절연막 패턴(212a) 상에 형성된 란탄 금속 이온이 주입된 제 1 도전막 패턴(214a) 및 제 2 도전막 패턴(220a)으로 이루어질 수 있다. 제 2 영역(B) 상의 게 이트 전극들(222b)은 제 2 게이트 절연막 패턴(212b) 상에 형성된 제 3 도전막 패턴(214b) 및 제 4 도전막 패턴(220b)으로 이루어질 수 있다.
후속 공정으로 산소를 포함하는 산화 공정이 수행될 수 있다. 산소의 함량에 따라, 란탄 금속 이온이 주입된 제 1 도전막 패턴(214a)의 일함수 값이 변할 수 있다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 소자의 게이트 전극을 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(310) 상에 게이트 절연막(312)을 형성한다. 제 1 영역(A) 및 제 2 영역(B)은 소자 분리막(311)에 의해 구분될 수 있으며, 서로 반대되는 도전형일 수 있다. 제 1 영역(A) 및 제 2 영역(B)을 각각 n모스 영역 및 p모스 영역으로 설정하여 설명한다.
게이트 절연막(312)은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막일 수 있다. 게이트 절연막(312) 상에 제 1 도전막(314)을 형성한다. 제 1 도전막(314)은 4.5~4.7eV 정도의 일함수 값을 가지는 탄탈륨 질화막(TaN), 티타늄 질화막(TiN) 및 텅스텐 질화막(WN) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 제 1 도전막(314) 상에 희생막(316)을 형성한다. 희생막(316)은 추후 공정인 금속 이온을 주입하는 공정(도 3b 및 도 3c 참조)에서 제 1 도전막(314)이 받을 수 있는 물리적 및 화학적 손상을 최소화하기 위한 것일 수 있다. 희생막(316)은 티타늄 질화막일 수 있다.
도 3b 및 도 3c를 참조하면, p모스 영역인 제 2 영역(B)을 노출하는 제 1 마 스크 패턴(318b)을 형성한다. 제 1 마스크 패턴(318b)을 마스크로 하는 제 1 이온 주입 공정(화살표)으로 제 2 영역(B) 상의 제 1 도전막(314)에 금속 이온을 주입한다. 금속 이온은 제 1 도전막(314)의 일함수 값을 높이는 알루미늄일 수 있다.
제 1 마스크 패턴(318b)을 제거한 후, n모스 영역인 제 1 영역(A)을 노출하는 제 2 마스크 패턴(318a)을 형성한다. 제 2 마스크 패턴(318a)을 마스크로 하는 제 2 이온 주입 공정(도 3의 화살표)으로 제 1 영역(A) 상의 제 1 도전막(314)에 금속 이온을 주입한다. 금속 이온은 제 1 도전막(314)의 일함수 값을 낮추는 란탄일 수 있다. 여기서, 도 3b 및 도 3c는 순서가 바뀌어 수행될 수 있다.
이온 주입 공정에서 발생하는 제 1 도전막(314)에서의 손상을 줄이는 동시에, 제 1 영역(A) 및 제 2 영역(B)의 제 1 도전막(314)에 각각 주입된 금속 이온이 게이트 절연막(312) 쪽으로 확산하는 것을 촉진하기 위한 열 처리 공정을 수행한다.
도 3d를 참조하면, 제 2 이온 주입 공정으로 제 1 영역(A) 상의 란탄 금속 이온이 주입된 제 1 도전막(314mda)은 이온 주입 공정 전의 반도체 기판(310) 상의 제 1 도전막(도 3a의 314)보다 낮은 일함수 값을 가질 수 있다. 또한, 제 1 이온 주입 공정으로 제 2 영역(B) 상의 알루미늄 금속 이온이 주입된 제 1 도전막(314mdb)은 이온 주입 공전 전의 반도체 기판(310) 상의 제 1 도전막(도 3a의 314)보다 높은 일함수 값을 가질 수 있다.
제 1 및 제 2 이온 주입 공정, 및 열 처리 공정에 의해 제 1 영역(A) 및 제 2 영역(B) 상의 각각 란탄 금속 이온이 주입된 제 1 도전막(314mda) 및 알루미늄 금속 이온이 주입된 제 1 도전막(314mdb)은 게이트 절연막(312)에 인접하는 부위에서 각각의 금속 이온의 농도가 높은 프로파일(수평 점선)을 가질 수 있다. 이러한 프로파일은 각각의 금속 이온이 주입된 제 1 도전막(314mda 및 314mdb)의 유효 일함수를 변화시킬 수 있다.
제 2 마스크 패턴(318b) 및 희생막(316)을 제거한 후, 제 1 도전막(314mda 및 314mdb) 상에 제 2 도전막(320)을 형성한다. 제 2 도전막(320)은 폴리 실리콘막일 수 있다.
도 3e를 참조하면, 제 2 도전막(320), 제 1 도전막(314mda 및 314mdb) 및 게이트 절연막(312)을 패터닝하여 제 1 영역(A) 및 제 2 영역(B) 상에 각각의 게이트 전극들(322a 및 322b)을 형성한다. 제 1 영역(A) 상의 게이트 전극들(322a)은 제 1 게이트 절연막 패턴(312a) 상에 형성된 란탄 금속 이온이 주입된 제 1 도전막 패턴(314a) 및 제 2 도전막 패턴(320a)으로 이루어질 수 있다. 제 2 영역(B) 상의 게이트 전극들(322b)은 제 2 게이트 절연막 패턴(312b) 상에 형성된 알루미늄 금속 이온이 주입된 제 3 도전막 패턴(314b) 및 제 4 도전막 패턴(320b)으로 이루어질 수 있다.
후속 공정으로 산소를 포함하는 산화 공정이 수행될 수 있다. 산소의 함량에 따라, 란탄 금속 이온이 주입된 제 1 도전막 패턴(314a) 및 알루미늄 금속 이온이 주입된 제 1 도전막 패턴(314b)의 일함수 값이 변할 수 있다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 게이트 전극을 제조하는 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(410) 상에 게이트 절연막(412)을 형성한다. 제 1 영역(A) 및 제 2 영역(B)은 소자 분리막(411)에 의해 구분될 수 있으며, 서로 반대되는 도전형일 수 있다. 제 1 영역(A) 및 제 2 영역(B)을 각각 n모스 영역 및 p모스 영역으로 설정하여 설명한다.
게이트 절연막(412)은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막일 수 있다. 게이트 절연막(412) 상에 금속막(413)을 형성한다. 금속막(413)은 TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막일 수 있다. 바람직하게는 금속막(413)은 5~40Å 정도인 탄탈륨 탄화 질화막일 수 있다.
금속막(413) 상에 제 1 도전막(414)을 형성한다. 제 1 도전막(414)은 4.1eV 근처의 n모스향(nMOS disposition) 일함수 값을 가지는 n형 도핑 실리콘막(n-doped silicon)일 수 있다. 이에 따라, 금속막을 개재한 폴리 실리콘막 구조(MIPS)의 기본 구조가 형성될 수 있다.
제 1 도전막(414) 상에 희생막(416)을 형성한다. 희생막(416)은 추후 공정인 금속 이온을 주입하는 공정(도 4b 참조)에서 제 1 도전막(414)이 받을 수 있는 물리적 및 화학적 손상을 최소화하기 위한 것일 수 있다. 희생막(416)은 티타늄 질화막일 수 있다.
도 4b를 참조하면, p모스 영역인 제 2 영역(B)을 노출하는 마스크 패턴(418)을 형성한다. 마스크 패턴(418)을 마스크로 하는 이온 주입 공정(화살표)으로 제 2 영역(B) 상의 제 2 도전막(414)에 금속 이온을 주입한다. 금속 이온은 제 1 도전막(414)의 일함수 값을 높이는 알루미늄일 수 있다.
이온 주입 공정에서 발생하는 제 1 도전막(414)에서의 손상을 줄이는 동시에, 주입된 알루미늄 금속 이온이 게이트 절연막(412) 쪽으로 확산하는 것을 촉진하기 위한 열 처리 공정을 수행한다.
도 4c를 참조하면, 이온 주입 공정으로 제 2 영역(B) 상의 알루미늄 금속 이온이 주입된 제 1 도전막(414md)은 제 1 영역(A) 상의 제 1 도전막(414)보다 높은 일함수 값을 가질 수 있다.
이온 주입 공정 및 열 처리 공정에 의해 제 2 영역(A) 상의 알루미늄 금속 이온이 주입된 제 1 도전막(414md)은 게이트 절연막(412)에 인접하는 부위에서 알루미늄 금속 이온의 농도가 높은 프로파일(수평 점선)을 가질 수 있다. 이러한 프로파일은 알루미늄 금속 이온이 주입된 제 1 도전막(414md)의 유효 일함수를 변화시킬 수 있다.
마스크 패턴(418) 및 희생막(416)을 제거한 후, 제 1 도전막(414 및 414md) 상에 제 2 도전막(420)을 형성한다. 제 2 도전막(420)은 폴리 실리콘막일 수 있다.
도 4d를 참조하면, 제 2 도전막(420), 제 1 도전막(414 및 414md) 및 게이트 절연막(412)을 패터닝하여 제 1 영역(A) 및 제 2 영역(B) 상에 각각의 게이트 전극들(422a 및 422b)을 형성한다. 제 1 영역(A) 상의 게이트 전극들(422a)은 제 1 게이트 절연막 패턴(412a) 상에 형성된 제 1 도전막 패턴(414a) 및 제 2 도전막 패턴(420a)으로 이루어질 수 있다. 제 2 영역(B) 상의 게이트 전극들(422b)은 제 2 게이트 절연막 패턴(412b) 상에 형성된 알루미늄 금속 이온이 주입된 제 3 도전막 패턴(414b) 및 제 4 도전막 패턴(420b)으로 이루어질 수 있다.
후속 공정으로 산소를 포함하는 산화 공정이 수행될 수 있다. 산소의 함량에 따라, 알루미늄 금속 이온이 주입된 제 1 도전막 패턴(414b)의 일함수 값이 변할 수 있다.
상기한 본 발명의 실시예들에 따른 방법으로 반도체 소자의 게이트 전극을 제조함으로써, 게이트 전극을 형성하는 공정에서 게이트 절연막이 노출되는 것을 방지할 수 있다. 이에 따라, 게이트 절연막의 특성이 저하되는 것을 최소화할 수 있다. 또한, 고유전율 물질을 게이트 절연막에 안정적으로 적용할 수 있다. 이에 따라, 게이트 전극의 동작 효율을 높일 수 있다. 이에 더하여, 단순한 이온 주입 공정으로 도전형에 맞는 게이트 전극을 형성할 수 있다. 이에 따라, 반도체 소자의 제조 비용을 절감할 수 있다.
상술한 바와 같이, 본 발명에 따르면 게이트 전극을 형성하는 공정에서 게이트 절연막이 노출되는 것을 방지하여 게이트 절연막의 특성이 저하되는 것을 최소화함으로써, 품질이 우수한 반도체 소자를 제공할 수 있다.
또한, 고유전율 물질을 게이트 절연막에 안정적으로 적용하여 게이트 전극의 동작 효율을 높임으로써, 품질이 우수한 반도체 소자를 제공할 수 있다.
이에 더하여, 단순한 이온 주입 공정으로 도전형에 맞는 게이트 전극을 형성함으로써, 제조 비용을 절감할 수 있는 반도체 소자의 제조 방법을 제공할 수 있 다.
Claims (31)
- 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 및상기 제 1 영역 및 상기 제 2 영역 상의 게이트 절연막들 상에 형성된 각각의 게이트 전극들을 포함하되, 상기 게이트 전극들은 제 1 도전막 및 상기 제 1 도전막 상의 제 2 도전막을 포함하고, 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역의 상기 게이트 전극들의 상기 제 1 도전막은 주입된 금속 이온을 포함하되, 상기 제 1 도전막은 상기 게이트 절연막에 인접하는 부위에서 상기 금속 이온의 농도가 높은 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 영역 및 상기 제 2 영역은 서로 반대되는 도전형인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 게이트 절연막은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 도전막의 일함수는 상기 반도체 기판의 전도대와 가전자대 사이의 값을 갖는 것을 특징으로 하는 반도체 소자.
- 제 4항에 있어서,상기 제 1 도전막은 도핑된 실리콘막, TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 도전막이 상기 도핑된 실리콘막이면,상기 게이트 절연막 및 상기 제 1 도전막 사이에 개재되는 금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6항에 있어서,상기 금속막은 TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막인 것을 특징으로 하는 반도체 소자.
- 제 6항에 있어서,상기 금속막의 두께는 5~40Å인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 1 도전막에 주입된 상기 금속 이온은,상기 제 1 영역 상의 상기 게이트 전극들의 상기 일함수를 낮추거나, 상기 제 2 영역 상의 상기 게이트 전극들의 상기 일함수를 높이는 것을 특징으로 하는 반도체 소자.
- 제 9항에 있어서,상기 금속 이온은 상기 제 1 도전막의 성분과 다르되, 상기 제 1 도전막 내에서 이동 가능한 것을 특징으로 하는 반도체 소자.
- 제 10항에 있어서,상기 금속 이온은 알루미늄, 하프늄, 지르코늄, 티타늄, 탄탈륨, 텅스텐, 프라세오디뮴, 팔라듐, 란탄, 테르븀, 이테르븀, 디스프로슘, 가돌리늄, 플래티늄, 이리듐 및 루테늄 중에서 선택된 하나인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 2 도전막은 실리콘 또는 실리사이드를 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막인 것을 특징으로 하는 반도체 소자.
- 제 1 영역 및 제 2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 상기 게이트 절연막 상에 제 1 도전막을 형성하고;상기 제 1 영역 및 상기 제 2 영역 중 선택된 하나의 영역 상의 상기 제 1 도전막을 노출하는 제 1 마스크 패턴을 형성하고;상기 제 1 마스크 패턴을 마스크로 하는 제 1 이온 주입 공정으로 상기 선택된 영역 상의 상기 제 1 도전막에 금속 이온을 주입하고;상기 제 1 마스크 패턴을 제거하고;상기 제 1 도전막 상에 제 2 도전막을 형성하고; 그리고상기 제 2 도전막, 상기 제 1 도전막 및 상기 게이트 절연막을 패터닝하여, 상기 제 1 영역 및 상기 제 2 영역 상에 각각의 게이트 전극들을 형성하는 것을 포함하되, 상기 선택된 영역의 상기 게이트 전극들의 상기 제 1 도전막은 상기 게이트 절연막에 인접하는 부위에서 상기 금속 이온의 농도가 높게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 영역 및 상기 제 2 영역은 서로 반대되는 도전형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 게이트 절연막은 실리콘 산화막 및 고유전막 중에서 선택된 적어도 하나의 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 도전막의 일함수는 상기 반도체 기판의 전도대와 가전자대 사이의 값을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16항에 있어서,상기 제 1 도전막은 도핑된 실리콘막, TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 도전막이 상기 도핑된 실리콘막으로 형성되면,상기 게이트 절연막 및 상기 제 1 도전막 사이에 금속막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 금속막은 TaxCyNz막, TixCyNz막 및 WxCyNz막(x, y 및 z는 0 또는 양의 정 수) 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 18항에 있어서,상기 금속막의 두께는 5~40Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 마스크 패턴을 형성하기 전에 상기 제 1 도전막 상에 희생막을 형성하는 것; 그리고상기 희생막을 처리하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 희생막은 실리콘을 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 22항에 있어서,상기 실리콘을 포함하는 물질막은 실리콘막, 실리콘 산화막 및 실리콘 질화 막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 22항에 있어서,상기 금속 물질막은 실리콘 및 질소 중에서 선택된 적어도 하나의 성분을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 24항에 있어서,상기 금속 물질막은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 텅스텐 실리사이드막, 티탄 실리콘 질화막, 탄탈 실리콘 질화막 및 텅스텐 실리콘 질화막 중에서 선택된 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 21항에 있어서,상기 희생막을 처리하는 것은,상기 희생막을 제거하는 공정, 열 처리하는 공정, 플라즈마 처리하는 공정 및 대기 중에 노출하는 공정 중에서 선택된 적어도 하나의 공정이 수행되는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 마스크 패턴을 제거한 후,상기 제 1 영역 및 상기 제 2 영역 중 선택되지 않은 영역 상의 상기 제 1 도전막을 노출하는 제 2 마스크 패턴을 형성하고;상기 제 2 마스크 패턴을 마스크로 하는 제 2 이온 주입 공정으로 상기 선택되지 않은 영역 상의 상기 제 1 도전막에 상기 금속 이온을 주입하고; 그리고상기 제 2 마스크 패턴을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 1 도전막에 상기 금속 이온을 주입함으로써,상기 제 1 영역 상에 형성된 상기 게이트 전극들의 상기 일함수가 낮아지거나, 상기 제 2 영역 상에 형성된 상기 게이트 전극들의 상기 일함수가 높아지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 28항에 있어서,상기 금속 이온은 상기 제 1 도전막의 성분과 다르되, 상기 제 1 도전막 내에서 이동 가능한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 29항에 있어서,상기 금속 이온은 알루미늄, 하프늄, 지르코늄, 티타늄, 탄탈륨, 텅스텐, 프 라세오디뮴, 팔라듐, 란탄, 테르븀, 이테르븀, 디스프로슘, 가돌리늄, 플래티늄, 이리듐 및 루테늄 중에서 선택된 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 제 2 도전막은 실리콘 또는 실리사이드를 포함하는 물질막 및 금속 물질막 중에서 선택된 적어도 하나의 막 또는 이들이 조합된 막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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