KR20070116455A - 반도체 소자의 형성방법 - Google Patents
반도체 소자의 형성방법 Download PDFInfo
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Abstract
본 발명의 실시 예는 반도체 소자의 형성방법을 제공한다. 제 1 영역과 제 2 영역이 구비된 반도체 기판 상에 게이트 절연막, 제 1 금속막을 형성하고 상기 제 2 영역의 상기 제 1 금속막의 상부에 제 2 금속막을 형성하고, 상기 게이트 절연막 상부의 금속막을 패터닝하여 금속 게이트 전극을 형성하고 상기 반도체 기판 상에 열처리 공정을 수행하여 상기 제 2 영역에서 상기 제 2 금속막의 성분이 상기 제 1 금속막으로 확산된다. 열처리 공정을 통하여 제 1 금속막의 일함수가 변경된다.
high-k 절연막, 금속 게이트 전극, 열처리 공정
Description
도 1a 내지 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 2c는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
110a: 제 1 영역 110b: 제 2 영역
120: 게이트 절연막 130: 제 1 금속막
140: 제 2 금속막 150: 제 3 금속막
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 트랜지스터의 게이트 형성방법에 관한 것이다.
반도체 소자의 디자인 룰 감소에 따라 게이트 절연막의 두께가 감소되고 있다. 통상 게이트 절연막으로 사용되는 실리콘 산화막(SiO2)이 20Å 이하의 두께인 경우, 전자의 터널링에 의하여 누설 전류가 증가하는 현상이 발생한다. 상기 게이트 절연막의 두께 감소에 따른 누설 전류 증가 현상을 방지하기 위하여 높은 유전 상수(high-k)를 갖는 절연막의 사용이 요구되고 있다. 이에 최근에는 하프늄 계열 절연막이 반도체 소자의 제조에 이용되고 있다.
그러나, 높은 유전상수를 갖는 절연막이 게이트 절연막으로 사용되고 폴리 실리콘이 게이트 전극으로 사용되는 경우에는 상기 절연막과 폴리 실리콘 사이에서 화학반응이 일어나게 된다.
이러한 문제점을 해결하기 위하여 금속 전극이 게이트 전극으로 사용된다. 종래기술에서는 금속 게이트 전극을 형성하기 위하여 피모스용 금속 게이트 전극과 엔모스용 금속 게이트 전극을 각각 형성한다. 만일 피모스용 금속을 먼저 증착한 경우 엔모스 영역에 형성된 피모스용 금속을 제거하여야 한다.
상기 피모스용 금속이 제거될 때 게이트 절연막이 공기 중에 노출되어 물리적, 화학적 손상이 발생한다. 이에 따라, 게이트 절연막의 특성이 저하되어 게이트 절연막을 다시 형성하여야 하므로 비용이 증가하는 문제점이 있다. 또한, 각각 금속 게이트 전극을 형성하는 공정은 복잡하다.
본 발명의 목적은 금속 게이트의 게이트 절연막의 손상을 방지하고 공정을 단순화할 수 있는 반도체 소자의 형성방법을 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 소자의 형성방법은 제 1 영역과 제 2 영역이 구비된 반도체 기판 상에 게이트 절연막, 제 1 금속막을 형성하는 것; 상기 제 2 영역의 상기 제 1 금속막의 상부에 제 2 금속막을 형성하는 것; 상기 게이트 절연막 상부의 금속막을 패터닝하여 금속 게이트 전극을 형성하는 것; 그리고 상기 반도체 기판 상에 열처리 공정을 수행하여 상기 제 2 영역의 상기 제 2 금속막의 성분이 상기 제 2 금속막 하부의 상기 제 1 금속막으로 확산되는 것을 포함한다. 상기 제 1 금속막과 상기 제 2 금속막의 상부에 제 3 금속막을 형성하는 것을 더 포함할 수 있다. 상기 열처리 공정은 상기 제 2 영역에서 상기 제 2 금속막의 성분이 상기 제 2 금속막 하부의 상기 제 1 금속막으로 확산하여, 상기 제 2 금속막 하부의 상기 제 1 금속막과 상기 게이트 절연막의 계면에서 높은 농도를 갖도록 진행한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 형성방법은 제 1 영역과 제 2 영역이 구비된 반도체 기판 상에 게이트 절연막, 제 1 금속막을 형성하는 것; 상기 제 2 영역의 상기 제 1 금속막의 상부에 제 2 금속막을 형성하는 것; 상기 반도체 기판 상에 열처리 공정을 수행하여 상기 제 2 영역의 상기 제 2 금속막의 성분이 상기 제 2 금속막 하부의 상기 제 1 금속막으로 확산되는 것; 상기 열처리 공정을 수행하고 상기 제 2 금속막을 제거하는 것; 그리고 상기 게이트 절연막 상부의 금속막을 패터닝하여 금속 게이트 전극을 형성한다.
상기 게이트 절연막은 높은 유전상수(High-k)를 갖는 물질로 형성될 수 있다.
상기 제 3 금속막은 폴리 실리콘, 금속 실리사이드 또는 이들이 차례로 적층 된 구조로 형성될 수 있다.
상기 열처리 공정에 의하여 상기 제 2 영역의 상기 제 2 금속막 하부의 상기 제 1 금속막의 일함수가 변경된다.
이하, 본 발명의 실시 예에 따른 반도체 소자의 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 소자분리막(105)에 의하여 활성영역(미도시)이 정의된다. 상기 활성영역(미도시)에 제 1 영역(110a)과 제 2 영역(110b)이 형성된다. 상기 각각의 영역은 피-웰(p-well) 또는 엔-웰(n-well)이거나 그 역일 수 있다. 이하에서는 제 1 영역(110a)이 피-웰(p-well) 이고 제 2 영역(110b)이 엔-웰(n-well) 인 경우를 예로 들어 설명한다. 즉, 도시된 Ⅰ부분은 엔 모스(NMOS) 영역이고, Ⅱ부분은 피모스(PMOS) 영역이다.
상기 제 1 영역과 제 2 영역의 상부에 게이트 절연막(120)이 형성된다. 상기 게이트 절연막(120)은 높은 유전상수(high-k)를 가질 수 있다. 예컨대, 상기 게이트 절연막(120)은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 세슘 산화막(Ce2O3), 지르코늄 실리콘 산화막(ZrSiO4), 지르코늄 실리콘 산화질화막(ZrSiON), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화 질화막(HfSiON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 알루미늄 산화 질화막(HfAlON), 알루미늄 실리콘 산화 질화막(AlSiON), 바륨 실리콘 산화막(BaSiO4), 납 실리콘 산화막(PbSiO4), 비에스티막(BST막) 및 피지티막(PZT막) 중에서 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 게이트 절연막(120), 예컨대 하프늄 산화막(HfO2)막은 하프늄(Hf)을 화학기상증착(Chemical Vapor Deposition: CVD) 방식으로 반도체 기판(100)에 증착한 후, 500℃ 정도에서 산소 열처리를 진행하여 형성될 수 있다.
상기 게이트 절연막(120)의 상부에 제 1 금속막(130)과 제 2 영역(110b)의 제 1 금속막(130) 상부에 제 2 금속막(140)이 형성된다. 상기 제 2 금속막(140)은 제 2 영역(110b)의 제 1 금속막(130)의 일함수를 변경하기 위하여 형성된다.
상기 제 1 금속막(130) 예컨대, 탄탈륨 카본 나이트라이드(TaCN)는 엔모스용 금속이며, 그 일함수가 4.3eV 정도이다. 상기 제 1 금속막(130)은 탄탈륨 카본 나이트라이드(TaXCYNZ), 티타늄 카본 나이트라이드(TiXCYNZ), 텅스텐 카본 나이트라이드(WXCYNZ) 및 이들의 조합 중 어느 하나로 형성될 수 있다(상기 x,y,z 는 양수이다). 상기 제 1 금속막(130)은 증발법, 스퍼터링, 금속 화학기상증착, 원자층 증착 또는 전기도금 방법으로 형성될 수 있다.
상기 제 2 금속막(140)은 제 1 금속막(130) 예컨대, 탄탈륨 카본 나이트라이드의 일함수 (4.3eV)를 변화시켜주기 위하여 형성된다. 피모스용 게이트 전극의 일함수는 4.8~5.1eV 가 적합하므로 일함수를 증가시키는 물질 예컨대 알루미늄이 상기 제 2 금속막(140)의 성분이 될 수 있다.
상기 제 2 금속막(140)은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 팔라듐(Pd), 프라세오디뮴(Pr), 란싸눔(La), 백금(Pt), 이리듐(Ir), 루데늄(Ru), 테비움(Tb), 이터비움(Yb), 디스프로슘(Dy), 가도리늄(Gd) 또는 이들의 조합 중 어느 하나로 형성될 수 있다.
상기 제 2 금속막(140)은 원자층 증착(Atomic Layer Deposition: ALD) 방법으로 형성될 수 있다. 원자층 증착이란 복잡한 조성의 물질을 형성할 수 있는 증착법으로서, 각각의 가스가 챔버 내에서 혼합되지 않고 한 개씩 펄스로 흘러들어가서 원자층을 증착시키는 방법이다.
예컨대, 티타늄(Ti) 가스와 암모니아 가스를 챔버에 차례로 유입하여 티타늄 나이트라이드(TiN) 박막을 형성하고, 알루미늄 가스와 암모니아 가스를 차례로 챔 버에 유입하여 알루미늄 나이트라이드(AlN) 박막을 형성하여, 최종적으로 티타늄 알루미늄 나이트라이드(TiAlN) 박막이 형성된다. 제 2 금속 물질이 상기 제 1 금속막(130)의 상부에 형성된 후 패터닝되어, 제 2 영역(110b) 상부의 제 2 금속막(140)이 형성된다.
도 1b를 참조하면, 상기 제 1 금속막(130)과 상기 제 2 금속막(140)의 상부에 제 3 금속막(150)이 형성된다. 상기 제 3 금속막(150)은 폴리 실리콘, 금속 실리사이드 또는 이들의 적층으로 형성될 수 있다. 상기 폴리 실리콘은 저압 화학기상증착 방법으로 형성될 수 있다. 예컨대, 폴리 실리콘은 약 600℃에서 실레인 가스의 열분해에 의해서 증착된다.
상기 금속 실리사이드는 내열성 금속이 폴리 실리콘의 상부에 증착된 후, 급속 열처리 공정이 진행되고 폴리 실리콘과 반응하여 형성될 수 있다. 상기 제 3 금속막(150)을 형성하기 전에 제 3 금속막(150)과의 상호 반응을 최소화하기 위하여 다른 금속 물질이 형성되는 공정이 진행될 수도 있다.
도 1c를 참조하면, 상기 제 3 금속막(150), 제 2 금속막(140) 및 제 1 금속막(130)을 패터닝하여 제 1 영역 상의 금속 게이트 전극(160a)과 제 2 영역 상의 금속 게이트 전극(160b)이 형성된다. 상기 금속 게이트 전극(160a, 160b)들은 플라즈마 건식 식각 공정에 의하여 형성될 수 있다.
도 1d를 참조하면, 상기 반도체 기판(100)에 열처리 공정을 진행하여 제 2 금속 전극(140b) 물질의 성분이 제 1 금속 전극(130b)으로 확산된다. 상기 제 2 금속 전극(140b)의 성분이 상기 게이트 절연막(120)과 피모스용 제 1 금속 전극(135) 사이의 계면에서 가장 높은 농도를 나타낼 수 있다. 상기 제 2 금속 전극(140b)의 성분은 열처리 공정을 통하여 제 2 영역(110b)의 제 1 금속 전극(130b)의 일함수를 증가시켜 피모스용 제 1 금속 전극(135)으로 변경시킨다.
예컨대, 티타늄 알루미늄 나이트라이드(TiAlN)이 제 2 금속 전극(140b)인 경우 알루미늄(Al)이 제 1 전극 금속(130b)으로 확산되면 피모스용 제 1 금속 전극(135)과 게이트 절연막(120)의 계면에서 알루미늄의 농도가 가장 높게 나타난다. 열처리 공정은 티타늄 알루미늄 나이트라이드(TiAlN)의 경우 질소 분위기에서 500~900℃의 온도 범위에서 진행될 수 있다.
상기 제 2 금속 전극(140b) 성분의 확산으로 피모스용 제 1 금속 전극(135)의 일함수는 4.8~5.1eV 가 될 수 있다. 그리고, 피모스 영역의 상기 제 1 금속막(130)이 제거되지 않아 게이트 절연막(120)의 손상이 방지된다.
그리고 스페이서(180a,180b)가 금속 게이트 전극(160a,170)의 측벽에 형성될 수 있으며, 소오스/드레인 영역(122a,122b,124a,124b)이 이온 주입 공정을 진행하여 형성될 수 있다.
상기 본 발명의 일 실시 예는 엔모스용 금속을 먼저 형성하고, 피모스 영역의 엔모스용 금속의 일함수를 증가시킨 것이다. 하지만, 피모스용 금속을 먼저 형성하고 엔모스 영역의 피모스용 금속의 일함수를 감소시킨 경우에도 본 발명의 기술적 사상이 적용될 수 있다.
도 2a 내지 2c는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 2a 내지 2c를 참조하면, 본 발명의 다른 실시 예는 제 1 영역(110a)과 제 2 영역(110b)의 금속 게이트 전극의 단차를 없애기 위한 방법을 제공한다.
도 2a를 참조하면, 상기 반도체 기판(100)에 열처리 공정을 진행하여 제 2 금속막(140)의 성분이 상기 제 2 금속막 하부의 제 1 금속막(130)으로 확산된다. 상기 제 2 금속막(140)의 성분이 상기 게이트 절연막(120)과 피모스용 제 1 금속막(135) 사이의 계면에서 가장 높은 농도를 나타낼 수 있다. 상기 제 2 금속막(140)의 성분이 확산되어, 제 2 영역(110b)의 제 1 금속막(130)의 일함수가 증가됨으로써 피모스용 제 1 금속막이 형성된다.
도 2b를 참조하면, 상기 제 2 금속막(140)이 제거되고 제 1 금속막(130,135)의 상부에 제 3 금속막(150)이 형성된다. 상기 제 2 금속막(140)의 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 제 2 금속막(140)을 제거하는 것은 엔모스 영역의 금속 게이트 전극과의 단차를 없애기 위함이다.
도 2c를 참조하면, 상기 제 1 금속막(130, 135)과 제 3 금속막(150)이 패터닝되어 엔모스 금속 게이트 전극(160)과 피모스 금속 게이트 전극(180)이 형성된다. 금속 게이트 전극(160,180)들은 플라즈마 건식 식각 방법으로 형성될 수 있다.
엔모스용 금속에 열처리 공정을 수행하여 피모스에 적합한 일함수를 갖는 금속 게이트 전극이 형성된다. 그리고, 피모스 영역의 상기 제 1 금속막(130)이 제거되지 않아 게이트 절연막의 손상이 방지된다.
본 발명의 실시 예에 따르면, 제 1 금속막의 일함수가 열처리 공정을 통하여 변경된다. 열처리 공정에 의하여, 제 2 금속막의 성분이 제 1 금속막과 게이트 절연막 사이의 계면에서 가장 높은 농도를 나타낸다. 이에 따라, 금속 게이트 전극의 형성 공정이 단순화되고 게이트 절연막의 손상이 방지되어 공정비용이 절감된다.
Claims (11)
- 제 1 영역과 제 2 영역이 구비된 반도체 기판 상에 게이트 절연막, 제 1 금속막을 형성하는 것;상기 제 2 영역의 상기 제 1 금속막의 상부에 제 2 금속막을 형성하는 것;상기 게이트 절연막 상부의 금속막을 패터닝하여 금속 게이트 전극을 형성하는 것; 그리고상기 반도체 기판 상에 열처리 공정을 수행하여 상기 제 2 영역에서 상기 제 2 금속막의 성분이 상기 제 2 금속막 하부의 상기 제 1 금속막으로 확산되는 것을 포함하는 반도체 소자의 형성방법.
- 청구항 1에 있어서,상기 제 1 금속막과 상기 제 2 금속막의 상부에 제 3 금속막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
- 청구항 1에 있어서,상기 열처리 공정을 수행한 후, 상기 제 2 금속막을 제거하는 것을 더 포함하는 반도체 소자의 형성방법.
- 청구항 3에 있어서,상기 제 1 금속막의 상부에 제 3 금속막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
- 청구항 1 내지 청구항 4 중 어느 하나의 항에 있어서,상기 게이트 절연막은 높은 유전상수(High-k)를 갖는 물질로 형성되는 반도체 소자의 형성방법.
- 청구항 5에 있어서,상기 게이트 절연막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5), 세슘 산화막(Ce2O3), 지르코늄 실리콘 산화막(ZrSiO4), 지르코늄 실리콘 산화질화막(ZrSiON), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 알루미늄 산화질화막(HfAlON), 알루미늄 실리콘 산화질화막(AlSiON), 바륨 실리콘 산화막(BaSiO4), 납 실리콘 산화막(PbSiO4), 비에스티막(BST막) 및 피지티막(PZT막) 중에서 어느 하나 또는 이들의 조합으로 형성되는 반도체 소자의 형성방법.
- 청구항 5에 있어서,상기 제 1 금속막은 탄탈륨 카본 나이트라이드(TaXCYNZ), 티타늄 카본 나이트라이드(TiXCYNZ), 텅스텐 카본 나이트라이드(WXCYNZ)막 또는 이들의 조합 중 어느 하나로 형성되는 것을 포함하는 반도체 소자의 형성방법.
- 청구항 5에 있어서,상기 제 2 금속막은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 팔라듐(Pd), 프라세오디뮴(Pr), 란싸늄(La), 백금(Pt), 이리듐(Ir), 루데늄(Ru), 테비움(Tb), 이터비움(Yb), 디스프로슘(Dy), 가도리늄(Gd) 또는 이들의 조합 중 어느 하나로 형성되는 것을 포함하는 반도체 소자의 형성방법.
- 청구항 2 또는 청구항 4에 있어서,상기 제 3 금속막은 폴리 실리콘, 금속 실리사이드 또는 이들이 차례로 적층된 구조로 형성되는 것을 포함하는 반도체 소자의 형성방법.
- 청구항 5에 있어서,상기 열처리 공정은 상기 제 2 영역에서 상기 제 2 금속막의 성분이 상기 제 2 금속막 하부의 상기 제 1 금속막으로 확산하여, 상기 제 2 금속막 하부의 상기 제 1 금속막과 상기 게이트 절연막의 계면에서 높은 농도를 갖도록 진행하는 것을 포함하는 반도체 소자의 형성방법.
- 청구항 10에 있어서,상기 열처리 공정에 의하여 상기 제 2 영역에서 상기 제 2 금속막 하부의 상기 제 1 금속막의 일함수가 변경되는 반도체 소자의 형성방법.
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