TWI462298B - A semiconductor device, a semiconductor device manufacturing method, and a substrate processing system - Google Patents

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Description

半導體裝置、半導體裝置之製造方法及基板處理系統
本發明是有關半導體裝置、半導體裝置之製造方法及基板處理系統，特別是有關MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、其製造方法及基板處理系統。
配合MOSFET的高積體化及高性能化，施行閘極絕緣膜的薄膜化(EOT(Effective Oxide Thickness)比率化)。以往在閘極絕緣膜使用SiO2 膜，但若將閘極絕緣膜薄膜化，閘極漏電流的增大變顯著。因此，為了減低閘極漏電流，現在開始將比SiO2 膜還高的介電係數的絕緣膜(High-k絕緣膜)應用在閘極絕緣膜。當中，HfO2 膜被視為最有希望。一方面，閘極電極材料，以往是使用多結晶矽(Poly-Si)，但若使用多結晶矽電極，形成空乏層，該部分實效上的閘極絕緣膜之厚度變厚，反令閘極絕緣膜薄膜化。因此，將不會產生空乏層的金屬(metal)材料使用於閘極電極受到檢討。
近年使用這樣的金屬閘極電極與High-k閘極絕緣膜的MOSFET疊層構造，使用在閘極絕緣膜與多結晶矽閘極電極之間插入金屬閘極電極的MIPS(Metal Inserted Poly Silicon)構造的閘極電極，且於閘極電極形成後施行源極/汲極領域的活性化退火的閘極優先製程受到注目 (參照"A Highly Manufacturable MIPS(Metal Inserted Poly-Si Stack)Technology with Novel Threshold Voltage Control" 2005 Symposium on VLSI Technology Digest of Technical Papers pp.232-233)。
但在此MIPS構造中，具有在源極/汲極領域的活性化退火中，多結晶矽中之Si通過金屬膜到達金屬電極與High-k閘極絕緣膜的界面，引起所謂費米能階釘紮的現象，促使臨界電壓上昇(平帶電壓下降)的問題。
本發明之主要目的在於提供一種可防止或抑制臨界電壓上昇，且可防止或抑制平帶電壓下降的半導體裝置、半導體裝置之製造方法、及適用於該半導體裝置之製造的基板處理系統。
藉由本發明之一形態，可提供一種半導體裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上的導電性之第1含金屬膜；形成在前記第1含金屬膜上，添加鋁而成的導電性之第2含金屬膜；和形成前記第2含金屬膜上的矽膜。
藉由本發明之其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程； 在前記閘極絕緣膜上形成導電性之第1含金屬膜的製程；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的製程；和在前記第2含金屬膜上形成矽膜的製程。
藉由本發明之另一其它形態，可提供一種基板處理系統，具有：在半導體基板上形成閘極絕緣膜的第1處理部；在前記閘極絕緣膜上形成導電性之第1含金屬膜的第2處理部；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的第3處理部；和在前記第2含金屬膜上形成矽膜的第4處理部。
藉由本發明提供一種可防止或抑制臨界電壓上昇，且可防止或抑制平帶電壓下降的半導體裝置、半導體裝置之製造方法、及適用於該半導體裝置之製造的基板處理系統。
以下針對本發明之最佳實施形態一面參照圖面一面做說明。
若參照第1圖，本發明之最佳一實施形態的半導體裝置(device)的MOSFET100，具備：半導體基板的矽基板10；設置在矽基板10之一主面11的表面的閘極絕緣膜30；設置在閘極絕緣膜30上的閘極電極40；和分別設置 在閘極電極40之兩側的矽基板10之一主面11的源極領域21及汲極領域22。
閘極絕緣膜30，是具備：設置在矽基板10之一主面11上的SiO2 膜31；和設置在SiO2 膜31上之高介電係數(High-k)絕緣膜的HfO2 膜32。使用高介電係數絕緣膜的HfO2 膜32，藉此減低閘極漏電流。
閘極電極40，具備：設置在閘極絕緣膜30之HfO2 膜32上的TiN膜41；設置在TiN膜41上的TiAlN膜43；和設置在TiAlN膜43上之摻雜P的多結晶矽膜(P Doped Poly-Si膜)45。因在HfO2 膜32上使用金屬膜的TiN膜41，故不會產生空乏層，防止實效的閘極絕緣膜之厚度變厚。又，因在多結晶矽膜45與TiN膜41之間設置TiAlN膜43，故在閘極電極40之形成後，在施行源極領域21及汲極領域22之活性化退火之際，可防止多結晶矽膜45中的Si擴散到金屬膜的TiN膜41中。其結果，可防止多結晶矽膜45中的Si通過TiN膜41中，到達TiN膜41與高介電係數閘極絕緣膜的HfO2 膜32的界面，可防止或抑制臨界電壓上昇，還可防止或抑制平帶電壓下降。
其次，參照第2圖，說明本發明之最佳一實施形態的MOSFET之製造方法。
首先，將矽基板10，例如以1%HF水溶液做處理，去除矽基板10之一主面11的犧牲氧化膜(步驟S101)。
其次，在矽基板10之一主面11的表面，藉由熱氧化 形成作為矽系絕緣膜的氧化矽膜(SiO2 膜)31(步驟S102)。SiO2 膜31，是作為矽基板10與其後形成的高介電係數絕緣膜之HfO2 膜32的界面之界面層而形成。SiO2 膜31，是構成閘極絕緣膜30之一部分。
具體上，例如使用氧化爐，在氧化爐的處理室內收容矽基板10，對該處理室內供給O2 氣體等之氧化性氣體，藉由熱氧化(乾式氧化)在矽基板10之一主面11的表面，作為界面層而形成SiO2 膜31。處理條件，例如如下記。
矽基板10的溫度：850~1000℃
處理室內壓力：1~1000Pa
O2 氣體供給流量：10~1000sccm
SiO2 膜31的膜厚：0.4~1.5nm
再者，除了乾式氧化之外，也可以藉由濕式氧化、減壓氧化、電漿氧化等形成SiO2 膜31。
其次，在SiO2 膜31上，作為高介電係數絕緣膜(High-k膜)，成膜氧化鉿膜(HfO2 膜)32(步驟S103)。HfO2 膜32，是作為閘極絕緣膜30而形成。
具體上，例如使用ALD(Atomic layer Deposition)爐，在ALD爐的處理室內，收容SiO2 膜31形成後之矽基板10，藉由對該處理室內的TDMAH氣體與O3 氣體的交互供給(以TDMAH氣體供給→N2 洗淨→O3 氣體供給→N2 洗淨為1循環，將該循環做既定次數重複)在SiO2 膜31上，作為閘極絕緣膜形成HfO2 膜32。處理條件，例如如下記。
矽基板10的溫度：100~400℃
處理室內壓力：1~2000Pa
TDMAH氣體供給流量：10~2000sccm
O3 氣體供給流量：10~2000sccm
N2 氣體供給流量：10~10000sccm
HfO2 膜32的膜厚：0.9~4nm
包含Hf的原料，除了四-(二甲胺基)-鉿(Hf[N(CH3 )2 ]4 、略稱：TDMAH)之外，還可使用四-(乙基甲基胺基酸)-鉿(Hf[N(C2 H5 )(CH3 )]4 、略稱：TEMAH)、四(二乙基氨基)鉿(Hf[N(C2 H5 )2 ]4 、略稱：TDEAH)等之有機原料，或四氯化鉿(HfCl4 )等之無機原料。氧化劑，除了O3 氣體之外，還可使用H2 O氣體等之氧化性氣體(氧含有氣體)。洗淨氣體(惰性氣體)，除了N2 氣體之外，還可使用Ar、He、Ne、Xe等之稀有氣體。再者，像TDMAH等，使用在常溫常壓下為液體狀態的液體原料之情形下，將液體原料利用氣化器或起泡器等之氣化系統產生氣化，成為原料氣體做供給。
HfO2 膜32之成膜後，施行PDA((沉積後熱退火處理)Post Deposition Annealing)(步驟S104)。具體上，例如使用熱處理爐(例如RTP(Rapid Thermal Process)裝置)，在RTP裝置的處理室內收容HfO2 膜32形成後的矽基板10，對該處理室內供給N2 氣體施行退火。PDA，是以HfO2 膜32中的雜質除去、HfO2 膜32的緻密化或結晶化為目的施行。處理條件，例如如下記。
矽基板10的溫度：400~800℃
處理室內壓力：1~1000Pa
N2 氣體供給流量：10~10000sccm
退火時間：10~60秒
其次，在PDA後的HfO2 膜32上，是作為第1金屬膜，亦即導電性之第1含金屬膜而形成氮化鈦膜(TiN膜)41(步驟S105)。TiN膜41，是構成閘極電極40之一部分。
具體上，例如使用ALD爐，在ALD爐的處理室內收容PDA後的矽基板10，藉由對該處理室內的TiCl4 氣體與NH3 氣體的交互供給(以TiCl4 氣體供給→N2 洗淨→NH3 氣體供給→N2 洗淨為1循環，將該循環做既定次數重複)，在PDA後的HfO2 膜32上形成TiN膜41。處理條件，例如如下記。
矽基板10的溫度：300~450℃
處理室內壓力：1~10000Pa
TiCl4 氣體供給流量：10~10000sccm
NH3 氣體供給流量：10~50000sccm
N2 氣體供給流量：10~10000sccm
TiN膜41的膜厚：5~20nm
包含Ti的原料，除了無機原料之四氯化鈦(TiCl4 )之外，還可使用四(乙基甲基氨基)鈦(Ti[N(C2 H5 )(CH3 )]4 、略稱：TEMAT)、二甲氨基四鈦(Ti[N(CH3 )2 ]4 、略稱：TDMAT)、二乙氨基四鈦(Ti[N(C2 H5 )2 ]4 、略稱：TDEAT) 等之有機原料。氮化劑，除了氨(NH3 )氣體之外，還可使用二氮苯(N2 H2 )氣體、聯胺(N2 H4 )氣體、N3 H8 氣體等之氮化性氣體(氮含有氣體)。洗淨氣體(惰性氣體)，除了N2 氣體之外，還可使用Ar、He、Ne、Xe等之稀有氣體。再者，像TiCl4 等，使用在常溫常壓下為液體狀態的液體原料之情形下，將液體原料利用氣化器或起泡器等之氣化系統產生氣化，成為原料氣體做供給。
其次，在TiN膜41上，是作為第2金屬膜，亦即導電性之第2含金屬膜而形成氮化鋁鈦膜(TiAlN膜)43(步驟S106)。TiAlN膜43，是在TiN膜添加鋁(Al)的導電性之含金屬膜，其後由所形成的多結晶矽膜45來防止對TiN膜41與HfO2 膜32之界面的矽(Si)之擴散的擴散防止膜，亦即作為Si擴散阻擋層的功能。藉由該TiAlN膜43，防止多結晶矽膜45中的Si通過TiN膜41，到達TiN膜41與HfO2 膜32的界面。TiAlN膜43，如第1圖所示，形成在多結晶矽膜45與TiN膜41的界面。
TiAlN膜43，是與TiN膜41一同構成閘極電極40之一部分。再者，TiN膜41與TiAlN膜43，也可以分別在不同的成膜裝置，亦即不同的處理室形成，但兩膜能在相同的條件下成膜，故在同一個處理室內以原位(in-situ)連續形成為佳。
具體上，例如使用ALD爐，在ALD爐的處理室內，收容TiN膜41形成後的矽基板10，藉由對該處理室內的TiCl4 氣體、TMA氣體、和NH3 氣體的交互供給(以TiCl4 氣體供給→N2 洗淨→NH3 氣體供給→N2 洗淨為1循環，將該循環進行既定次數(m次)形成AlN後，以TMA氣體供給→N2 洗淨→NH3 氣體供給→N2 洗淨為1循環，將該循環進行一次形成AlN，且以該TiN的形成與AlN的形成為1循環，將該循環進行既定次數(n次))，在TiN膜41上形成TiN與AlN交互層積而成的TiAlN膜43。再者，TiN膜41與TiAlN膜43，是在同一個處理室內以原位連續形成。處理條件，例如如下記。
矽基板10的溫度：300~450℃
處理室內壓力：1~10000Pa
TiCl4 氣體供給流量：10~10000sccm
TMA氣體供給流量：10~10000sccm
NH3 氣體供給流量：10~50000sccm
N2 氣體供給流量：10~10000sccm
TiAlN膜43的膜厚：3~20nm，理想為5~10nm。
將TiAlN膜43的膜厚變薄，若未滿3nm，Si擴散的阻擋效果下降，無法充分抑制Si的擴散。TiAlN膜43的膜厚若為3nm以上，可得到充分的Si擴散的阻擋效果，還可充分抑制Si的擴散。TiAlN膜43的膜厚若為5nm以上，可更充分的抑制Si的擴散。一方面，TiAlN膜43的膜厚若比20nm還大，TiAlN的比電阻會比TiN的比電阻還大，在閘極電極40全體的比電阻上升到必要以上。TiAlN膜43的膜厚為20nm以下，就可以防止擴散。特別是，TiAlN膜43的膜厚為10nm以下，可更加抑制在閘極 電極40全體之比電阻的上昇，可為更適合的值。因而，TiAlN膜43的膜厚，佳為3~20nm，更佳為5~10nm。又，TiAlN膜43的Al濃度若未滿10%，Al濃度過低，Si擴散的阻擋效果下降，就無法充分的抑制Si的擴散。TiAlN膜43的Al濃度若為10%以上，可得到充分的Si擴散的阻擋效果，還可充分的抑制Si的擴散。一方面，TiAlN膜43的Al濃度若比20%還大，TiAlN膜43的絕緣性變強，比電阻變大，在閘極電極40全體的比電阻就會變大到必要以上。TiAlN膜43的Al濃度為20%以下，就可以防止擴散。因而，TiAlN膜43的Al濃度，理想上以10~20%為佳。
再者，包含Ti的原料、氮化劑、洗淨氣體(惰性氣體)，可使用TiN膜41之成膜製程(步驟S105)之與該些相同的氣體。包含Al的原料，除了有機原料之三基鋁(Al(CH3 )3 ，略稱：TMA)之外，還可使用三氯化鋁(AlCl3 )等之無機原料。再者，使用像TMA等在常溫常壓下為液體狀態的液體原料之情形下，將液體原料利用氣化器或起泡器等之氣化系統產生氣化，成為原料氣體做供給。
再者，TiAlN膜43，如第3圖所示，也可以形成在TiN膜41中，亦即上側的TiN膜41與下側的TiN膜41之間。但，此情形，如第3圖所示，TiAlN膜43自HfO2 膜32起距離2nm以上為佳。因為TiAlN膜43與HfO2 膜32的距離若未滿2nm，例如1nm，就會出現TiAlN膜43之功函數的影響，使Vfb(平帶電壓)受到影響。若TiAlN 膜43自HfO2 膜32起相距2nm以上，其影響就會消失。
其次，在TiAlN膜43上，形成多結晶矽膜45，亦即多晶矽膜(Poly-Si膜)45(步驟S107)。在Poly-Si膜45，是在後述之離子植入製程中，作為雜質(dopant)摻雜入磷(P)或硼(B)，Poly-Si膜45，會成為摻雜磷多晶矽膜(P Doped Poly-Si膜)或摻雜硼多晶矽膜(B Doped Poly-Si膜)。在本實施形態中，形成摻雜磷多晶矽膜(P Doped Poly-Si膜)。Poly-Si膜45，是與TiAlN膜43及TiN膜41一同構成閘極電極40之一部分。
具體上，例如使用CVD爐，在CVD爐的處理室內收容TiAlN膜43形成後的矽基板10，藉由對該處理室內的甲矽烷(SiH4 )氣體的連續供給，在TiAlN膜43上形成Poly-Si膜45。矽原料氣體，除了SiH4 氣體之外，還可以使用二矽烷(Si2 H6 )氣體或二氯矽烷(SiH2 Cl2 )氣體等之矽烷系氣體。此時，稀釋氣體也可同時供給N2 氣體等之惰性氣體。處理條件，例如如下記。
矽基板10的溫度：600~700℃
處理室內壓力：10~48000Pa
SiH4 氣體供給流量：10~20000sccm
N2 氣體供給流量：10~10000sccm
Poly-Si膜45的膜厚：50~200nm
然後，以選擇性形成在閘極電極40之上的光阻劑(圖未表示)為遮罩，施行利用閘極電極40之微影技術的圖案化(Patterning)及利用乾式蝕刻的圖案蝕刻(Etching)(步驟 S108)。然後，去除光阻劑(圖未表示)(步驟S109)。像這樣，加工閘極電極40之後，閘極絕緣膜30也同樣進行加工，露出矽基板10之一主面11的表面。再者，閘極絕緣膜30的加工，也可以另外利用濕式蝕刻施行。
其次，在Poly-Si膜45之上，形成SiO2 膜(圖未表示)(步驟S110)。具體上，例如使用CVD爐，在CVD爐的處理室內，收容圖案化、蝕刻以及光阻劑除去後的矽基板10，對該處理室內供給TEOS氣體，在Poly-Si膜45上形成SiO2 膜。SiO2 膜，是在下一次的離子植入製程中，作為防止自植入到Poly-Si膜45的磷(P)之Poly-Si膜45起向外擴散(out diffusion)的蓋膜而形成。SiO2 膜，也被形成在形成有源極領域21及汲極領域22之矽基板10的一主面11的表面上，且亦作為離子植入到源極領域21及汲極領域22用之際的隧道防止膜等的功能。雖亦根據Poly-Si膜45的膜厚與離子植入製程的植入能量，但SiO2 膜的膜厚例如為5~20nm。
其次，在離子植入裝置，利用離子植入法隔著SiO2 膜在源極領域21、汲極領域22或Poly-Si膜45植入雜質(dopant)(步驟S111)。在本實施形態中，在Poly-Si膜45植入磷(P)。藉此，Poly-Si膜45，成為摻雜磷多晶矽膜(P Doped Poly-Si膜)。又，在源極領域21或汲極領域22，植入磷(P)或硼(B)。例如，植入磷之際，使用磷的固態來源(solid source)。配合源極領域21、汲極領域22之雜質的濃度分佈等或Poly-Si膜45中之雜質的濃度等，施行 複數次離子植入。離子植入磷之際的植入能量例如為30keV。再者，在形成多晶矽膜(Poly-Si膜)45的製程(步驟S107)，也可以在CVD爐，使用SiH4 氣體與PH3 ，形成P Doped Poly-Si膜45。
其次，施行源極領域21、汲極領域22及P Doped Poly-Si膜45的活性化退火(步驟S112)。具體上，例如使用熱處理爐(退火裝置)，在退火裝置的處理室內收容離子植入後的矽基板10，對該處理室內，供給N2 氣體，以1000℃施行活化性退火。處理條件，例如如下記。
矽基板10的溫度：950~1050℃之範圍內，例如1000℃
處理室內壓力：1~1000Pa(再者，因進行加熱為目的，故也可為大氣壓)
N2 氣體供給流量：10~10000sccm
退火時間：0.05秒(50msec)~20秒
再者，在本實施形態中，在多結晶矽膜45與TiN膜41之間形成有TiAlN膜43，故在該活性化退火之際，可防止多結晶矽膜45中的Si通過TiN膜41，到達TiN膜41與HfO2 膜32的界面。亦即，本實施形態的TiAlN膜43，是作為阻擋Si之擴散的Si擴散阻擋層(Si擴散障壁層)的功能。
然後，施行400℃、10分鐘的氫氣退火等的FGA((氮氫混合氣體退火)Forming gas annealing)處理(步驟S113)。依此形成MIPS構造的MOS構造。
其次，參照第11圖，說明本發明之最佳另一實施形態。在上述之最佳一實施形態的MOSFET100中，雖然作為閘極絕緣膜30，具備：設置在矽基板10之一主面11上的SiO2 膜31與設置在SiO2 膜31上之高介電係數絕緣膜的HfO2 膜32，但在本發明之最佳另一實施形態的MOSFET102中，作為閘極絕緣膜30，僅具備設置在矽基板10之一主面11上的高介電係數絕緣膜的HfO2 膜32，未具備SiO2 膜31之點與一實施形態的MOSFET100相異，但其它點相同。
縱使本實施形態中，仍使用高介電係數絕緣膜的HfO2 膜32，藉此減低閘極漏電流。又，閘極電極40，具備：設置在閘極絕緣膜30之HfO2 膜32上的TiN膜41；設置在TiN膜41上的TiAlN膜43；和設置在TiAlN膜43上之摻雜P的多結晶矽膜(P Doped Poly-Si膜)45，在HfO2 膜32上使用金屬膜的TiN膜41，故不會產生空乏層，防止實效的閘極絕緣膜之厚度變厚。又，因在多結晶矽膜45與TiN膜41之間設置TiAlN膜43，故在閘極電極40之形成後，在施行源極領域21及汲極領域22之活性化退火之際，可防止多結晶矽膜45中的Si擴散到金屬膜的TiN膜41中。其結果，可防止多結晶矽膜45中的Si通過TiN膜41中，到達TiN膜41與高介電係數閘極絕緣膜的HfO2 膜32的界面，可防止或抑制臨界電壓上昇，還可防止或抑制平帶電壓下降。
在上記本發明之最佳實施形態中，作為矽基板與高介 電係數絕緣膜的HfO2 膜之界面層的矽系絕緣膜，雖是使用SiO2 膜，但除了SiO2 膜之外，也可使用氮氧化矽膜(SiON膜)。又，作為高介電係數閘極絕緣膜，雖可使用HfO2 膜，但除了HfO2 膜之外，還也可以使用二氧化鋯膜(ZrO2 膜)、氧化鈦膜(TiO2 膜)、氧化鈮膜(Nb2 O5 膜)、氧化鉭膜(Ta2 O5 膜)、氧化矽鉿膜(HfSiOx 膜)、矽酸鋯膜(ZrSiOx 膜)、鋁酸鉿膜(HfAlOx 膜)、矽酸釔膜(ZrAlOx 膜)，或者組合或混合該些的膜。
作為構成閘極電極之一部分的高介電係數閘極絕緣膜上的含金屬膜，除了TiN膜之外，還可以使用氮化鉿膜HfN膜)、氮化鋯膜(ZrN)、氮化鉭膜(TaN膜)、鎢(W膜)、氮化鎢膜(WN膜)等。
又，構成閘極電極之一部分，且作為Si擴散防止膜使用的含金屬膜，除了TiAlN膜之外，還可以使用包含：TaAlN膜或TaCAlN膜、TiCAlN膜、TaCAl膜、TiCAl膜、HfAlN膜、ZrAlN膜等之氮及碳之中至少一方與包含Al的金屬膜，或對W膜或Ta膜、Ti膜等之金屬膜中添加Al的物質。
再者，在本明細書中，金屬膜之用語是指以包含金屬原子的導電性之物質構成的膜，亦即導電性之含金屬膜，於此，除了以金屬單體構成的導電性之金屬單體膜之外，也包含：導電性之金屬氮化膜、導電性之金屬氧化膜、導電性之金屬氧化氮膜、導電性之金屬碳化膜(金屬碳化物膜)、導電性之金屬氮化碳膜、導電性之金屬複合膜、導 電性之金屬合金膜、導電性之金屬矽化物膜等。再者，TiN膜是導電性之金屬氮化膜，TiAlN膜是導電性之金屬複合膜。
有關上記實施形態之步驟S102~S107的至少一部分的步驟，也可以使用作為基板處理系統的群組裝置連續施行。
例如，步驟S102~S103止，可以使用群組裝置連續施行，又例如，步驟S102~S104止，可以使用群組裝置連續施行，又例如，步驟S102~S105止，可以使用群組裝置連續施行，又例如，步驟S102~S106止，可以使用群組裝置連續施行，又例如，步驟S102~S107止，可以使用群組裝置連續施行。
例如，步驟S103~S104止，可以使用群組裝置連續施行，又例如，步驟S103~S105止，可以使用群組裝置連續施行，又例如，步驟S103~S106止，可以使用群組裝置連續施行，又例如，步驟S103~S107止，可以使用群組裝置連續施行。
又例如，步驟S105~S106止，可以使用群組裝置連續施行，又例如，步驟S105~S107止，可以使用群組裝置連續施行。
例如，步驟S102~S107之所有步驟，可以使用群組裝置連續施行之情形下，可使用如第12圖所示的群組裝置200施行。
作為基板處理系統的群組裝置200，安裝有：作為處 理矽基板10之處理部的處理室201、202、203、204、205、將矽基板10搬入到群組裝置200的搬入室208、將矽基板10自群組裝置200搬出的搬出室209、將矽基板10冷卻的冷卻室206、207、處理室201、202、203、204、205、搬入室208、搬出室209、冷卻室206、207，且具備設有在該些室之間移載矽基板10的移載機211的移載室210。在移載室210與處理室201、202、203、204、205、搬入室208、搬出室209之間，分別設有閘閥201a、202a、203a、204a、205a、208a、209a。在搬入室208、搬出室209，在與閘閥208a、209a的相反側分別設有閘閥208b、209b。
群組裝置200，還具備：對處理室201、202、203、204、205內經由氣體配管334供給處理氣體或惰性氣體，對移載室210、搬入室208、搬出室209、冷卻室206、207內經由氣體配管334供給惰性氣體的氣體供給系統333；和在處理室201、202、203、204、205、移載室210、搬入室208、搬出室209、冷卻室206、207內經由排氣配管337進行排氣的排氣系統336。
參照第12圖、第13圖，群組裝置200，更具備：控制閘閥201a、202a、203a、204a、205a、208a、209a、208b、209b之開閉動作的閘閥控制部231、控制移載機211之動作的移載機控制部232、控制氣體供給系統333的氣體供給系統制控部233、控制排氣系統336的排氣系統控制部236、控制處理室201、202、203、204、205內 之溫度的溫度控制部237、控制處理室201、202、203、204、205、移載室210、搬入室208、搬出室209、冷卻室206、207內之壓力的壓力控制部238等。參照第13圖，群組裝置200，更具備控制器220。有關控制器220，容後詳述。
在該群組裝置200中，例如，如下處理矽基板10。
打開閘閥208b，在作為搬入用預備室的搬入室(裝載室)208內搬入作為矽基板10的晶圓10。搬入後，關閉閘閥208b，使搬入室208內產生真空排氣。一旦搬入室208內成為既定壓力，閘閥208a就會被打開。再者，移載室210內預先被真空排氣，維持在既定壓力。
一旦閘閥208a被打開，晶圓10就會藉由晶圓移載機211被拾取，從搬入室208內被取出到移載室210內。然後，閘閥208a就會被關閉。一旦閘閥208a被關閉，閘閥201a就會被打開，晶圓10就會藉由晶圓移載機211，從移載室210內被搬入到第1處理室201內。搬入後，閘閥201a就會被關閉，在處理室201內施行在晶圓10上形成SiO2 膜的處理(步驟S102)。
然後，閘閥201a被打開，形成SiO2 膜之後的晶圓10，就會藉由晶圓移載機211被拾取，從處理室201內被取出到移載室210內。然後，閘閥201a就會被關閉。一旦閘閥201a被關閉，閘閥202a就會被打開，形成SiO2 膜之後的晶圓10就會藉由晶圓移載機211，從移載室210內被搬入到處理室202內。搬入後，閘閥202a就會被關 閉，在處理室202內，施行在晶圓10上的SiO2 膜上形成HfO2 膜的處理(步驟S103)。
然後，閘閥202a被打開，形成HfO2 膜之後的晶圓10，就會藉由晶圓移載機211被拾取，從處理室202內被取出到移載室210內。然後，閘閥202a就會被關閉。一旦閘閥202a被關閉，閘閥203a就會被打開，形成HfO2 膜之後的晶圓10，就會藉由晶圓移載機211，從移載室210內被搬入到處理室203內。搬入後，閘閥203a就會被關閉，在處理室203內，對晶圓10上的HfO2 膜施行PDA處理(步驟S104)。
然後，閘閥203a被打開，PDA後的晶圓10，就會藉由晶圓移載機211被拾取，從處理室203內被取出到移載室210內。然後，閘閥203a就會被關閉。一旦閘閥203a被關閉，閘閥204a就會被打開，PDA後的晶圓10，就會藉由晶圓移載機211，從移載室210內被搬入到處理室204內。搬入後，閘閥204a就會被關閉，在處理室204內，在晶圓10上的PDA後的HfO2 膜上，形成TiN膜的處理與形成TiAlN膜的處理，是以原位連續施行(步驟S105、S106)。此時，TiN膜與TiAlN膜，可以如第1圖進行層積而形成，也可以如第3圖進行層積而形成。
然後，閘閥204a被打開，TiN膜及TiAlN膜形成後的晶圓10，就會藉由晶圓移載機211被拾取，從處理室204內被取出到移載室210內。然後，閘閥204a就會被關閉。一旦閘閥204a被關閉，閘閥205a就會被打開， TiN膜及TiAlN膜形成後的晶圓10，就會藉由晶圓移載機211，從移載室210內被搬入到處理室205內。搬入後，閘閥205a就會被關閉，在處理室205內，施行在晶圓10上的TiAlN膜(參照第1圖)或在TiN膜(參照第3圖)上，形成Poly-Si膜的處理(步驟S107)。
然後，閘閥205a被打開，Poly-Si膜形成後的晶圓10，就會藉由晶圓移載機211被拾取，從處理室205內被取出到移載室210內。然後，閘閥205a就會被關閉。一旦閘閥205a被關閉，閘閥209a就會被打開，結束步驟S102~S107之一連處理的晶圓10，就會藉由晶圓移載機211，從移載室210內被搬送到作為搬出用預備室的搬出室(裝載室)209內。搬送後，閘閥209a就會被關閉，搬出室209內回復到大氣壓之後，閘閥209b就會被打開，一連處理後的晶圓10就會被取出。
再者，施行上記各步驟之後的晶圓10，也有配合需要，被搬送到冷卻室206、冷卻室207內，被冷卻的情形。此情形下，晶圓10，在冷卻室206或冷卻室207內待機到成為既定的溫度，被冷卻到既定的溫度之後，被搬送到供施行下一個步驟的處理室內，或經由搬出室209被搬出。
其次，連續施行步驟S102~S107之所有步驟的群組裝置之其它例，參照第14圖做說明。第12圖所示的群組裝置200，具備5個處理室201、202、203、204、205，但第14圖所示的群組裝置300，具備6個處理室201、 202、203、204、254、205之點，與第12圖所示的群組裝置200相異，但其它點相同。
在第14圖所示的群組裝置300中，在移載室210與處理室254之間，設有閘閥254a。在處理室254內，處理氣體或惰性氣體，是經由氣體配管334，從氣體供給系統333供給。處理室254內，經由排氣配管337，利用排氣系統336排氣。閘閥254a的開閉動作，是藉由閘閥控制部231控制，處理室254內的溫度，是藉由溫度控制部237控制。處理室254內的壓力是藉由壓力控制部238控制。
在第12圖所示的群組裝置200中，在處理室204內，連續施行在晶圓10上之PDA後的HfO2 膜上，形成TiN膜的處理與形成TiAlN膜的處理，但在第14圖所示的群組裝置300中，在處理室204內，施行形成TiN膜的處理，在處理室254內，施行形成TiAlN膜的處理。
再者，上記一連處理，是將構成群組裝置200、300之各部的動作，藉由控制器220控制施行。
若參照第13圖，控制部(控制手段)的控制器220，具備CPU(Central Processing Unit)121a、RAM(Random Access Memory)121b、記憶裝置121c、I/O埠121d之作為電腦而構成。RAM121b、記憶裝置121c、I/O埠121d，是構成經由內部匯流排121e，可與CPU121a進行資料交換。在控制器220，是例如連接著作為觸控面板等而構成的輸出輸入裝置122。
記憶裝置121c，是例如由快閃記憶體、HDD(Hard Disk Drive)等構成。在記憶裝置121c內，是儲存著可讀出的用來控制群組裝置200之動作的控制程式或記載著上述一連之晶圓處理的順序或條件等的製程變因(Process Recipe)等。再者，製程變因，是使控制器220實行上述之一連的晶圓處理之各順序(各步驟)，組合成可得到既定的結果，作為程式的功能。以下，該製程變因或控制程式等為總稱，也簡稱為程式。再者，於本明細書中，使用稱為程式之語彙的情形下，具有：僅包含製程變因單體的情形、僅包含控制程式單體的情形，或含包該兩方的情形。又，RAM121b，是作為暫時保存著藉由CPU121a讀出的程式或資料等的記憶領域(工作區(work area))所構成。
I/O埠121d，是經由匯流排240，連接到上述的閘閥控制部231、移載機控制部232、氣體供給系統控制部233、排氣系統控制部236、溫度控制部237、壓力控制部238等。
CPU121a，是構成從記憶裝置121c讀出控制程式來實行，並且配合來自輸出輸入裝置122的操作指令的輸入等，從記憶裝置121c讀出製程變因。並且，CPU121a，是構成依照讀出的製程變因之內容，來控制閘閥控制部231、移載機控制部232、氣體供給系統控制部233、排氣系統控制部236、溫度控制部237、壓力控制部238等，並控制用來加熱閘閥201a、202a、203a、204a、254a、205a、208a、209a、208b、209b、移載機211、氣體供給 系統333、排氣系統336、處理室201、202、203、204、254、205的加熱器(圖未表示)等之動作。
再者，控制器220，並不限於專用電腦構成的情形，也可為汎用電腦構成。例如，準備儲存上述之程式的外部記憶裝置(例如：磁帶、軟碟或硬碟等之磁片、CD或DVD等之光碟、MO等之光磁碟、USB記憶體或記憶卡等之半導體記憶體)123，藉由使用相關的外部記憶裝置123在汎用的電腦安裝程式等，就能構成有關本實施形態的控制器220。再者，對電腦供給程式的手段，並不限於經由外部記憶裝置123來供給的情形。例如，也可使用網際網路或專用線路等之通信手段，未經由外部記憶裝置123地供給程式。再者，記憶裝置121c或外部記憶裝置123，是作為可讀取電腦的記錄媒體構成。以下，該些為總稱，亦簡稱為記錄媒體。再者，於本明細書中，使用稱為記錄媒體之語彙的情形下，具有：僅包含記憶裝置121c單體的情形、僅包含外部記憶裝置123單體的情形，或含包該兩方的情形。
再者，基板處理系統，也可以取代群組裝置，分別準備：以各自單獨施行各步驟之處理的單機型(stand-alone type)之裝置，施行該些一連處理。又，上述的各實施形態或各應用例等，可適當組合使用。
又，本發明，例如縱使變更既存之基板處理系統的製程變因仍可實現。變更製程變因的情形下，是將有關本發明的製程變因，經由記錄電子通信電路或該製程變因的記 錄媒體，安裝在既存的基板處理系統，並且也可操作既存的基板處理系統的輸入輸出裝置，將該製程變因自體變更成有關本發明的製程變因。
[實施例1]
製作本發明之最佳一實施形態的MOSFET用之評估樣品與比較例的評估樣品，來比較該些的電性特性等之特性。
首先，參照第4圖，說明本發明之最佳一實施形態的MOSFET用之評估樣品200。在第1圖之本發明的最佳一實施形態之MOSFET100中，存在源極領域21及汲極領域22，但在該評估樣品200中，不存在源極領域21及汲極領域22之點，與一實施形態的MOSFET100相異，但其它點相同，故說明省略。又，製造方法，也與參照第2圖說明的製造方法相同，故說明省略。但在評估樣品200之製造中，於FGA處理(步驟S113)之後，以防氧化等為目的，對矽基板10的背面施行鋁(Al)成膜。
其次，參照第5圖，說明比較例之評估樣品202。在第4圖之本發明的最佳一實施形態的MOSFET用的評估樣品中，存在TiAlN膜43，但在比較例的評估樣品202中，沒有TiAlN膜43，具備由多結晶矽膜45與TiN膜41製成的閘極電極42之點與一實施形態的MOSFET用的評估樣品相異。其它點相同，故說明省略。又，該評估樣品202的製造方法，在評估樣品200的製造方法中，也只 是無成膜TiAlN膜43的步驟S106，除此之外均相同，故說明省略(參照第6圖)。
第7圖是本發明之最佳一實施形態的MOSFET用的評估樣品200之C-V特性之圖，第8圖是比較例之評估樣品202之C-V特性之圖。第7圖、第8圖的橫軸，是表示於C-V特性測定之際施加在閘極電極的閘極電壓Vg(V)，縱軸是表示靜電電容C(μF/cm2 )。第7圖、第8圖中之●印記是表示施行1000℃之活性化退火處理的情形(以下亦稱：無1000℃處理)，□印記是表示施行1000℃活性化退火處理的情形(以下亦稱：有1000℃處理)。第9圖是表示從第7圖、第8圖所示的各個C-V曲線(curb)抽出的EOT(等價氧化膜厚)及Vfb(平帶電壓)之圖表。
由第7、8、9圖可知，在比較例中，與無1000℃處理的情形比較，在有1000℃處理的情形，ETO增加，且Vfb往負方向移位。認為此乃多結晶矽膜45中的Si擴散到TiN膜41中，到達TiN膜41與HfO2 膜32的界面，藉此於該界面產生Si-O結合，其結果EOT增加。又，認為多結晶矽膜45中的Si，到達TiN膜41與HfO2 膜32的界面，藉此產生費米能階釘紮現象，其結果，功函數下降，Vfb往負方向移位。再者，若Vfb往負方向移位，臨界電壓增加。一方面，根據本發明之最佳一實施形態的構造了解到，與無1000℃處理的情形比較，在有1000℃處理的情形，ETO變薄，且Vfb往正方向移位。若Vfb往正方向移位，臨界電壓減少。認為EOT的薄膜化是因 1000℃處理的HfO2 膜32之緻密化。像這樣，在TiN膜41上設置TiAlN膜43，就能防止或抑制來自多結晶矽膜45的Si擴散，藉此，可防止或抑制多結晶矽膜45中的Si到達TiN膜41與HfO2 膜32的界面。而且藉此，可防止或抑制臨界電壓上昇，且可防止或抑制Vfb下降。
其次，參照第10圖，說明其它比較例之評估樣品204。在有關該比較例之評估樣品204中，不設置TiN膜41，在HfO2 膜32上設置TiAlN膜43，且在TiAlN膜43上設置多結晶矽膜45。此情形下，來自多結晶矽膜45的Si之擴散，會因TiAlN膜43被阻止。但是，TiAlN膜43中的Al會擴散到HfO2 膜32內，使EOT增加。又，由於TiAlN之功函數比TiN小，故閘極漏電流變大。對此，參照第4圖做說明，在本發明的最佳一實施形態的MOSFET用之評估樣品200中，因設置TiAlN膜43，所以不僅能阻止來自多結晶矽膜45之Si的擴散，且因在TiAlN膜43與HfO2 膜32之間設置TiN膜41，所以可防止或抑制TiAlN膜43中的Al擴散到HfO2 膜32內，其結果可防止或抑制EOT增加。進而，在閘極絕緣膜的HfO2 膜32上，存在TiN膜41，TiN的功函數比TiAlN大，故閘極漏電流變小。
(本發明之最佳形態)
以下，針對本發明之最佳形態做附記。
(附記1)
藉由本發明之最佳一形態，可提供一種半導體裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上的導電性之第1含金屬膜；形成在前記第1含金屬膜上，添加鋁而成的導電性之第2含金屬膜；和形成前記第2含金屬膜上的矽膜。
(附記2)
在附記1的半導體裝置，理想上，前記第2含金屬膜，是在前記第1含金屬膜添加鋁而成的導電性之含金屬膜。
(附記3)
在附記1或2的半導體裝置，理想上，前記閘極絕緣膜是包含高介電係數絕緣膜。
(附記4)
在附記1或2的半導體裝置，理想上，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜上的高介電係數絕緣膜。
(附記5)
在附記1~4的任一個半導體裝置，理想上，前記第2含金屬膜是包含TiAlN膜。
(附記6)
在附記1~4的任一個半導體裝置，理想上，前記第1含金屬膜是包含TiN膜，且前記第2含金屬膜是包含TiAlN膜。
(附記7)
藉由本發明之最佳其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上形成導電性之第1含金屬膜的製程；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的製程；和在前記第2含金屬膜上形成矽膜的製程。
(附記8)
在附記7的半導體裝置之製造方法，理想上，前記第2含金屬膜，是在前記第1含金屬膜添加鋁而成的導電性之含金屬膜。
(附記9)
在附記7或8的半導體裝置之製造方法，理想上，前記閘極絕緣膜是包含高介電係數絕緣膜。
(附記10)
在附記7或8的半導體裝置之製造方法，理想上，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜上的高介電係數絕緣膜。
(附記11)
在附記7~10的任一個半導體裝置之製造方法，理想上，前記第2含金屬膜是包含TiAlN膜。
(附記12)
在附記7~10的任一個半導體裝置之製造方法，理想上，前記第1含金屬膜是包含TiN膜，且前記第2含金屬膜是包含TiAlN膜。
(附記13)
在附記7~12的任一個半導體裝置之製造方法，理想上，具有在形成前記矽膜之製程後，施行活性化退火的製程。
(附記14)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上的導電性之含金屬膜；和形成在前記含金屬膜上的矽膜，在前記含金屬膜與前記矽膜之間，設有防止從前記矽膜對前記含金屬膜中之矽擴散的擴散防止 膜。
(附記15)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上的導電性之含金屬膜；和形成在前記含金屬膜上的矽膜，在前記含金屬膜中，設有防止對前記含金屬膜與前記絕緣膜的界面之矽擴散的擴散防止膜。
(附記16)
在附記14或15的半導體裝置，理想上，前記擴散防止膜是設成與前記矽膜接觸。
(附記17)
在附記14或15的半導體裝置，理想上，前記擴散防止膜，是設置在前記含金屬膜與前記矽膜的界面。
(附記18)
在附記14~17的任一個半導體裝置，理想上，前記閘極絕緣膜是包含高介電係數絕緣膜。
(附記19)
在附記14~17的任一個半導體裝置，理想上，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜 上的高介電係數絕緣膜。
(附記20)
在附記14~19的任一個半導體裝置，理想上，前記擴散防止膜是在前記含金屬膜添加鋁的導電性之含金屬膜。
(附記21)
在附記20的半導體裝置，理想上，前記擴散防止膜是包含TiAlN膜。
(附記22)
在附記14~20的任一個半導體裝置，理想上，前記含金屬膜是包含TiN膜，且前記擴散防止膜是包含TiAlN膜。
(附記23)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上形成導電性之含金屬膜的製程；和在前記含金屬膜上形成矽膜的製程，在前記含金屬膜與前記矽膜之間，形成防止從前記矽膜對前記含金屬膜中之矽擴散的擴散防止膜的製程。
(附記24)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上形成導電性之含金屬膜的製程；和在前記含金屬膜上形成矽膜的製程，在形成前記含金屬膜的製程中，是在前記含金屬膜與前記矽膜中，形成防止從前記矽膜對前記含金屬膜與前記閘極絕緣膜的界面之矽擴散的擴散防止膜。
(附記25)
在附記23或24的半導體裝置之製造方法，理想上，前記擴散防止膜是設成與前記矽膜接觸。
(附記26)
在附記23或24的半導體裝置之製造方法，理想上，前記擴散防止膜，是設置在前記含金屬膜與前記矽膜的界面。
(附記27)
在附記23~26的任一個半導體裝置之製造方法，理想上，前記閘極絕緣膜是包含高介電係數絕緣膜。
(附記28)
在附記23~26的任一個半導體裝置之製造方法，理 想上，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜上的高介電係數絕緣膜。
(附記29)
在附記23~28的任一個半導體裝置之製造方法，理想上，前記擴散防止膜是在前記含金屬膜添加鋁的導電性之含金屬膜。
(附記30)
在附記29的半導體裝置之製造方法，理想上，前記擴散防止膜是包含TiAlN膜。
(附記31)
在附記23~29的任一個半導體裝置之製造方法，理想上，前記含金屬膜是包含TiN膜，且前記擴散防止膜是包含TiAlN膜。
(附記32)
在附記23~31的任一個半導體裝置之製造方法，理想上，具有在形成前記矽膜之製程後，施行活性化退火的製程。
(附記33)
藉由本發明之另一最佳其它形態，可提供一種半導體 裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上，施加電壓的情形下不會產生空乏層的導電性膜；和形成在前記導電性膜上的矽膜，在前記導電性膜與前記矽膜之間，設有防止從前記矽膜對前記導電性膜中之矽擴散的擴散防止膜。
(附記34)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置，具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上，施加電壓的情形下不會產生空乏層的導電性膜；和形成在前記導電性膜上的矽膜，在前記導電性膜中，設有防止從前記矽膜對前記導電性膜與前記絕緣膜的界面之矽擴散的擴散防止膜。
(附記35)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上，形成施加電壓的情形下不會產生空乏層的導電性膜的製程；和在前記導電性膜上形成矽膜的製程，且具有在前記導電性膜與前記矽膜之間，形成防止從前記矽膜對前記導電性膜中之矽擴散的擴散防止膜的製程。
(附記36)
藉由本發明之另一最佳其它形態，可提供一種半導體裝置之製造方法，具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上，形成施加電壓的情形下不會產生空乏層的導電性膜的製程；和在前記導電性膜上形成矽膜的製程，在形成前記導電性膜的製程中，是在前記導電性膜中，形成防止從前記矽膜對前記導電性膜與前記閘極絕緣膜的界面之矽擴散的擴散防止膜。
(附記37)
藉由本發明的另一最佳其它形態，可提供一種半導體裝置，具有：形成在基板上的高介電係數絕緣膜；形成在前記高介電係數絕緣膜上的TiN膜；形成在前記TiN膜的TiAlN膜；和形成在TiAlN膜上的矽膜。
(附記38)
藉由本發明的另一最佳其它形態，可提供一種半導體裝置之製造方法，具有：在基板上形成高介電係數絕緣膜的製程；在前記高介電係數絕緣膜上形成TiN膜的製程；在前記TiN膜上形成TiAlN膜的製程；和在TiAlN膜上形成矽膜的製程。
(附記39)
藉由本發明之另一其它形態，可提供一種基板處理系統，具有：在半導體基板上形成閘極絕緣膜的第1處理 部；在前記閘極絕緣膜上形成導電性之第1含金屬膜的第2處理部；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的第3處理部；和在前記第2含金屬膜上形成矽膜的第4處理部。
(附記40)
在附記39的基板處理系統，理想上，前記第2處理部與前記第3處理部為相同的處理部。
(附記41)
藉由本發明之另一最佳其它形態，可提供一種程式，該程式為於電腦執行：在基板處理系統的第1處理部，在半導體基板上形成閘極絕緣膜的順序；在前記基板處理系統的第2處理部，在前記閘極絕緣膜上形成導電性之第1含金屬膜的順序；在前記基板處理系統的第3處理部，在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的順序；和在前記基板處理系統的第4處理部，在前記第2含金屬膜上形成矽膜的順序。
(附記42)
藉由本發明之另一最佳其它形態，可提供一種電腦可讀取的記錄媒體，該記錄媒體記錄著為於電腦執行：在基板處理系統的第1處理部，在半導體基板上形成閘極絕緣膜的順序；在前記基板處理系統的第2處理部，在前記閘 極絕緣膜上形成導電性之第1含金屬膜的順序；在前記基板處理系統的第3處理部，在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的順序；和在前記基板處理系統的第4處理部，在前記第2含金屬膜上形成矽膜的順序之程式。
以上，說明本發明之各種典型的實施形態，但本發明並不限於該些實施形態。因而，本發明之範圍，僅根據以下的申請專利範圍而限定。
10‧‧‧矽基板
11‧‧‧一主面
21‧‧‧源極領域
22‧‧‧汲極領域
30‧‧‧閘極絕緣膜
31‧‧‧SiO2 膜
32‧‧‧HfO2 膜
40‧‧‧閘極電極
41‧‧‧TiN膜
43‧‧‧TiAlN膜
45‧‧‧多結晶矽膜
100、102‧‧‧MOSFET
200、202、204‧‧‧評估樣品
第1圖是說明本發明之最佳一實施形態的MOSFET之概略縱剖面圖。
第2圖是說明本發明之最佳一實施形態的MOSFET之製造方法的流程圖。
第3圖是說明本發明之最佳一實施形態的MOSFET之概略縱剖面圖。
第4圖是說明本發明之最佳一實施形態的MOSFET用的評估樣品之概略縱剖面圖。
第5圖是說明比較例之MOSFET用的評估樣品之概略縱剖面圖。
第6圖是說明比較例之MOSFET用的評估樣品之製造方法的流程圖。
第7圖是本發明之最佳一實施形態的MOSFET用的評估樣品之C-V特性之圖。
第8圖是比較例之MOSFET用的評估樣品之C-V特性的圖。
第9圖是表示本發明之最佳一實施形態的MOSFET用的評估樣品與比較例之MOSFET用的評估樣品之EOT(等價氧化膜厚)與Vfb(平帶電壓)之表。
第10圖是說明其它比較例之MOSFET用的評估樣品之概略縱剖面圖。
第11圖是說明本發明之最佳其它實施形態的MOSFET之概略縱剖面圖。
第12圖是說明適用於製造本發明之最佳一實施形態的MOSFET之際的群組裝置之一例的概略圖。
第13圖是說明使用於第12圖、第14圖之群組裝置的控制器之概略圖。
第14圖是說明適用於製造本發明之最佳一實施形態的MOSFET之際的群組裝置之其它例的概略圖。
10‧‧‧矽基板
11‧‧‧一主面
21‧‧‧源極領域
22‧‧‧汲極領域
30‧‧‧閘極絕緣膜
31‧‧‧SiO2 膜
32‧‧‧HfO2 膜
40‧‧‧閘極電極
41‧‧‧TiN膜
43‧‧‧TiAlN膜
45‧‧‧多結晶矽膜
100‧‧‧MOSFET

Claims (27)

  1. 一種半導體裝置，其特徵為具有：形成在半導體基板上的閘極絕緣膜；形成在前記閘極絕緣膜上的導電性之第1含金屬膜；形成在前記第1含金屬膜上，添加鋁而成的導電性之第2含金屬膜；和形成前記第2含金屬膜上的矽膜。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，前記第2含金屬膜，是在前記第1含金屬膜添加鋁而成的導電性之含金屬膜。
  3. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前記閘極絕緣膜是包含高介電係數絕緣膜。
  4. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜上的高介電係數絕緣膜。
  5. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前記第2含金屬膜是包含TiAlN膜。
  6. 如申請專利範圍第1項或第2項所記載的半導體裝置，其中，前記第1含金屬膜是包含TiN膜，前記第2含金屬膜是包含TiAlN膜。
  7. 一種半導體裝置之製造方法，其特徵為具有：在半導體基板上形成閘極絕緣膜的製程；在前記閘極絕緣膜上形成導電性之第1含金屬膜的製程；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的製程；和在前記第2含金屬膜上形成矽膜的製程。
  8. 如申請專利範圍第7項所記載的方法，其中，前記第2含金屬膜，是在前記第1含金屬膜添加鋁而成的導電性之含金屬膜。
  9. 如申請專利範圍第7項或第8項所記載的方法，其中，前記閘極絕緣膜是包含高介電係數絕緣膜。
  10. 如申請專利範圍第7項或第8項所記載的方法，其中，前記閘極絕緣膜是包含：矽系絕緣膜；和形成在該矽系絕緣膜上的高介電係數絕緣膜。
  11. 如申請專利範圍第7項或第8項所記載的方法，其中，前記第2含金屬膜是包含TiAlN膜。
  12. 如申請專利範圍第7項或第8項所記載的方法，其中，前記第1含金屬膜是包含TiN膜，前記第2含金屬膜是包含TiAlN膜。
  13. 如申請專利範圍第7項或第8項所記載的方法，其中，具有在形成前記矽膜之製程後，施行活性化退火的製程。
  14. 一種基板處理系統，其特徵為具有：在半導體基板上形成閘極絕緣膜的第1處理部；在前記閘極絕緣膜上形成導電性之第1含金屬膜的第2處理部；在前記第1含金屬膜上，形成添加鋁而成的導電性之第2含金屬膜的第3處理部；和在前記第2含金屬膜上形成矽膜的第4處理部。
  15. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜之膜厚成為3nm以上20nm以下。
  16. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜之膜厚成為3nm以上10nm以下。
  17. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜之膜厚成為5nm以上20nm以下。
  18. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜之膜厚成為5nm以上10nm以下。
  19. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜之鋁濃度成為10%以上20%以下。
  20. 如申請專利範圍第7項記載之方法，其中，使前述第2之含金屬膜，從前述閘極絕緣膜遠離2nm以上加以形成。
  21. 如申請專利範圍第7項記載之方法，其中，前述第2之含金屬膜，係做為防止從前述矽膜向前述第1之含金屬膜與前述閘極絕緣膜之界面的矽擴散之擴散防止膜而形成。
  22. 如申請專利範圍第10項記載之方法，其中，前述第2之含金屬膜，係做為防止從前述矽膜向前述第1之含金屬膜與前述高介電率絕緣膜之界面的矽擴散之擴散防止膜而形成。
  23. 一種半導體裝置之製造方法，其特徵係具有：於半導體基板上形成閘極絕緣膜的工程、和於前述閘極絕緣膜上，形成導電性之含金屬膜的工程、和於含金屬膜上，形成矽膜的工程； 形成前述含金屬膜的工程中，於前述含金屬膜中，形成防止從前述矽膜向前述含金屬膜與前述閘極絕緣膜之界面的矽擴散之擴散防止膜。
  24. 一種半導體裝置之製造方法，其特徵係具有：於半導體基板上形成閘極絕緣膜的工程、和於前述閘極絕緣膜上，形成導電性之第1之含金屬膜的工程、和於第1之含金屬膜上，形成添加鋁所成導電性之第2之含金屬膜的工程、和於前述第2之含金屬膜上，形成導電性之第3之含金屬膜的工程、和於前述第3之含金屬膜上，形成矽膜的工程。
  25. 如申請專利範圍第24項記載之半導體裝置之製造方法，其中，使前述第2之含金屬膜，從前述閘極絕緣膜遠離2nm以上加以形成。
  26. 如申請專利範圍第24項記載之半導體裝置之製造方法，其中，前述第1之含金屬膜與前述第3之含金屬膜係以相同材料構成。
  27. 如申請專利範圍第24項記載之半導體裝置之製造方法，其中，前述第1之含金屬膜與前述第3之含金屬膜係包含TiN膜，前述第2之含金屬膜係包含TiAlN膜。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
US8836037B2 (en) * 2012-08-13 2014-09-16 International Business Machines Corporation Structure and method to form input/output devices
KR101934829B1 (ko) * 2012-10-23 2019-03-18 삼성전자 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP6013901B2 (ja) * 2012-12-20 2016-10-25 東京エレクトロン株式会社 Ｃｕ配線の形成方法
JP6061385B2 (ja) * 2013-01-22 2017-01-18 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US20150325447A1 (en) 2013-01-18 2015-11-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9190409B2 (en) * 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
JP6245643B2 (ja) 2013-03-28 2017-12-13 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
WO2015068264A1 (ja) * 2013-11-08 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015145751A1 (ja) 2014-03-28 2015-10-01 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP2016072454A (ja) * 2014-09-30 2016-05-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP5968996B2 (ja) 2014-12-18 2016-08-10 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびプログラム
JP5963893B2 (ja) 2015-01-09 2016-08-03 株式会社日立国際電気 基板処理装置、ガス分散ユニット、半導体装置の製造方法およびプログラム
KR102295641B1 (ko) 2015-03-02 2021-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
CN106449391B (zh) * 2015-08-12 2019-07-02 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US9972694B2 (en) * 2015-10-20 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition methods and structures thereof
US10665450B2 (en) * 2017-08-18 2020-05-26 Applied Materials, Inc. Methods and apparatus for doping engineering and threshold voltage tuning by integrated deposition of titanium nitride and aluminum films
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
US11901400B2 (en) * 2019-03-29 2024-02-13 Intel Corporation MFM capacitor and process for forming such
US11908893B2 (en) * 2021-08-30 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW436907B (en) * 1999-08-14 2001-05-28 Samsung Electronics Co Ltd Semiconductor device and method for manufacturing the same
TW490765B (en) * 2000-02-10 2002-06-11 Applied Materials Inc A process and an integrated tool for low k dielectric deposition including a PECVD capping module
TW201036063A (en) * 2009-03-18 2010-10-01 Taiwan Semiconductor Mfg Semiconductor device and the fabrication method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070023842A1 (en) 2003-11-12 2007-02-01 Hyung-Suk Jung Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
KR100618815B1 (ko) 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
KR100843223B1 (ko) * 2007-01-03 2008-07-02 삼성전자주식회사 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법
US7952118B2 (en) 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
TWI258811B (en) 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US7598545B2 (en) * 2005-04-21 2009-10-06 International Business Machines Corporation Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices
JP2007067266A (ja) * 2005-09-01 2007-03-15 Toshiba Corp 半導体装置
KR100647472B1 (ko) * 2005-11-23 2006-11-23 삼성전자주식회사 반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법.
KR100756035B1 (ko) 2006-01-03 2007-09-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
JP4966582B2 (ja) * 2006-05-02 2012-07-04 東京エレクトロン株式会社 基板処理方法、コンピュータ可読記録媒体、基板処理装置、および基板処理システム
US8282844B2 (en) * 2007-08-01 2012-10-09 Tokyo Electron Limited Method for etching metal nitride with high selectivity to other materials
US8138041B2 (en) * 2008-06-12 2012-03-20 International Business Machines Corporation In-situ silicon cap for metal gate electrode
KR101493047B1 (ko) * 2008-11-28 2015-02-13 삼성전자주식회사 반도체소자 및 그 제조방법
WO2010125810A1 (ja) * 2009-04-28 2010-11-04 キヤノンアネルバ株式会社 半導体装置およびその製造方法
KR101178826B1 (ko) 2009-07-29 2012-09-03 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5937297B2 (ja) * 2010-03-01 2016-06-22 キヤノンアネルバ株式会社 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW436907B (en) * 1999-08-14 2001-05-28 Samsung Electronics Co Ltd Semiconductor device and method for manufacturing the same
TW490765B (en) * 2000-02-10 2002-06-11 Applied Materials Inc A process and an integrated tool for low k dielectric deposition including a PECVD capping module
TW201036063A (en) * 2009-03-18 2010-10-01 Taiwan Semiconductor Mfg Semiconductor device and the fabrication method thereof

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Publication number Publication date
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