KR100573836B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100573836B1
KR100573836B1 KR1020030098429A KR20030098429A KR100573836B1 KR 100573836 B1 KR100573836 B1 KR 100573836B1 KR 1020030098429 A KR1020030098429 A KR 1020030098429A KR 20030098429 A KR20030098429 A KR 20030098429A KR 100573836 B1 KR100573836 B1 KR 100573836B1
Authority
KR
South Korea
Prior art keywords
dielectric film
forming
capacitor
film
semiconductor device
Prior art date
Application number
KR1020030098429A
Other languages
English (en)
Other versions
KR20050067446A (ko
Inventor
홍권
김주성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030098429A priority Critical patent/KR100573836B1/ko
Publication of KR20050067446A publication Critical patent/KR20050067446A/ko
Application granted granted Critical
Publication of KR100573836B1 publication Critical patent/KR100573836B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 원자층 증착법을 이용하여 누설전류 특성이 우수한 Al2O3 막과 유전율이 상대적으로 높은 La2O3 막이 혼합(composite)된 형태의 유전막을 형성함으로써 신뢰성 높은 소자구현이 가능한 발명이다. 이를 위한 본 발명은, 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 LaAlO 의 조성을 갖는 Al2O3 - La2O3 혼합 유전막을 형성하는 단계; 상기 Al2O3 - La2O3 혼합 유전막의 표면을 질화처리하는 단계; 상기 Al2O3 - La2O3 혼합 유전막의 치밀화를 위한 열처리를 진행하는 단계; 및 상기 Al2O3 - La2O3 혼합 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
원자층 증착법, La2O3, Al2O3, 혼합유전막, Composite, 질화처리

Description

반도체 소자의 캐패시터 형성방법{FABRICATING METHOD FOR CAPACITOR IN SEMICONDUCTOR DEVICE}
도1a 내지 도1d는 본 발명의 제 1 실시예에 따른 캐패시터 제조공정을 도시한 도면,
도2a 내지 도2e는 본 발명의 제 2 실시예에 따른 캐패시터 제조공정을 도시한 도면,
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
11 : 하부전극
12 : 실리콘질화막
13 : La2O3-Al2O3 혼합유전막
14 : 상부전극
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, ALD 법을 이용하여 누설전류 특성이 우수한 Al2O3 막과 유전율이 상대적으로 높은 La2 O3 막이 혼합된 형태의 혼합(composite) 유전막을 형성하여, 우수한 누설전류 특성을 얻음과 동시에 신뢰성 있는 소자제작이 가능한 발명이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.
따라서, 제한된 셀 면적내에 메모리 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다. 즉, 유전막의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.
이중에서 세번째의 경우에 대하여 구체적으로 살펴보면 다음과 같다. 종래 캐패시터에 이용되는 유전막은 SiO2 로 부터, 유전률이 SiO2 의 거의 2배인 Si 3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 주류였다.
하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전막을 대신할 물질로서 HfO2, SiON, Al2O3, SrTiO3 등의 유전막을 도입하였다.
현재, 캐패시터의 유전막으로 사용되고 있는 Al2O3 및 HfO2 계 유전막에서, Al2O3 막은 그 유전율이 낮기 때문에 디바이스에 계속해서 적용되기에는 한계에 도달하였다.
또한, HfO2 유전막의 경우, 단독으로 사용될 경우에는 낮은 온도에서 결정화가 일어나는 관계로 누설전류 특성이 매우 취약한 단점을 가지고 있다. HfO2 유전막의 경우, 이와같은 점을 보완하기 위하여 Al2O3 와 라미네이트 형태로 유전막을 형성하여 사용하고 있다.
그러나, 원하는 누설전류 특성을 확보하기 위해서는 Al2O3 와 HfO2 의 라미네이트 형태에서 Al2O3 가 차지하는 비율이 높아야 하며, 이로 인해 전체적인 유전율이 낮아져서 이 방법 또한 한계에 도달하고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, Al2O3 와 La2 O3 유전막이 혼합된 혼합유전막을 형성하여 누설전류 특성과 유전특성을 동시에 향상시킨 반도체 소자의 캐패시터 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 LaAlO 의 조성을 갖는 Al2O3 - La2O3 혼합 유전막을 형성하는 단계; 상기 Al2O3 - La2O3 혼합 유전막의 표면을 질화처리하는 단계; 상기 Al2O3 - La2O3 혼합 유전막의 치밀화를 위한 열처리를 진행하는 단계; 및 상기 Al2O3 - La2O3 혼합 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
La2O3 는 유전율이 HfO2 와 비슷하면서도, 실리콘과 접촉시 우수한 계면특성을 보이는 장점을 가지고 있으며 또한, 실리콘 밴드갭 에너지로부터 높은 오프셋을 나타내기 때문에, HfO2 에 비해 누설전류 측면에서 월등히 우수한 장점을 가지고 있다.
따라서, 본 발명에서는 원자층 증착법(Atomic Layer Deposition : ALD)을 이용하여 Al2O3 와 La2O3 이 혼합된 혼합(composite) 유전막을 형성함으로써, 더욱 얇은 두께에서도 누설전류 특성이 확보될 수 있을 것으로 판단되며, 이는 곧 낮은 TOX 값을 얻을 수 있게 됨을 의미한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1d는 본 발명의 제 1 실시예에 따른 캐패시터 제조공정을 도시한 공정단면로서 이를 참조하여 본 발명의 제 1 실시예를 설명하면 다음과 같다.
먼저, 반도체 기판(10) 상에 폴리실리콘 하부전극(11)을 형성한다. 본 발명의 제 1 실시예에서는 하부전극으로 도핑된 폴리실리콘을 사용하였으나, 본 발명은 SIS(Silicon Insulator Silicon) 구조, MIS (Metal Insulator Silicon) 구조, MIM(Metal Insulator Metal) 구조의 캐패시터에 모두 적용될 수 있으므로, 하부전극(11)으로는 도핑된 폴리실리콘 이외에도 Pt, Ru, Ir, RuO2, IrO2, TiN 또는 WN 등이 사용될 수 있다.
이와같이 폴리실리콘 하부전극(11)을 형성한 이후에, 도1b에 도시된 바와같이, 후속 유전막 증착시에 폴리실리콘 하부전극(11)의 계면이 산화되는 것을 방지하고 누설전류 특성을 개선하기 위하여, 폴리실리콘 하부전극(11)의 표면을 질화처리한다.
상기 질화처리는 NH3 를 사용하여 급속열처리(Rapid Thermal Annealing) 방식으로 진행되며, 800 ∼ 1200℃ 에서 10 ∼ 120 초 동안 실시되어, 폴리실리콘 하부전극(11)의 표면에 얇은 두께의 SiN 막(12)을 형성한다. 만일, 하부전극으로 금 속을 사용할 경우에는 상술한 질화처리는 수행되지 않는다.
다음으로 도1c에 도시된 바와같이 Al2O3 와 La2O3 가 혼합된 Al2O3 - La2O3 혼합(composite) 유전막(13)을 증착하는 공정이 수행되며, 이를 도1c를 참조하여 설명한다.
본 발명의 일실시예에 따른 Al2O3 - La2O3 혼합 유전막(13)은 Al2O3 와 La2O3 의 고용체인 LaAlO 산화혼합물이며, 상대적으로 저유전율을 갖지만 누설전류 특성이 우수한 Al2O3 의 특성과, 상대적으로 고유전율을 갖고 있으며 HfO2에 비해 누설전류 특성이 우수한 La2O3 의 특성을 모두 갖고 있는 우수한 성질의 막이다.
본 발명에서는 ALD 법으로 Al2O3 막을 형성하는 싸이클 횟수와 ALD 법으로 La2O3 막을 형성하는 싸이클 횟수를 조절하여 Al2O3 - La 2O3 혼합 유전막(13)을 형성하였다.
이를 다시 상술하면 다음과 같다.
우선 ALD 법으로 Al2O3 막을 형성하는 공정은 기판온도가 250 ∼ 450℃ 인 범위에서 수행되며, 다음과 같다.
① 알루미늄 소스인 TMA(Tri Methyl Aluminum)을 일정시간 동안 플로우시켜 하부전극 표면에 알루미늄 원자층을 형성한다.
② 미반응된 알루미늄 소스를 제거하기 위해 퍼지가스를 일정시간 동안 플로우 시킨다.
③ 반응가스인 O3 또는 H2O 가스를 일정시간 동안 플로우 시켜 알루미늄 원자층과 반응시켜 하부전극 표면에 Al2O3 막을 형성한다.
④ 미반응된 반응가스를 제거하기 위해 퍼지가스를 일정시간 동안 플로우 시킨다.
① ∼ ④ 단계를 한 싸이클로 하여 일정횟수 반복하여 수행한다.
다음으로, ALD 법으로 La2O3 막을 형성하는 공정은 기판온도가 250 ∼ 450℃ 인 범위에서 수행되며, 다음과 같다.
⑤ 란탄 소스인 La(iPrAMD)3 또는 La(THD)3 를 일정시간 동안 플로우시켜 표면에 린탄 원자층을 형성한다.
⑥ 미반응된 란탄소스를 제거하기 위해 퍼지가스를 일정시간 동안 플로우 시킨다.
⑦ 반응가스인 O3 또는 H2O 가스를 일정시간 동안 플로우시켜 란탄과 반응시켜 표면에 La2O3 막을 형성한다.
⑧ 미반응된 반응가스를 제거하기 위해 퍼지가스를 일정시간 동안 플로우 시킨다.
⑤ ∼ ⑧ 단계를 한 싸이클로 하여 일정횟수 반복하여 수행한다.
본 발명에서는 상기 ① ∼ ④ 단계를 한 싸이클로 하여 반복되는 횟수를 a 라 하고, 상기 ⑤ ∼ ⑧ 단계를 한 싸이클로 하여 반복되는 횟수를 b 라 하면, a : b 는 1:9, 2:8 ∼ 10:1 의 비율로 수행하여 Al2O3 - La2O3 혼합 유전막(13)을 형성하였다. 그리고, 이와같이 형성된 Al2O3 - La2O3 혼합 유전막(13)의 총 두께는 25 ∼ 200Å 으로 설정하였다.
이와같이 Al2O3 - La2O3 혼합 유전막(13)을 형성한 다음, Al 2O3 - La2O3 혼합 유전막(13)의 치밀화를 위해 급속열처리 방식을 이용한 열처리 공정을 수행한다. 유전막의 치밀화를 위한 급속열처리 공정은, N2 분위기에서 진행되며, 500 ∼ 800℃ 의 온도에서 30 ∼ 120 초 동안 진행된다.
다음으로 도2a 내지 도2e를 참조하여 본 발명의 제 2 실시예를 설명한다. 본 발명의 제 2 실시예에서는, 전술한 방법으로 LaAlO 의 조성을 갖는 Al2O3 - La 2O3 혼합 유전막을 형성한 다음, Al2O3 - La2O3 혼합 유전막의 노출된 표면을 질화처리하여 Al2O3 - La2O3 혼합 유전막의 표면에 LaAlON 형태의 막을 형성시켜 주었다
본 발명의 제 2 실시예에서는, 이와같은 질화처리를 통해 폴리실리콘 상부전극과의 계면특성을 더욱 향상시킬 수 있었으며, 그 결과 누설전류 특성이 향상되는 효과를 거둘 수 있었다.
이하, 도2a 내지 도2e를 참조하여 본 발명의 제 2 실시예를 설명한다.
먼저, 도2a 내지 도2c에 도시된 바와같이 하부전극(21) 상에 LaAlO 의 조성을 갖는 Al2O3 - La2O3 혼합 유전막(23)을 형성하는 단계까지는 제 1 실시예와 동일하므로 이에 대한 설명은 생략한다.
도2a 내지 도2c에 도시된 도면부호 중 '20' 은 반도체 기판, '21' 은 폴리실리콘 하부전극, '22' 는 SiN 막, '23' 은 LaAlO 의 조성을 갖는 Al2O3 - La2 O3 혼합 유전막이다.
다음으로 도2d에 도시된 바와같이 노출된 Al2O3 - La2O3 혼합 유전막(23)의 표면을 질화처리하여 노출된 Al2O3 - La2O3 혼합 유전막(23)의 표면에 LaAlON 의 조성을 갖는 막(24)을 형성한다.
Al2O3 - La2O3 혼합 유전막(23)의 표면을 질화처리하는 공정은, NH3 분위기에서 급속열처리 방식을 이용하여 진행되며, 500 ∼ 800℃ 에서 30 ∼ 120 초 동안 실시된다.
이후에, 유전체의 치밀화를 위한 열처리가 진행되며, 유전체의 치밀화를 위한 열처리는 제 1 실시예와 같다.
다음으로 도2e에 도시된 바와같이 질화처리되어 LaAlON의 조성을 갖는 막(24) 상에 폴리실리콘 상부전극(25)을 증착한다.
본 발명의 제 2 실시예에서와 같이 LaAlO 의 조성을 갖는 Al2O3 - La2O 3 혼합 유전막(23)의 표면을 질화처리하여 LaAlON 의 조성을 갖는 막(24)을 형성하게 되면, 상부전극으로 폴리실리콘이 사용될 경우, 폴리실리콘 상부전극과의 계면특성을 향상시켜 누설전류 특성이 향상되는 장점이 있다.
전술한 바와같은 본 발명은, 0.1㎛ 이하의 디바이스에서 3 차원 구조를 갖는 캐패시터에 적용 가능하며 또한 SIS, MIS, MIM 구조에도 적용가능하다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하게 되면, 상대적으로 얇은 두께에서 우수한 누설전류 특성을 확보할 수 있으며, 또한 높은 캐패시턴스를 얻을 수 있어 100nm 이하의 디바이스에서 활용도가 높은 장점이 있다.

Claims (11)

  1. 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 LaAlO 의 조성을 갖는 Al2O3 - La2O3 혼합 유전막을 형성하는 단계;
    상기 Al2O3 - La2O3 혼합 유전막의 표면을 질화처리하는 단계;
    상기 Al2O3 - La2O3 혼합 유전막의 치밀화를 위한 열처리를 진행하는 단계; 및
    상기 Al2O3 - La2O3 혼합 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 Al2O3 - La2O3 혼합 유전막을 형성하는 단계는,
    원자층 증착법으로 Al2O3 막을 형성하는 공정의 반복횟수 a와 원자층 증착법으로 La2O3 막을 형성하는 공정의 반복횟수 b를 일정비율로 조절하여 Al2 O3 - La2O3 혼합 유전막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 공정횟수 a 와 공정횟수 b 의 비율은,
    a : b = 1 : 9, 2 : 8 ∼ 10 : 1 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항에 있어서,
    상기 원자층 증착법으로 Al2O3 막을 형성하는 공정은,
    알루미늄 소스로 TMA 를 사용하며, 반응가스로 O3 또는 H2O 를 사용하여 250 ∼ 450℃ 에서 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 2 항에 있어서,
    상기 원자층 증착법으로 La2O3 유전막을 형성하는 공정은,
    란탄소스로 La(iPrAMD) 또는 La(THD)TMA 를 사용하며, 반응가스로 O3 또는 H2O 를 사용하여 250 ∼ 450℃ 에서 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 LaAlO 의 조성을 갖는 Al2O3 - La2O3 혼합 유전막을 형성하는 단계에서,
    상기 Al2O3 - La2O3 혼합 유전막의 두께는 25 ∼200 Å 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 기판 상에 하부전극을 형성하는 단계에서,
    상기 하부전극은 도핑된 폴리실리콘, Pt, Ru, Ir, RuO2, IrO2, TiN 또는 WN 중 어느 하나를 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 하부전극은 도핑된 폴리실리콘이며, 상기 기판 상에 하부전극을 형성하는 단계는,
    폴리실리콘 하부전극의 표면을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 Al2O3 - La2O3 혼합 유전막의 치밀화를 위한 열처리는,
    N2 분위기에서 급속열처리 공정을 이용하여 진행되며, 500 ∼ 800℃ 의 온도에서 30 ∼ 120 초 동안 진행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 Al2O3 - La2O3 혼합 유전막의 표면을 질화처리하는 단계는 NH3 분위기에서 급속열처리 방식으로 진행하여 상기 Al2O3 - La2O3 혼합 유전막의 표면에 LaAlON 의 조성을 갖는 막을 형성하고,
    상기 치밀화를 위한 열처리는 N2 분위기와 500 ∼ 800℃ 의 온도에서 30 ∼ 120 초 동안 급속열처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 Al2O3 - La2O3 혼합 유전막 상에 상부전극을 형성하는 단계는,
    폴리실리콘 상부전극을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
KR1020030098429A 2003-12-29 2003-12-29 반도체 소자의 캐패시터 형성방법 KR100573836B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030098429A KR100573836B1 (ko) 2003-12-29 2003-12-29 반도체 소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098429A KR100573836B1 (ko) 2003-12-29 2003-12-29 반도체 소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20050067446A KR20050067446A (ko) 2005-07-04
KR100573836B1 true KR100573836B1 (ko) 2006-04-27

Family

ID=37258106

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098429A KR100573836B1 (ko) 2003-12-29 2003-12-29 반도체 소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100573836B1 (ko)

Also Published As

Publication number Publication date
KR20050067446A (ko) 2005-07-04

Similar Documents

Publication Publication Date Title
KR100555543B1 (ko) 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법
US6548368B1 (en) Method of forming a MIS capacitor
US7495264B2 (en) Semiconductor device with high dielectric constant insulating film and manufacturing method for the same
TWI462298B (zh) A semiconductor device, a semiconductor device manufacturing method, and a substrate processing system
US8679939B2 (en) Manufacturable high-k DRAM MIM capacitor structure
US7102875B2 (en) Capacitor with aluminum oxide and lanthanum oxide containing dielectric structure and fabrication method thereof
US8203176B2 (en) Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric
KR100932321B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100360413B1 (ko) 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법
KR20020094461A (ko) 반도체 소자의 캐패시터 제조방법
JP2008166813A (ja) 非揮発性メモリ素子及びその製造方法
US20130071987A1 (en) Band Gap Improvement In DRAM Capacitors
KR20070062013A (ko) 플래시 메모리 소자의 유전체막 형성 방법
US6653246B2 (en) High dielectric constant materials
KR100573836B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20060108543A (ko) 전기 구성 요소 제조 방법
JP4063570B2 (ja) 半導体素子のキャパシタ形成方法
KR20060001048A (ko) 반도체 소자의 캐패시터 형성방법
KR100559136B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
KR100293721B1 (ko) 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법
JP4784065B2 (ja) キャパシタおよびキャパシタの製造方法および半導体装置
KR100680952B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20050067571A (ko) 반도체 소자의 캐패시터 형성방법
CN115410903A (zh) 一种通过插层技术优化铁电mos电容性能的方法
KR20050061077A (ko) 반도체 장치에서 유전막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee