KR20060108543A - 전기 구성 요소 제조 방법 - Google Patents
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Abstract
본 발명은 전기 구성 요소, 특히, 유전체(130) 및 적어도 하나의 접속 전극(120, 140)을 갖는 적어도 하나의 캐패시터(150)가 제조되는 DRAM 반도체 메모리 또는 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명에 따라, 제조된 캐패시터가 매우 작은 캐패시터 구조물에 대해서도, 최적의 저장 특성을 갖도록 하기 위해, 순간적 분극 효과가 방지되거나 또는 적어도 감소되는 방식으로, 유전체(130) 또는 접속 전극(120, 140)이 형성된다.
Description
도 1은 Al2O3 유전체를 갖는 종래 기술에 따른 DRAM 메모리 셀의 저장 동작을 도시하는 도면.
도 2는 종래 기술에 따른 유전체를 갖는 메모리 셀에 비해 본 발명에 따라 향상된 유전체를 갖는 메모리 셀로부터의 전하 손실을 도시하는 도면.
도 3 및 4는 본 발명에 따른 DRAM 메모리 셀을 제조하기 위한, 본 발명에 따른 방법의 예시적인 실시예를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 측정된 값 곡선 20 : 측정된 값 곡선
30 : 측정된 값 곡선 100 : 실리콘 기판
110 : 리세스 120 : 내부 접속 전극
130 : 유전체 140 : 외곽 접속 전극
150 : 캐패시터
본 발명은 전기 구성 요소, 특히, 유전체 및 적어도 하나의 접속 전극을 갖는 적어도 하나의 캐패시터가 제조되는 DRAM 반도체 메모리 또는 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
이러한 유형의 방법은 반도체 업계에서, 예를 들면, 데이터 메모리 또는 마이크로프로세서를 제조하는데 이용되는 것으로 알려져 있다. 데이터 메모리의 경우, 데이터 메모리의 메모리 셀에 저장될 정보 항목은, 각 경우에, 전하의 형태로 캐패시터에 저장된다. 전계 효과 트랜지스터의 경우, 예로써, 전계 효과 트랜지스터의 게이트 유전체 및 게이트 접속 전극은 캐패시터 구조물을 형성한다.
본 발명은 적어도 하나의 캐패시터를 갖는 전기 구성 요소를 제조하는 방법을 제공하기 위한 목적에 기반을 두고 있으며, 특히, 제조되는 캐패시터는 매우 작은 캐패시터 구조물로도, 데이터의 저장 또는 트랜지스터 응용을 위해, 최적의 저장 특성을 갖는다.
본 발명에 따르면, 이러한 목적은 특허 청구항 1에 청구된 바와 같은 특징을 갖는 방법에 의해 달성된다. 본 발명에 따른 방법의 바람직한 구성은 종속항들에 제공된다.
따라서, 본 발명에 따르면, 캐패시터의 제조 동안, 유전체 또는 접속 전극들이, 유전체에서의 순간적 분극 효과(transient polarization effects)가 방지되거나 또는 적어도 감소되도록 하는 방식으로 형성된다.
본 발명에 따른 방법의 한 가지 주된 이점은, 순간적 분극 효과의 감소로 인해, 매우 작은 캐패시터 구조물을 가지고도, 캐패시터의 이전의 히스토리 또는 이전의 동작에 실질적으로 독립적인 저장 특성이 달성된다. 유전체의 순간적 분극 동작에 기인하거나 또는 유전체내의 양성자(proton)에 의해 초래되는 순간적 분극 효과는, 특히 매우 작은 캐패시터 구조물인 경우에 매우 커다란 역할을 한다. 이들 순간적 분극 효과는 캐패시터의 이전의 히스토리 또는 이전의 동작에 의존하는 저장 동작을 갖는 캐패시터를 초래하는데, 이것은 논리 "1"의 저장 동작은, 예를 들면, 논리 "1" 또는 논리 "0"이 이전에 저장되었는지의 여부에 의존함을 의미한다. 따라서, 본 발명에 따라 유전체 및/또는 접속 전극을 형성하는 것은, 결과적인 캐패시터의 저장 동작이, 그것이 이전에 어떻게 동작되었는지에 대해 실질적으로 독립적으로 되는 것을 보장하는 효과를 갖는다. 더욱이, 순간적 분극 효과에 의해 초래된 전하 손실이 감소되고, 따라서, 달성될 수 있는 유지 시간(retention time)이 크게 연장된다.
유전체내에서의 순간적 분극 효과의 타겟으로 되는 감소의 관점에서, 본 방법의 특히 바람직한 이로운 구성은, 유전체내의 전위 웰(potential well)의 동일한 분포, 특히 이중 전위 웰의 동일한 분포가 방지되거나, 또는 적어도 감소되는 물질을 유전체로서 이용한다. 이것은, 본 발명자가, 유전체내의 순간적 분극 효과가 상당한 정도까지 전위 웰의 동일한 분포에 의존함을 알았기 때문이며, 전위 웰의 동일한 분포가 이제 타겟으로 하는 방식으로 영향을 받고 방지되는 경우, 유전체내의 순간적 분극 효과를 감소시키거나 또는 심지어 완전히 회피할 수 있도록 하였기 때문이다.
유전체내에 포함된 양성자에 의해 초래된 순간적 분극 효과를 회피하기 위한 관점으로, 그것은 접속 전극을 위해 선택될 유전체에 제공되는 양성자에 대한 게터(getter)로서 작용하는 물질에 대해 바람직한 것으로서 간주된다. 이것은, 본 발명자가, 반도체 기술에서 현재 통상적인 방법의 도움으로 유전체가 생성되는 경우, 수소 및 그에 따라 양성자가 유전체에서 정규적으로 통합되어, 특히 매우 작은 캐패시터 구조물의 경우의, 완료된 캐패시터의 저장 동작에 상당한 영향을 미친다는 것을 발견하였기 때문이다. 유전체내의 양성자의 부정적인 영향은, 접속 전극을 위한 양성자에 대해 게터로서 작용하는 물질을 선택함으로써 상당히 제거되며, 그 결과, 최종적인 캐패시터의 저장 동작은 크게 향상된다. 특히, 캐패시터의 유지 시간이 또한 상당히 증가된다.
적어도 이하의 구성, 즉, 주기계의 제 4 전이 그룹으로부터의 금속의 적어도 하나의 산화물 또는 질화물, 또는 적어도 하나의 도전성 산화물과, 주기계의 제 3 또는 제 4 주요 그룹 또는 제 5 전이 그룹으로부터의 적어도 하나의 원소를 포함하는 3원소(ternary), 4원소(quaternary) 또는 보다 높은 물질계를 유전체로서 이용하는 것이 바람직하다.
예로써, 알루미늄 또는 실리콘의 혼합물(admixture)을 갖는 Hf-Ti 산화물 또 는 Hf-Ti 질화물을 유전체로서 이용할 수 있다. 예로써, HfxAlyTiz 산화물, HfxAlyTiz 질화물, HfxSiyTiz 산화물 또는 HfxSiyTiz 질화물은 바람직하게 유전체로서 이용하기에 적합하다.
또한, 이용된 유전체는 알루미늄 또는 실리콘의 혼합물을 갖는 Zr-Ti 산화물 또는 Zr-Ti 질화물일 수 있다. 예로써, ZrxAlyTiz 산화물, ZrxAlyTiz 질화물, ZrxSiyTiz 산화물 또는 ZrxSiyTiz 질화물은 바람직하게 유전체로서 이용하기에 적합하다.
이와 달리, 이용된 유전체는 알루미늄 또는 실리콘의 혼합물을 갖는 Hf-Ta 산화물 또는 Hf-Ta 질화물일 수도 있다. 예로써, HfxAlyTaz 산화물, HfxAlyTaz 질화물, HfxSiyTaz 산화물 또는 HfxSiyTaz 질화물을 이용할 수 있다.
더욱이, 이용된 유전체는 알루미늄 또는 실리콘의 혼합물을 갖는 Zr-Ta 산화물 또는 Zr-Ta 질화물일 수 있다. 예로써, ZrxAlyTaz 산화물, ZrxAlyTaz 질화물, ZrxSiyTaz 산화물 또는 ZrxSiyTaz 질화물을 이용할 수 있다.
더욱이, 이용된 유전체는 SiO2 및/또는 TiO2가 혼합되는 HfO2일 수 있다. 예로써, 혼합 비율은, SiO2의 비율은 최대 90%, 바람직하게는 최대 40%이고, TiO2의 비율은 적어도 5%로 되는 방식으로 설정된다.
더욱이, 이용된 유전체는 다음의 물질, 즉, HfTaOx, HfAlOx, TaTiOx, AlTiOx, ZrTaOx, ZrTiOx, ZrAlOx, HfZrOx 및/또는 ZrSiOx 중 적어도 하나를 포함하는 혼합된 유전체일 수 있다.
본 방법의 다른 바람직한 구성은 란탄족(lanthanide)이 혼합되는 금속 산화물을 유전체로서 이용한다. 예를 들어, 이용된 금속 산화물은 HfO2, Al2O3, TiO2, ZrO2 또는 Ta2O5일 수 있다.
바람직하게 선택된 전극 물질은 주기계의 제 8 전이 그룹으로부터의 원소, 예를 들면, 루테늄 또는 이리듐을 포함하는 물질이다. 또한, HfN, TiN, NbN 또는 TaN을 전극 물질로서 이용할 수 있다.
2개의 접속 전극은, 예를 들면, 동일한 물질로 생성될 수 있다. 예로써, 2개의 접속 전극은, TaN 또는 TiN으로부터 각각 생성되고, 유전체는 HfTiOx로 생성된다. 이와 달리, 2개의 접속 전극은 루테늄으로 생성되고, 유전체는 HfTiOx로 생성될 수도 있다.
또한, 2개의 접속 전극을 위해 상이한 물질들을 이용할 수 있다. 예로써, 하나의 접속 전극은 TiN 또는 TaN으로 형성되고, 다른 전극은 루테늄으로 형성되며, 이러한 경우, 바람직하게 유전체는 HfTiOx, HfSiOx 또는 HfO2로 구성된다. 예로써, 캐패시터의 내부 전극은 TiN으로 생성되고, 상부(외곽) 전극은 루테늄으로 생성되며, HfTiO2가 유전체로서 이용된다.
캐패시터는 실리콘 기판에서의 리세스(recess)에서 제조되거나, 또는 실리콘 기판상에 제조될 수 있다. 예로써, 캐패시터는 트렌치 캐패시터 또는 층 캐패시터로서 설계될 수 있다.
기술된 방법을 이용하여, 60nm 미만의 피처 크기를 갖는 적어도 하나의 캐패시터를 갖는 DRAM 메모리 모듈을 제조하는 것이 바람직하다. 또한, 본 방법은 전계 효과 트랜지스터의 게이트 유전체를 제조하는데 이용될 수 있으며, 이 경우에 있어서의 게이트 유전체, 게이트 접속 전극 및 관련된 기판은, 예로써, 언급한 캐패시터를 형성한다.
이하, 예시적인 실시예에 근거하여 본 발명을 설명한다.
도 1은 Al2O3 유전체를 갖는 DRAM 메모리 셀의 저장 동작을 도시하는 2개의 곡선(10, 20)을 도시한다. 각 경우에 있어서, 곡선들은 상이한 판독 시간들에서의 판독 에러율 fc를 나타내고, 포인트 △t = 0 ns는 사전결정된 표준 판독 시간에서의 판독 에러율을 나타내며, △t ≠ 0은 보다 짧거나 (t < 0 ns) 또는 보다 긴 (t > 0 ns) 판독 시간에 대한 판독 에러율을 제공한다. 판독 동작을 위해 보다 많은 시간이 이용가능할수록, 판독 에러율 fc는 감소됨을 볼 수 있다.
곡선(10)은 논리 "1"이 메모리 셀에 저장되고, 이러한 논리 "1"이 판독되며, 논리 "0"은 판독될 논리 "1" 이전에 저장되는 경우에 대한 판독 에러율을 나타낸다. 따라서, "저장 히스토리" 동안에 "0"으로부터 "1"로의 비트 변화가 발생된 다(도 1에서는 숫자 시퀀스 "0 => 1"로 표현됨).
곡선(20)은 논리 "1"이 메모리 셀에 저장되고, 이러한 논리 "1"이 판독되며, 이제 판독될 "1" 이전에 논리 "1"이 마찬가지로 이미 저장되는 상황에 대한 에러 판독율을 나타낸다. 따라서, "저장 히스토리" 동안에 비트 변화는 발생되지 않는다(도 1에서는 숫자 시퀀스 "1 => 1"로 표현됨).
2개의 곡선(10, 20)으로부터, 메모리 셀의 저장 동작은 그 이전의 히스토리에 의존함을 볼 수 있다. 구체적으로, 논리 "0"이 논리 "1" 이전에 저장되는 경우, 그 반대의 시나리오에서 보다는, 저장 동작이 대략 5% 저하되거나, 또는 결과적인 판독 에러율이 대략 5% 커지게 된다.
도 1은 판독 에러율 fc를 정규화된 형태로 도시하고 있고, 그러한 정규화는 저장된 논리 "1" 이전에 논리 "0"이 저장될 때 논리 "1"을 판독하는 경우에 대한 표준 판독 시간(△t = 0)에서의 판독 에러율에 근거한 것임을 주지해야 한다. 따라서, 정규화 표준 값은 상황 "0 => 1"과 관련된다.
도 2는 시간의 코스에 대한 저장 전하의 손실을 도시한다. 알루미늄 산화물(Al2O3) 및 옥시니트라이드(oxinitride)(NO)의 경우의 전하 손실은, 전하의 저장 이후의 0.1 초의 기간내에 5% 미만임을 볼 수 있다. 명료성을 위해, 이러한 값은 도 2에서 명확하게 표기된다.
반대로, 순수 HfO2 물질은 알루미늄 산화물 및 옥시니트라이드보다 크게 저하된 저장 동작, 즉, 상당히 큰 저장 손실을 갖는다. 도 2로부터, 5%의 범위는 단지 10-4 초 이후에 초과됨을 볼 수 있다. 그러나, 30:70의 비율(70% HfO2/SiO2)로 SiO2 물질을 혼합함으로써 HfO2 유전체의 저장 용량이 상당히 향상될 수 있으며, 10-1 s의 저장 시간에 의해, 이러한 방법으로 향상된 HfO2 유전체의 저장 동작은, 혼합된 SiO2를 고려하는 경우, 알루미늄 산화물 또는 옥시니트라이드의 저장 동작과 유사하거나 또는 그보다 우수하다.
따라서, HfO2 물질내에서 전위 웰 분포를 방지하는 다른 물질(이 경우에는, SiO2)을 추가함으로써, 결과적인 유전체의 저장 동작을 상당히 향상시킬 수 있다.
도 3 및 4는 캐패시터를 제조하기 위한, 본 발명에 따른 방법의 예시적인 실시예를 도시한다. 이들 도면은 실리콘 기판(100)과, 예를 들면, 에칭에 의해, 실리콘 기판(100)내로 도입된 리세스(110)를 도시한다. 리세스(110)는 우선, 내부 접속 전극(120)에 의해 선이 그어지며, 전극(120)은 바람직하게 TiN으로 구성된다(도 3).
HfTiO2의 유전체(130)가 내부 접속 전극(120)상에 증착된다. 그 후, 루테늄의 상부 접속 전극(140)이 이러한 유전체(130)에 도포된다.
유전체(130)의 증착은, 예를 들면, ALD 프로세스, CVD 프로세스 또는 PVD 프로세스에 의해 수행되거나, 이와 달리, 전술한 프로세스들을 조합하는 혼합된 프로세스를 이용하여 수행될 수 있다. ALD 프로세스가 이용된다면, 바람직하게 압력 범위는 100 mTorr 내지 10 Torr 사이이며, 온도는 100℃와 700℃ 사이이다.
더욱이, 유전체(130)의 품질은 증착 동안에, 또는 증착 이후에, 플라즈마 공정 및/또는 가열 공정에 의해 향상될 수 있다. 이러한 유형의 후처리에 의해, 유전체에 대한 임의의 오염이 방지될 수 있어, 유전체(130)의 구조적 특성이 향상된다.
유전체(130)를 증착하는 증착 프로세스를 위한 전형적인 처리 가스의 예로는, 400℃와 1100℃ 사이의 온도 범위에서의, 질소 및/또는 산소 및/또는 NH3 및/또는 NO 및/또는 N2O 및/또는 아르곤 및/또는 수소가 포함된다. 유전체(130)의 증착에 이용된 플라즈마는 "멀리 떨어진(remote)"(간접적이며, 웨이퍼에 전압이 인가되지 않음) 또는 "직접적인(direct)"(웨이퍼에 전압이 인가됨) 것일 수 있다.
도 3 및 4에 도시된 예시적인 실시예에서, 외곽의 Ru 접속 전극(140)의 기능은, 양성자에 의해 초래된 순간적 분극을 최소화하고, 결과적인 캐패시터(150)의 유지 시간을 증가시키기 위해, 나중의 증착 동안 유전체(130)에 축적된 양성자에 대한 게터로서 작용하는 것이다.
HfTiO2 유전체(130)내의 TiO2의 기능은 유전체(130)내의 전위 웰 분포를 방지하고, 유전체에 의해 초래된 순간적 분극 효과를 감소시키는 것이다.
본 발명에 따르면, 제조된 캐패시터가 매우 작은 캐패시터 구조물에 대해서 도, 최적의 저장 특성을 갖도록 하기 위해, 순간적 분극 효과가 방지되거나 또는 적어도 감소되는 방식으로 형성되는 유전체 및 적어도 하나의 접속 전극을 갖는 적어도 하나의 캐패시터가 제조되는 DRAM 반도체 메모리 또는 전계 효과 트랜지스터를 제조하는 방법을 제공할 수 있다.
Claims (29)
- 전기 구성 요소, 특히, 유전체(130) 및 적어도 하나의 접속 전극(120, 140)을 갖는 적어도 하나의 캐패시터(150)가 제조되는 DRAM 반도체 메모리 또는 전계 효과 트랜지스터를 제조하는 방법에 있어서,순간적 분극 효과(transient polarization effect)가 방지되거나 또는 적어도 감소되는 방식으로, 상기 유전체(130) 또는 상기 접속 전극(120, 140)이 형성되는전기 구성 요소 제조 방법.
- 제 1 항에 있어서,상기 유전체내의 전위 웰(potential well)의 동일한 분포, 특히 이중 전위 웰의 동일한 분포를 방지하거나 또는 적어도 감소시키는 물질이 추가되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 유전체(130)의 양성자에 대한 게터(getter)로서 작용하는 물질이, 상기 접속 전극 중 적어도 하나(140)를 위해 선택되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,적어도 이하의 구성, 즉,주기계의 제 4 전이 그룹으로부터의 금속의 적어도 하나의 산화물 또는 질화물, 또는 적어도 하나의 도전성 산화물과,주기계의 제 3 또는 제 4 주요 그룹 또는 제 5 전이 그룹으로부터의 적어도 하나의 원소를 포함하는 3원소(ternary), 4원소(quaternary) 또는 보다 높은 물질계가 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 4 항에 있어서,알루미늄 또는 실리콘의 혼합물(admixture)을 갖는 Hf-Ti 산화물, Hf-Ti 질화물, Zr-Ti 산화물 또는 Zr-Ti 질화물이 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 5 항에 있어서,HfxAlyTiz 산화물, HfxAlyTiz 질화물, HfxSiyTiz 산화물, HfxSiyTiz 질화물, ZrxAlyTiz 산화물, ZrxAlyTiz 질화물, ZrxSiyTiz 산화물 또는 ZrxSiyTiz 질화물이 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 4 항에 있어서,알루미늄 또는 실리콘의 혼합물을 갖는 Hf-Ta 산화물, Hf-Ta 질화물, Zr-Ta 산화물 또는 Zr-Ta 질화물이 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 7 항에 있어서,HfxAlyTaz 산화물, HfxAlyTaz 질화물, HfxSiyTaz 산화물, HfxSiyTaz 질화물, ZrxAlyTaz 산화물, ZrxAlyTaz 질화물, ZrxSiyTaz 산화물 또는 ZrxSiyTaz 질화물이 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 4 항에 있어서,HfO2가 유전체로서 이용되며, 전위 웰의 동일한 분포를 방지하는 물질로서 SiO2 또는 TiO2가 그것에 혼합되는 전기 구성 요소 제조 방법.
- 제 9 항에 있어서,HfO2가 유전체로서 이용되며, SiO2 또는 TiO2가 그것에 혼합되는 전기 구성 요소 제조 방법.
- 제 10 항에 있어서,상기 혼합되는 비율은, SiO2의 비율은 최대 90%, 바람직하게는 최대 40%이고, TiO2의 비율은 적어도 5%로 되는 방식으로 설정되는 전기 구성 요소 제조 방법.
- 제 4 항에 있어서,다음의 물질, 즉, HfTaOx, HfAlOx, TaTiOx, AlTiOx, ZrTaOx, ZrAlOx, HfZrOx, ZrSiOx, ZrTiAl 중 적어도 하나를 포함하는 혼합된 유전체가 유전체로서 이용되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,ZrTiOx를 포함하거나 또는 그것으로 구성되는 유전체가 이용되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,금속 산화물이 유전체로서 이용되며, 상기 금속 산화물에 란탄족(lanthanide)이 혼합되는 전기 구성 요소 제조 방법.
- 제 14 항에 있어서,HfO2, Al2O3, TiO2, ZrO2 또는 Ta2O5가 상기 금속 산화물로서 이용되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,적어도 하나의 접속 전극이, 주기계의 제 8 전이 그룹으로부터의 원소를 포함하는 물질로 생성되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,적어도 하나의 접속 전극이, HfN, TiN, 루테늄, 이리듐, NbN 또는 TaN을 포함하는 물질로 생성되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,2개의 상기 접속 전극이 동일한 물질로 생성되는 전기 구성 요소 제조 방법.
- 제 18 항에 있어서,2개의 상기 접속 전극은 TaN으로 생성되고, 상기 유전체는 HfTiOx로 생성되는 전기 구성 요소 제조 방법.
- 제 18 항에 있어서,2개의 상기 접속 전극은 TiN으로 생성되고, 상기 유전체는 HfTiOx로 생성되는 전기 구성 요소 제조 방법.
- 제 18 항에 있어서,2개의 상기 접속 전극은 루테늄 또는 이리듐으로 생성되고, 상기 유전체는 HfTiOx로 생성되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,2개의 상기 접속 전극(120, 140)은 상이한 물질로 생성되는 전기 구성 요소 제조 방법.
- 제 22 항에 있어서,하나의 접속 전극(120)은 TiN으로 형성되고, 다른 접속 전극(140)은 루테늄 또는 이리듐으로 형성되며, 상기 유전체는 HfTiOx, HfSiOx 또는 HfO2로 형성되는 전기 구성 요소 제조 방법.
- 제 22 항에 있어서,하나의 접속 전극은 TaN으로 형성되고, 다른 접속 전극은 루테늄 또는 이리 듐으로 형성되며, 상기 유전체는 HfTiOx로 형성되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐패시터(150)의 내부 접속 전극(120)은 TiN으로 생성되고, 상부 전극(140)은 루테늄 또는 이리듐으로 생성되며, HfTiO2가 상기 유전체(130)로서 이용되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐패시터(150)는 실리콘 기판(100)내로 도입된 리세스(110)에 형성되거나, 또는 실리콘 기판상에 형성되는 전기 구성 요소 제조 방법.
- 제 26 항에 있어서,상기 캐패시터는 트렌치 캐패시터 또는 층 캐패시터로서 형성되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,60 nm 미만의 피처 크기를 갖는 적어도 하나의 캐패시터를 갖는 DRAM 메모리 셀이 제조되는 전기 구성 요소 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 유전체가 게이트 유전체를 형성하고, 상기 접속 전극이 게이트 접속을 형성하는 전계 효과 트랜지스터가 제조되는 전기 구성 요소 제조 방법.
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