KR20110004670A - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 다층 유전체 구조를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 소자는 서로 대향하는 제 1 및 제 2 전극들; 상기 제 1 및 제 2 전극들 사이에 배치되고, 실리콘이 도핑된 제 1 고유전율막을 포함하는 적어도 하나의 제 1 유전체층; 및 상기 제 1 유전체층과 상기 제 1 및 제 2 전극들 중 어느 하나 사이에 배치되고, 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 적어도 하나의 제 2 유전체층을 구비하는 캐패시터를 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 다층 유전체 구조를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.

반도체 소자로 알려진 대규모 집적 회로(Large Scale Integrated Circuit; LSI)는 일반적으로 메모리 소자와 로직 소자로 구분된다. 최근 이들 반도체 소자의 제조 기술이 발전함에 따라, 상기 반도체 소자의 집적도는 급속히 증가하여, 30 nm 이하의 디자인 룰이 실현되고 있다.

상기 반도체 소자 중 디램(direct Random Access Memory; DRAM)의 메모리 셀은 스위칭 소자인 전계 효과 트랜지스터와 정보 저장을 위한 캐패시터로 이루어진다. 상기 디램의 스케일 축소에 따라 메모리 셀에서 캐패시터가 차지하는 면적은 지속적으로 감소하고 있다. 그에 따라, 캐패시터의 충분한 유효 용량을 확보하기 위하여 다양한 연구가 진행되고 있으며, 최근 15 이상의 유전율을 갖는 고유전율 재료를 상기 캐패시터이 유전체막으로 적용하는 기술이 주목을 받고 있다.

상기 고유전율 재료로서, 종래에 하프늄 산화막, 지르코늄 산화막 및 란타늄 산화막과 같은 금속 산화막이 제안되었다. 그러나, 이들 금속 산화막은 높은 유전율을 갖지만, 비교적 높은 누설 전류로 인하여 그 응용에 제한이 있다. 특히, 상기 금속 산화막들이 적용된 캐패시터는 그 형성 후 후속하는 층간 절연막 및 배선 형성 공정과 같은 고온 백 엔드(Back-end) 공정을 겪으면서, 누설 전류와 패일 비트(fail bit)가 증가하여 소자의 신뢰성이 급격히 저하되는 문제점이 있다. 이러한 누설 전류와 패일 비트 현상은 3 차원 구조의 스토리지 노드를 갖는 디램에서 더욱 빈번하게 나타나는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 유전체막이 고온 백 엔드 공정에 대하여 강한 내성을 가짐으로써 추가 공정에도 불구하고 우수한 누설 전류 특성을 가지면서 패일 비트가 억제된 높은 신뢰성을 갖는 반도체 소자를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 서로 대향하는 제 1 및 제 2 전극들; 상기 제 1 및 제 2 전극들 사이에 배치되고, 실리콘이 도핑된 제 1 고유전율막을 포함하는 적어도 하나의 제 1 유전체층; 및 상기 제 1 유전체층과 상기 제 1 및 제 2 전극들 중 어느 하나 사이에 배치되고, 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 적어도 하나의 제 2 유전체층을 구비하는 캐패시터를 포함한다.

상기 제 1 및 제 2 전극들 중 적어도 하나는 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막 중 적어도 어느 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제 1 및 제 2 전극들은 각각 상기 캐패시터 구조의 하부 전극 및 상부 전극이고, 상기 제 2 유전체층은 상기 제 1 유전체층과 상기 제 2 전극 사이에 배치될 수 있다.

상기 제 1 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x) 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 제 1 유전체층은 알루미늄 산화막(AlO_x) 및 알루미늄 질화막(AlN_x) 중 어느 하나 또는 이들의 조합일 수 있다.

일부 실시예들에서, 상기 제 2 유전체층과 상기 제 1 및 제 2 전극들 중 다른 하나 사이에 적어도 하나의 제 3 유전체층을 더 포함할 수 있다. 상기 제 3 유전체층은 제 2 고유전율막을 포함할 수 있다. 상기 제 2 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x), 란타늄 산화막(LaO_x) 또는 이들의 질화막 중 어느 하나 또는 이들의 조합을 포함한다. 상기 제 3 유전체층은 상기 제 2 고유전율막 내에 도핑된 실리콘을 포함할 수도 있다.

일부 실시예들에서, 상기 제 1 및 제 2 전극들은 각각 상기 캐패시터 구조의 하부 전극 및 상부 전극이고, 상기 제 2 유전체층은 상기 제 1 유전체층과 상기 제 2 전극 사이에 배치되고, 상기 제 3 유전체층은 상기 제 2 유전체층과 상기 제 2 전극 사이에 배치되며, 상기 제 1 유전체층의 두께가 상기 제 3 유전체층의 두께보다 더 클 수 있다.

상기 제 2 유전체층의 두께는 상기 제 1 유전체층의 두께보다 더 작을 수 있다. 또한, 상기 제 2 유전체층의 두께는 1 Å 내지 20 Å일 수 있다. 상기 제 1 유전체층의 두께는 40 Å 내지 100 Å일 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반응로 내에 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 전극용 도전막을 형성하는 단계; 상기 제 1 전극용 도전막의 상부 표면 상에, 실리콘이 도핑된 제 1 고유전율막을 포함하는 적어도 하나의 제 1 유전체층을 형성하는 단계; 상기 제 1 유전체층 상에, 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 적어도 하나의 제 2 유전체층을 형성하는 단계; 및 상기 제 2 유전체층 상에 제 2 전극용 도전막을 형성하는 단계를 포함한다.

상기 제 1 유전체층을 형성하는 단계는 화학기상증착 또는 원자층증착에 의해 수행될 수 있다. 일부 실시예에서, 상기 원자층증착은 실리콘 전구체 펄스/산화제 펄스/금속 전구체 펄스/산화제 펄스 또는 금속 전구체 펄스/산화제 펄스 실리콘 전구체 펄스/산화제 펄스를 포함하는 사이클을 적어도 1회 이상 제공함으로써 수행될 수 있다. 다른 실시예에서, 상기 원자층증착은 실리콘 전구체 펄스/금속 전구체 펄스/산화제 펄스 또는 산화제 펄스/실리콘 전구체 펄스/금속 전구체 펄스를 포함하는 원자층증착 사이클을 적어도 1회 이상 제공함으로써 수행될 수도 있다.

상기 제 1 및 제 2 전극용 도전막들 중 적어도 하나는 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막 중 적어도 어느 하나를 포함할 수 있다. 상기 제 1 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x) 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 또한, 상기 제 2 유전체층은 알루미늄 산화막(AlO_x) 및 알루미늄 질화막(AlN_x) 중 어느 하나 또는 이들의 조합을 포함할 수 있다.

일부 실시예에서는, 상기 제 2 전극용 도전막을 형성하는 단계 이전에, 상기 제 2 유전체층 상에, 제 2 고유전율막을 포함하는 제 3 유전체층을 형성하는 단계를 더 수행할 수 있다. 이 경우, 상기 제 2 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x), 란타늄 산화막(LaO_x) 또는 이들의 질화막 중 어느 하나 또는 이들의 조합을 포함할 수 있다.

본 발명의 실시예들에 따른 반도체 소자는 실리콘이 도핑된 고유전율막을 포함하는 제 1 유전체층 및 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 제 2 유전체층을 구비하는 다층 유전체 구조에 의해, 강한 내열성을 갖는 유전체막을 제공하여, 고온 백엔드 공정과 같은 고온 후공정에도 불구하고 우수한 누설 전류 특성과 패일 비트가 억제된 높은 수율을 갖는 반도체 소자를 제공한다. 또한, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법은 전술한 이점을 갖는 반도체 소자의 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 일 실시예에 따른 다층 유전체 구조(120A)를 포함하는 반도체 소자(10)를 도시하는 단면도이다.

도 1을 참조하면, 반도체 소자(10)는 기판(100) 상에 형성된 스택형 캐패시터(150A)를 포함할 수 있다. 캐패시터(150A)는 서로 대향하는 제 1 및 제 2 전극들(110, 130) 그리고, 이들 전극(110, 130) 사이에 배치되는 다층 유전체 구조(120a)을 포함할 수 있다.

도시하지는 아니하였으나, 반도체 기판(100) 상에는 캐패시터(150a)를 구동하기 위한 액세스 소자를 포함할 수 있다. 상기 액세스 소자는, 예를 들면, 1T-1C 메모리 셀을 구현하기 위하여 상기 제 1 전극에 접속되는 하나의 전계 효과 트랜지스터일 수 있다. 상기 전계 효과 트랜지스터에 있어서, 그 채널의 길이 및 형태 또는 불순물 영역의 형상, 재료 및 농도는 단채널 효과, 온-전류 및 누설 전류 등의 개선을 위해 적절히 선택될 수 있다.

전술한 전계효과 트랜지스터는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 상기 액세스 소자는 비파괴적 읽기 동작(non-destruction read mode)이 가능하도록, 2 이상의 결합된 트랜지스터들로 구현될 수 있다. 선택적으로는, 상기 액세스 소자는 그래핀(graphene) 또는 나노 현상을 이용한 나노 스위칭 소자일 수도 있다.

제 1 및 제 2 전극들(110, 130)은, 도 1에 도시된 바와 같이, 각각 캐패시터(150)의 하부 전극과 상부 전극일 수 있다. 이들 전극(110, 130)은 물리기상증착(physical vapor deposition; PVD), 화학기상증착(chemical vapor deposition; CVD), 원자층증착(atomic layer deposition) 및 연속흐름증착(sequential flow deposition; SFD)에 의해 전극용 도전막을 형성함으로써 제공될 수 있다. 상기 전극용 도전막으로서 캐패시터(150)의 유전체막들(112, 114)을 통한 누설 전류를 억제하기 위하여 높은 일함수를 갖는 금속, 예를 들면, 루테늄(Ru)이 사용될 수 있다. 그러나, 귀금속 계열인 루테늄은 높은 제조 비용 때문에 그 적용에 한계가 있다. 따라서, 루테늄을 대신하여, 티타늄, 탄탈륨 및 텅스텐과 같은 내화 금속 또는 이의 도전성 질화물로 이루어진 전극 재료로 사용하는 것은 경제적인 이점이 있다.

본 발명의 실시예들에서, 제 1 및 제 2 전극들(110, 130) 중 적어도 하나는 티타늄, 탄탈륨 및 텅스텐 및 이들의 질화물 중 어느 하나 또는 이들의 조합을 포 함할 수 있으며, 후술하는 바와 같이, 전술한 내화 금속계 재료의 전극을 사용하여도 우수한 누설 전류 특성과 패일 비트를 억제할 수 있다.

도 1에 도시된 실시예와 같이, 캐패시터(150a)의 다층 유전체 구조(120a)는 제 1 전극(110)과 제 2 전극(130) 사이에 제 1 유전체층(112)을 포함하며, 제 1 유전체층(112)은 실리콘이 도핑된 제 1 고유전율막을 포함한다. 상기 제 1 고유전율막은 20 이상의 높은 유전율을 갖는 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x), 란타늄 산화막(LaO_x) 또는 탄탈륨 산화막(TaO_x) 중 어느 하나 또는 이들의 조합을 포함할 수 있다.

제 1 유전체층은 화학식 M_xSi_yO_z으로 표현될 수 있으며, 상기 M은 Zr, Hf 및 La 중 어느 하나이며, 상기 x, y 및 z는 0보다 큰 수이다. 일부 실시예에서, 상기 x, y 및 z는 화학양론적(stoichiometric) 조성비 또는 그 부근의 조성비일 수 있다. 제 1 유전체의 두께는 25 Å 이하의 등가 산화막을 가질 수 있도록, 40 Å 내지 100 Å의 두께로 형성된다.

제 1 유전체층은 화학기상증착 또는 원자층 증착에 의해 형성될 수 있으며, 바람직하게는 자기-포화(self-saturating) 화학 반응을 이용하여 기판 상에 분자층 단위로 박막을 형성할 수 있는 상기 원자층증착에 의해 형성될 수 있다. 제 1 유전체층(M_xSi_yO_z)의 원자층증착은 실리콘 산화물층(예를 들면, SiO, SiO₂)과 금속 산화물층을 교번하여 형성함으로써 수행될 수 있다.

예를 들면, Zr_xSi_yO_z 층은 실리콘 산화물층과 지르코늄 산화물층이 복수회 교번하여 적층된 층들로부터 형성될 수 있다. 즉, Zr_xSi_yO_z 층은 실리콘 전구체 펄스/산화제 펄스/지르코늄 전구체 펄스/산화제 펄스를 포함하는 사이클에 의해 성장될 수 있다. 일부 실시예에서, 상기 펄스들은 퍼지 단계에 의해 분리되고, 상기 각 펄스 공정 후에 잉여 반응물들 및/또는 반응 부산물들이 존재하는 경우, 이들은 상기 퍼지 단계에 의해 반응로로부터 제거될 수도 있다.

제 1 유전체층(112)의 두께와 조성비를 조절하기 위해 전술한 펄스 및 퍼지 단계를 포함하는 다양한 시퀀스는 소정의 회수만큼 반복될 수 있다. 예를 들면, 실리콘 과잉의 제 1 유전체막(112)을 얻기 위해서는, 실리콘 전구체 펄스/산화제 펄스를 금속 전구체 펄스/산화제 펄스에 비하여 수회 더 수행할 수도 있다.

상기 실리콘 전구체는 실리콘 불화물들(예를 들면, SiF₄), 실리콘 염화물들(예를 들면, SiCl₄), 실리콘 브롬화물들(예를 들면, SiBr₄) 및 실리콘 요드화물들(예를 들면, SiI₄)과 같은 실리콘 할로겐화물일 수 있다. 유사하게, 상기 지르코늄 전구체도 지르코늄 할로겐화물일 수 있다. 예시적인 지르코늄 전구체 화합물은 ZrCl₄이다.

또한, 상기 산화제는 산소(O₂) 또는 오존(O₃)일 수 있다. 다른 실시예로서, 상기 산화제는 산소를 포함하는 H₂O, H₂O₂ 및 NO 또는 이소프로필 알코올, 메탄올 및 에탄올과 같은 알코올일 수도 있다.

그러나, 전술한 원자층증착 공정은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 실리콘 전구체와 금속 전구체가 서로 다른 입체 구조상의 제약들(steric constraints)에 의하여 소정 시간 내에 표면에 흡착되는 정도가 서로 다름을 이용하여 이들 전구체 펄스를 포함하는 사이클의 구성은 변경될 수 있다.

일반적으로, 실리콘 전구체 펄스가 금속 전구체 펄스에 비하여 그 단일층을 형성하기 어려움을 고려하면, 소정 시간 동안 실리콘 전구체 펄스로부터 유래된 실리콘에 의해 점유되지 않은 하지층의 가용 사이트들에 금속층을 형성하는 것이 가능하다. 그 결과, 실리콘 전구체 펄스와 금속 전구체 펄스 사이에 산화제 펄스가 요구되지 않는, 예를 들면, 산화제 펄스/실리콘 전구체 펄스/금속 전구체 펄스를 포함하는 사이클에 의해서도 실리콘이 도핑된 금속 산화물로 이루어진 제 1 유전체층(112)이 제공될 수도 있다.

마찬가지로, 상기 펄스들은 퍼지 단계에 의해 분리되고, 상기 각 펄스 후에 잉여 반응물들 및/또는 반응 부산물들이 존재하는 경우, 이들은 상기 퍼지 단계에 의해 반응로로부터 제거될 수 있다. 당업자라면, 각 펄스들의 순서도 필요에 따라 변경될 수 있음을 이해할 수 있을 것이다.

제 1 유전체층(112)의 조성비는 M_xSi_yO_z 내의 금속 원자 M의 총 개수를 금속 원자 M 및 실리콘 원자들 Si의 총 개수로 나눔으로써 결정될 수 있으며, 상기 조성비는 제 1 유전체층(112) 전체에 걸친 평균값이다.

다층 유전체 구조(120a)는 제 1 유전체층(112)과 제 1 및 제 2 전극들(110, 130) 중 어느 하나의 전극 사이에 배치되는 적어도 하나의 제 2 유전체층(114)을 더 포함한다. 도 1에 도시된 실시예와 같이, 제 2 유전체층(114)은 제 1 유전체층(112)과 상부 전극인 제 2 전극(130) 사이에 배치될 수 있다. 제 2 유전체층(112)은 제 1 유전체층(112)보다 높은 결정화 온도를 갖는다. 예를 들어, 제 1 유전체층(112)이 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x)인 경우, 이들 막보다 상대적으로 높은 결정화 온도, 예를 들면, 약 850℃의 결정화 온도를 갖는 알루미늄 산화막(AlO_x) 또는 알루미늄 질화막(AlN_x)이 제 2 유전체층(114)으로서 사용될 수 있다.

상기 알루미늄 산화막과 알루미늄 질화막은 큰 밴드갭을 갖기 때문에, 제 1 유전체층(112)의 누설 전류를 감소시킬 수 있는 이점이 있다. 그러나, 이들 제 2 유전체층(114)은 제 1 유전체층(112)보다 작은 유전 상수를 가지므로, 그 두께는 제한된다. 일부 실시예에서, 제 2 유전체층(114)의 두께는 제 1 유전체층(112)의 두께에 비하여 작으며, 1 Å 내지 20 Å 이하일 수 있다.

시험으로부터, 상기 두께 범위 내에서 제 2 유전체층(114)은 비정질 구조를 갖기 쉬울 뿐만 아니라, 백 엔드 공정에서 쉽게 결정화되지 않는 것이 확인되었다. 그 결과, 제 2 유전체층(114)은 1 Å 내지 20 Å 의 두께를 가질 때, 고온 백 엔드 공정에서 나타나는 제 1 유전체층(112)의 결정 과성장을 최대한 억제될 수 있으며, 그로 인하여, 결정립 경계에 의해 제공되는 누설 전류 경로를 최소화할 수 있는 것 으로 예측된다.

제 2 유전체층(114)도 제 1 유전체층(112)과 유사하게, 화학기상증착 또는 원자층증착에 의해 형성될 수 있으며, 바람직하게는 원자층증착에 의해 형성된다. 제 2 유전체층(114)의 원자층증착을 위한 사이클은, 예를 들면, 금속 전구체 펄스/산화제 펄스를 포함할 수 있다.

일부 실시예에서, 상기 펄스들은 퍼지 단계에 의해 분리되고, 상기 각 펄스 공정 후에 잉여 반응물들 및/또는 반응 부산물들이 존재하는 경우, 이들은 상기 퍼지 단계에 의해 반응로로부터 제거된다. 일부 실시예에서, 상기 펄스들의 순서는 변경되어, 원자층증착 사이클은 산화제 펄스/금속 전구체 펄스를 포함할 수도 있다. 제 2 유전체층(114) 상에 제 2 전극(130)을 형성하여, 캐패시터(150)가 완성될 수 있다.

도 2a 및 도 2b는 도 1의 Zr_xSi_yO_z/AlO_x의 다층 유전체 구조를 포함하는 캐패시터 및 비교 실시예인 Zr_xSi_yO_z 유전체막을 포함한 캐패시터의 누설 전류와 패일 비트율을 각각 나타내는 그래프이다. 도 2에서, 곡선 A는 Zr_xSi_yO_z(70Å)/AlO_x(4Å)의 다층 유전체 구조를 포함하는 캐패시터의 분석 결과이며, 곡선 R1은 Zr_xSi_yO_z 유전체막(90Å)만을 포함한 캐패시터의 분석 결과이다. 제 1 및 제 2 전극은 티타늄 질화물로 형성되었다.

이들 캐패시터들은 백 엔드 공정을 모사하기 위해, 550℃에서 2분간 열처리된 이후에 분석되었다. 패일 비트 분석은, 이들 캐패시터에 비트 "0"을 기록하여 테스트를 진행하는 D0 테스트를 통하여 수행되었다.

도 2a를 참조하면, 본 발명의 일 실시예에 따른 Zr_xSi_yO_z/AlO_x의 다층 유전체 구조를 갖는 캐패시터(곡선 A)의 누설 전류가 ZrO_x 유전체막을 포함하는 캐패시터(곡선 R1)의 누설 전류보다 더 낮아, Zr_xSi_yO_z/AlO_x의 다층 유전체 구조를 갖는 캐패시터가 더 우수한 누설 전류 특성을 갖는 것을 알 수 있다. 특히, 상부 주입 모드에서, Zr_xSi_yO_z 유전체층에 AlO_x 유전체층을 더 성장시킴으로써, 누설 전류가 현저히 억제됨을 관찰할 수 있다.

도 2b를 참조하면, Zr_xSi_yO_z/AlO_x의 다층 유전체 구조를 갖는 캐패시터(곡선 A)에서는 D0 테스트 후에 50 %를 기준으로 거의 페일이 발생하지 않았다. 그러나, Zr_xSi_yO_z 유전체층만을 포함하는 캐패시터(곡선 R1)에서는 500개 이상의 패일 비트가 20 % 이상이 된다. 이에 따르면, 본 발명의 실시예에 관한 Zr_xSi_yO_z/AlO_x의 다층 유전체 구조를 갖는 캐패시터가 Zr_xSi_yO_z 유전체막만을 갖는 캐패시터에 비하여 신뢰성이 현저히 향상됨을 알 수 있다.

제 2 유전체층은 제 1 유전체층의 결정화 온도보다 더 높은 결정화 온도를 갖기 때문에, 캐패시터의 형성 후, 백 엔드 공정에서 발생할 수 있는 제 1 유전체층의 과도한 결정립 성장을 억제할 수 있다는 제 2 유전체층의 이점은 도 2a 및 도 2b의 분석 결과로부터 명백하다. 즉, 유전체층의 결정립 계면이 누설 전류의 주요 경로가 됨을 고려할 때, 제 2 유전체층은 제 1 유전체층의 과도한 결정 성장을 방 지함으로써, 고온 백 엔드 공정에 의해 초래되는 누설 전류의 증가와 패일 비트가 억제될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 다층 유전체 구조(120b)를 포함하는 반도체 소자(20)를 도시하는 단면도이다. 도 1과 동일한 구성 부재들에 관하여는 상세한 설명을 생략하며, 이들 생략된 구성 부재는 도 1에 관한 해당 부재의 설명으로부터 완전히 개시된다.

도 3을 참조하면, 반도체 소자(20)는, 도 1의 캐패시터(150a)와 달리, 제 1 유전체층(112)과 제 2 유전체층(114)과 함께, 제 2 전극(130)과 제 2 유전체층(114) 사이에 제 3 유전체층(116)을 더 포함하는 다층 유전체 구조(150b)를 갖는다. 제 3 유전체층(116)은 제 2 고유전율막을 포함할 수 있다. 상기 제 2 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x) 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제 3 유전체층(116)은 질소로 도핑되며, 예를 들면, 지르코늄 산소질화막(ZrON), 하프늄 산소질화막(HfON) 또는 란타늄 산소질화막(LaON)일 수 있다. 상기 제 2 고유전막내에 포함된 상기 질소는, 전술한 미국 공개 특허 제2006/0046380호에 개시된 바와 같이, 제 3 유전체층(116)의 화학적·열적 안정성을 향상시킬 수 있을 뿐만 아니라, 유전 상수를 증가시킬 수 있는 이점이 있다.

상기 제 1 및 제 2 고유전율막의 조성은 서로 동일하거나 다를 수 있다. 예를 들면, 제 3 유전체층(116)도 상기 제 2 고유전율 막 내에 도핑된 실리콘을 포함 할 수 있다. 일부 실시예에서, 캐패시터(150b)가 상부 주입 모드로 작동되는 경우, 상부 전극(130)측에 위치하는 제 3 유전체층(116)의 두께는 제 1 유전체층(112)의 두께와 동일하거나 작을 수 있다.

캐패시터(150b)의 유전체막들(112, 114, 116)은 화학기상증착 또는 원자층 증착에 의해 형성될 수 있다. 바람직하게는, 전술한 바와 같이, 자기-포화(self-saturating) 화학 반응을 이용하여 기판 상에 분자층 단위로 박막을 형성할 수 있는 상기 원자층증착에 의해 형성될 수 있다.

도 3에 도시하지는 아니하였으나, 반도체 기판(100) 상에는 캐패시터(150b)를 구동하기 위한 액세스 소자를 포함할 수 있다. 제 1 및 제 2 전극들(110, 130)은, 도 1에 도시된 바와 같이, 각각 캐패시터(150b)의 하부 전극과 상부 전극일 수 있다. 상기 전극용 도전막으로서, 높은 일함수를 갖는 금속, 예를 들면, 루테늄(Ru)이 사용될 수 있다. 그러나, 바람직하게는, 상기 전극용 도전막은, 티타늄, 탄탈륨 및 텅스텐 및 이들의 질화물 중 어느 하나 또는 이들의 조합을 포함한다.

도 4a 및 4b는 도 2의 Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조(120b)를 포함하는 캐패시터(150b) 및 비교 실시예인 ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터의 누설 전류와 패일 비트율을 각각 나타내는 그래프이다. 도 3a 및 3b에서, 곡선 B 및 C는 Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터의 분석 결과이며, 곡선 R2는 ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터의 분석 결과이다. 곡선 B는 3 회의 Al 전구체 펄스/산화제 펄스에 의해 원자 층증착을 수행한 경우를 나타내며, 곡선 C는 4회의 Al 전구체 펄스/산화제 펄스에 의해 원자층증착을 수행한 경우를 나타낸다.

이들 캐패시터들은 백 엔드 공정을 모사하기 위해, 550℃에서 2분간 열처리된 이후에 분석되었다. 패일 비트 분석은, 이들 캐패시터에 비트 "0"를 기록하여 테스트를 진행하는 D0 테스트를 통하여 수행되었다. 또한, 제 1 및 제 2 전극은 티타늄 질화물로 형성되었다.

도 4a를 참조하면, Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터들(곡선 B, C)와 ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터(곡선 R2)의 누설 전류 특성은 거의 차이가 없지만, 음의 인가 전압 영역, 즉, 상부 주입 모드(top injection mode)에서 Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터들이 ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터에 비하여 약간 우수한 누설 전류 특성을 갖는 것으로 확인되었다.

그러나, 도 4b를 참조하면, ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터(곡선 R2)에서는 20개 이상의 페일 비트가 50 % 정도로 발생되지만, Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터(곡선 B)에서는 패일 비트가 거의 발생하지 않았다. 본 발명의 실시예들에 따른 Zr_xSi_yO_z/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터가 ZrO_x/AlO_x/ZrO_x의 다층 유전체 구조를 포함하는 캐패시터보다 현저히 우수한 신뢰성을 가짐을 알 수 있다.

전술한 실시예들은 스택 형태의 캐패시터에 관한 것이지만, 본 발명의 다양한 실시예들이 이에 제한되는 것은 아니다. 이하에서는 3차원 구조를 갖는 캐패시터를 구비하는 반도체 소자에 관하여 개시한다.

도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 반도체 소자(30)를 도시하는 제조 공정에 따른 단면도이다.

도 5a를 참조하여, 반도체 기판(200) 상부에 층간 절연막(210)이 형성된다. 반도체 기판(200)과 층간 절연막(210) 사이에는 도전층(미도시), 예를 들면, 액세스 소자인 MOS 트랜지스터 및 이에 전기적으로 연결되는 부재, 예를 들면, 도전 패드, 비트 라인 등이 형성될 수 있다. 층간 절연막(210)의 소정 부분에 콘택 플러그(215)를 공지의 방법으로 형성한다. 콘택 플러그(215)는, 예를 들어, 도핑된 폴리실리콘막 또는 티타늄 질화막으로 형성될 수 있으며, 이러한 콘택 플러그(215)는 상기 MOS 트랜지스터의 소오스(미도시) 또는 상기 소오스에 전기적으로 연결되는 도전 패드(미도시)와 전기적으로 연결될 수 있다.

층간 절연막(210) 및 콘택 플러그(215) 상부에 식각 방지막(220) 및 제 1 절연막(225)을 순차적으로 형성한다. 식각 방지막(220)은 제 1 절연막(225)과 식각 선택비를 갖는 막, 예를 들면, 실리콘 질화막을 포함할 수 있다. 제 1 절연막(225)은 캐패시터의 형태를 한정하기 위한 몰딩용 산화막이다. 제 1 절연막(225)은, 캐패시터의 하부 전극의 높이 및 형상을 결정한다. 제 1 절연막(225) 및 식각 방지막(220)은 콘택 플러그(215)가 노출되도록 소정 부분 식각되어, 하부 전극 영역(230)이 한정된다.

상기 콘택 플러그(215)가 도핑된 폴리실리콘막인 경우, 하부 전극 영역(230) 및 제 1 절연막(225) 표면에 티타늄, 탄탈륨 또는 텅스텐과 같은 전이 금속막(미도시)을 형성할 수도 있다. 일부 실시예들에서, 상기 전이 금속막은 티타늄 금속막일 수 있으며, 예를 들어, 600 ℃ 내지 650 ℃의 온도에서 CVD 방식에 의해 형성될 수 있다. 또한 상기 전이 금속막은 약 30 Å 내지 90 Å 두께로 형성될 수 있다. 이후, 상기 전이 금속막을 열처리하여, 폴리실리콘으로 된 콘택 플러그(215) 표면에 실리사이드막(235a)을 형성한다. 상기 열처리가 질소 분위기에서 진행되는 경우, 상기 전이 금속막은 질화될 수 있으며, 이 경우, 금속 질화막(235b)이 하부 전극 영역(230) 및 몰드 산화막(225) 상부에 잔류될 수 있다.

도 5b를 참조하면, 하부 전극 영역(230) 및 제 1 절연막(225) 상부에 제 1 전극(도 3c의 245)을 위한, 즉 하부 전극용 금속막(240)을 형성한다. 하부 전극용 금속막(240)은 금속 질화막(240)일 수 있다. 상기 금속 질화막은, 예를 들면, 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있다. 일부 실시예에서는, 상기 금속 질화막(240)과 상기 잔류하는 전이 금속 질화막(235b)은 서로 동일한 재료일 수 있다. 상기 금속 질화막은, 전술한 바와 같이, PVD, CVD, ALD 또는 SFD 방법에 의해 형성될 수 있다.

예를 들면, 하부 전극용 금속막(240)으로서 티타늄 질화막은, 도 4에 도시된 바와 같이, 티타늄 전구체 소스, 예를 들면, 티타늄 염화물(TiCl₄)과 질소 전구체 가스, 예를 들면, 암모니아(NH₃)를 반응로 내에 일정 시간 공급하는 스텝을 포함할 수 있다. 상기 ALD 방식으로 티타늄 질화막을 형성하는 방법은, 도 5에 도시된 바와 같이, 티타늄 염화물 펄스/퍼지 스텝/암모니아 펄스/퍼지 스텝을 포함할 수 있다.

한편, SFD에 의한 티타늄 질화막의 형성 방법은, 미국 공개 특허 제2006/0046380호에 개시된 바와 같이, 암모니아를 공급하는 스텝, 암모니아가 일정 시간 공급되는 상태에서 암모니아 및 티타늄 염화물을 동시에 공급하는 스텝, 및 티타늄 염화물의 공급을 멈추고 암모니아를 일정 시간 공급하는 스텝을 포함한다. 상기 SFD 방식은 티타늄 염화물 소스 주입전에 암모니아를 일정 시간 주입함으로써, 상기 티타늄 염화물의 염소(Cl)가 하부, 예를 들면, 층간 절연막(210) 및 콘택 플러그(215)쪽으로 침투되지 않도록 하는 분위기를 조성한다. 또한, 티타늄 염화물의 공급을 마친 후, 암모니아만을 일정 시간 공급하여 티타늄 염화물 공급시 발생되는 염소를 제거한다(H+Cl→HCl↑). 티타늄 질화막과 같은 금속 질화막(240)은 300 ℃ 내지 600 ℃의 온도 및 1 Torr 내지 10 Torr 미만, 바람직하게는, 2 Torr 내지 3 Torr의 압력에서 증착될 수 있다.

당해 기술 분야에 알려진 바와 같이, 금속 질화막을 형성하기 위한 금속 소스는 대부분 염소기를 포함하며, 이러한 염소기는 층간 절연막(210) 및 콘택 플러그(215)쪽으로 침투되거나, 금속 질화막 자체 내에서 스트레스, 결함 또는 크랙을 초래한다. 또한, 이러한 염소기는 금속 질화막과 식각 방지막(220)간의 계면 특성을 열화시키는 문제를 가지고 있다. 그러나, 상기 SFD 방식은 금속 질화막(240)의 증착시, 염소기를 포함하는 금속 소스 주입 전후에 염소를 제거할 수 있는 소스를 공급하므로써, 염소로 인한 문제가 감소될 수 있다.

도 5c를 참조하면, 하부 전극용 금속막(240) 상부에 제 2 절연막(250)을 증착한다. 제 2 절연막(250)은 희생층이며, 예를 들면, 실리콘 산화막일 수 있다. 제 2 절연막(250) 및 금속 질화막(240)은 제 1 절연막(225)이 노출될 때까지 평탄화하여, 하부 전극(245)을 형성한다. 상기 평탄화는 화학기계적연마(chemical mechanical polishing; CMP) 또는 에치백(etchback)에 의해 수행될 수 있다.

도 5d에 도시된 바와 같이, 제 1 및 제 2 절연막(225, 250)을 예를 들면, 습식 식각에 의해 제거한다. 이후, 식각 방지막(220) 및 하부 전극(245)의 표면에 실리콘이 도핑된 제 1 고유전율막을 포함하는 제 1 유전체층(262)을 형성한다.

제 1 유전체층(262)은 100nm 이하의 디자인 룰의 DRAM 소자에 적용시, 약 1 nm 내지 10 nm 두께로 형성되며, 원자층증착 방식으로 형성될 수 있다. 하부 전극용 금속막(240)이 큰 종횡비를 가질 경우, 하부 전극용 금속막(240) 상에 제 1 유전체층(262)을 형성하는 것은 원자층증착의 자가 제한적인 속성으로 인하여 가능하다.

일부 실시예에서, 제 1 유전체층(262)의 단차 피복 특성(step coverage)을 개선하기 위하여, 각 전구체 펄스 이전에, 펌핑 공정(pumping down)이 수행될 수 있다. 이에 관하여는, 본 출원인에게 양도된 미국 공개 특허 제2006/0046380호에 개시되어 있으며, 이의 개시 사항은 참조에 의해 본 명세서에 포함된다.

퍼지 단계시 반응로로 인입되는 예를 들면, Ar과 같은 불활성 가스는 화학적 흡착이 일어나지 않은 반응종 또는 반응 부산물들을 제거하는 역할을 한다. 그러 나, 이러한 불활성 가스는 반응성이 매우 낮아서, 불활성 가스가 완전히 제거되지 않고 결과물 상부에 잔류하게 되면, 후속으로 공급되는 실리콘 또는 금속 전구체가 결과물 표면에 고르게 흡착되지 않을 수 있다. 따라서, 본 발명과 같이, 반응 펄스 이전에 잔류할 수 있는 퍼지 가스 또는 잔류물을 제거하기 위한 펌핑 공정이 수행되면, 상기 펄스들에 의한 원자들이 결과물 표면에 고르게 화학적 흡착을 하게 되어, 단차 피복 특성이 개선될 수 있다. 이 경우, 한 사이클 내의 각 스텝들은 0.1 내지 10초 범위내에서 진행되며, 한 사이클은 20초가 넘지 않는 범위에서 진행됨이 바람직하다. 아울러, 상기 펌핑 공정은 상술한 바와 같이, 반응 소스를 공급하기 전에 진행됨이 바람직하기는 하지만, 쓰루풋(throughput)을 고려하여, 싸이클의 시작 단계 및 종료 단계에서만 진행할 수도 있다.

제 1 유전체층(262) 상부에 제 1 유전체층보다 높은 결정화 온도를 갖는 제 2 유전체층(264)을 증착한다. 제 2 유전체층(264)은 제 1 유전체층(262)보다는 얇은 두께, 예컨대, 약 0.1 nm 내지 2nm 두께로 형성될 수 있으며, 제 1 유전체층(262)과 마찬가지로 원자층증착 방식으로 형성된다.

원자층증착 방식으로 제 2 유전체층(264)을 형성하는 경우, 제 2 유전체층(264)의 싸이클은 금속 전구체 펄스/퍼지 단계/산화제 펄스/퍼지 단계를 포함할 수 있다. 상기 제 1 유전체층(262)과 유사하게, 제 2 유전체층(264)의 형성시에도, 금속 전구체 펄스 이전에 펌핑 공정을 수행할 수 있다. 예를 들면, 제 2 유전체층(264)으로서 알루미늄 산화막을 형성하기 위하여, 알루미늄 전구체 펄스 이전에, 펌핑 공정을 수행하여 하지의 제 1 유전체층(262)의 표면 상에 잔류하는 불순 물을 제거할 수 있다.

이후, 알루미늄 전구체 펄스를 인가하고, 퍼지 단계를 수행하여, 잉여 반응물들 및/또는 반응 부산물들이 제거될 수 있다. 상기 퍼지 단계후, 결과물 표면에 잔류할 수 있는 퍼지 가스, 예를 들면, Ar 가스를 제거하기 위하여, 다시 펌핑 공정을 수행할 수도 있다. 이후, 산화제 펄스, 예를 들면, 오존(O₃) 펄스를 공급하여, 결과물 표면에 단일 알루미늄 산화막을 형성한다. 일부 실시예에서, 산화제 펄스 및 퍼지 단계는 금속 전구체 펄스보다 더 긴 시간만큼 공급될 수 있다. 이와 같이, 산화제 펄스와 퍼지 단계가 연장되면, 금속 전구체 펄스에 의한 금속과 산화제 펄스에 의한 산소가 접근이 어려운 스토리지 노드의 하부까지 충분히 전달되어, 단차 피복성이 더욱 개선된다.

제 2 유전체층(254) 상에, 제 3 유전체층(266)이 더 증착함으로써 다층 유전체 구조(260)가 형성된다. 제 3 유전체층(266)은 약 1 내지 10nm 두께로 형성될 수 있고, 제 3 유전체층(266)은 제 2 고유전율막을 포함할 수 있다. 상기 제 2 고유전율막은 지르코늄 산화물, 하프늄 산화물 또는 란타늄 산화물 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 캐패시터가 상부 주입 모드로 작동되는 경우, 제 3 유전체층(266)의 두께는 제 1 유전체층의 두께와 동일하거나 작을 수 있다.

이후, 다층 유전체 구조(260)에 대하여 후처리 공정이 수행될 수 있다. 후처리 공정은, 예를 들면, 플라즈마 처리일 수 있다. 상기 플라즈마는 다이렉트 플 라즈마(direct plasma), 리모트 플라즈마(remote plasma) 혹은 MMT(modified magnetron type) 플라즈마일 수 있다. 또한, 상기 플라즈마 처리는 150 ℃ 내지 400℃의 기판 온도에서, 바람직하게는 약 250℃의 기판 온도에서 수행될 수 있다. 또한, 상기 플라즈마 처리는 수 Torr, 예를 들면, 1.5 Torr에서 3 분 내지 8 분간 수행될 수 있다.

일부 실시예에서, 상기 플라즈마 처리는 산소(O₂), 질소(N₂), 암모니아(NH₃), 수소(H₂) 또는 질산(N₂O) 가스 분위기에서 진행될 수도 있다. 특히, 산소 전구체 가스 분위기에서 상기 플라즈마 처리를 수행하면, 다층 유전체 구조(260)에 산소가 공급되어, 다층 유전체 구조(260)의 산소 결핍으로부터 초래되는 누설 전류 등의 전기적 특성 열화를 방지 또는 감소시킬 수 있다.

도 5e를 참조하여, 다층 유전체 구조(260) 상에 제 2 전극(270), 즉 상부 전극을 형성함으로써, 캐패시터(275)를 완성할 수 있다. 제 2 전극(270)은, 예를 들면, 금속 질화막을 포함할 수 있다. 제 2 전극(270)은 제 1 전극(245)과 동일한 물질이며, 동일한 공정으로 형성될 수 있다.

도 5f를 참조하여, 제 2 전극(270) 상에 캡핑층(280)이 형성된다. 캡핑층(280)은 제 2 전극(270)과 이후 형성될 절연막(미도시) 사이의 부착 특성을 개선할 수 있으며, 예를 들면, 실리콘 게르마늄(SiGe), 폴리실리콘 또는 텅스텐(W)을 포함할 수 있다. 특히, 실리콘 게르마늄은 폴리실리콘에 비해 저온, 예를 들면, 450℃ 이하의 온도에서 형성되므로, 캡핑층(280) 증착시 하지의 캐패시터(275)에 인가되는 열적 부담이 감소될 수 있다.

전술한 실시예에서는 스택형 또는 실리더형 캐패시터를 예시하고 있지만, 본 발명이 이에 제한되는 것은 아니다. 예들 들면, 트랜치형 캐패시터에도 본 발명의 다층 유전체 구조가 적용될 수 있다. 상기 다층 유전체 구조를 포함한 반도체 소자는 캐패시터를 포함하는 디램 또는 임베디드 디램(embedded-DRAM; eDRAM) 장치에 적용될 수 있다.

본 발명은 상술한 실시예들과 함께 이하의 다른 실시예들을 포함한다.

1) 반응로 내에 반도체 기판을 제공하는 단계;

상기 반도체 기판 상에 제 1 전극용 도전막을 형성하는 단계;

상기 제 1 전극용 도전막의 상부 표면 상에, 실리콘이 도핑된 제 1 고유전율막을 포함하는 적어도 하나의 제 1 유전체층을 형성하는 단계;

상기 제 1 유전체층 상에, 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 적어도 하나의 제 2 유전체층을 형성하는 단계; 및

상기 제 2 유전체층 상에 제 2 전극용 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.

2) 위 항목 1)에 기재된 방법에 있어서, 상기 제 1 유전체층을 형성하는 단계는 화학기상증착 또는 원자층증착에 의해 수행되는 반도체 소자의 제조 방법.

3) 위 항목 2)에 기재된 방법에 있어서,

상기 원자층증착은 실리콘 전구체 펄스/산화제 펄스/금속 전구체 펄스/산화제 펄스 또는 금속 전구체 펄스/산화제 펄스 실리콘 전구체 펄스/산화제 펄스를 포 함하는 사이클을 적어도 1회 이상 제공함으로써 수행되는 반도체 소자의 제조 방법.

4) 위 항목 2)에 기재된 방법에 있어서,

상기 원자층증착은 실리콘 전구체 펄스/금속 전구체 펄스/산화제 펄스 또는 산화제 펄스/실리콘 전구체 펄스/금속 전구체 펄스를 포함하는 원자층증착 사이클을 적어도 1회 이상 제공함으로써 수행되는 반도체 소자의 제조 방법.

5) 위 항목 1)에 기재된 방법에 있어서,

상기 제 1 및 제 2 전극용 도전막들 중 적어도 하나는 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.

6) 위 항목 1)에 기재된 방법에 있어서,

상기 제 1 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.

7) 위 항목 1)에 기재된 방법에 있어서,

상기 제 2 유전체층은 알루미늄 산화막(AlO_x) 및 알루미늄 질화막(AlN_x) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.

8) 위 항목 1)에 기재된 방법에 있어서, 상기 제 2 전극용 도전막을 형성하는 단계 이전에,

상기 제 2 유전체층 상에, 제 2 고유전율막을 포함하는 제 3 유전체층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법

9) 위 항목 8)에 기재된 방법에 있어서,

상기 제 2 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x), 란타늄 산화막(LaO_x) 또는 이들의 질화막 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.

또한, 전술한 실시예들에서, 당업자라면, 제 1 유전체층/제 2 유전체층을 포함하는 이중층 유전체막 구조 및/또는 제 1 유전체층/제 2 유전체층/제 3 유전체층을 포함하는 삼중층 유전체막 구조는 제 1 및 제 2 전극 사이에서 적어도 2 회 이상 반복되는 구조를 갖도록 변경될 수 있음을 이해할 수 있다. 또한, 본 발명의 하나 이상의 실시예들이 갖는 특징들은 본 발명의 범위를 벗어나지 않고서도, 본 발명의 다른 실시예들이 갖는 하나 이상의 특징들과 조합될 수 있다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 본 발명의 일 실시예에 따른 다층 유전체 구조를 포함하는 반도체 소자를 도시하는 단면도이다.

도 2a 및 도 2b는 도 1의 ZrSiO/AlO의 다층 유전체 구조를 포함하는 캐패시터 및 비교 실시예인 ZrSiO 유전체막을 포함한 캐패시터의 누설 전류와 패일 비트율을 각각 나타내는 그래프이다.

도 3은 본 발명의 다른 실시예에 따른 다층 유전체 구조를 포함하는 반도체 소자를 도시하는 단면도이다.

도 4a 및 4b는 도 2의 ZrSiO/AlO/ZrO의 다층 유전체 구조를 포함하는 캐패시터 및 비교 실시예인 ZrO/AlO/ZrO의 다층 유전체 구조를 포함하는 캐패시터의 누설 전류와 패일 비트율을 각각 나타내는 그래프이다.

도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 반도체 소자를 도시하는 제조 공정에 따른 단면도이다.

Claims (13)

1. 서로 대향하는 제 1 및 제 2 전극들;

   상기 제 1 및 제 2 전극들 사이에 배치되고, 실리콘이 도핑된 제 1 고유전율막을 포함하는 적어도 하나의 제 1 유전체층; 및

   상기 제 1 유전체층과 상기 제 1 및 제 2 전극들 중 어느 하나 사이에 배치되고, 상기 제 1 유전체층보다 높은 결정화 온도를 갖는 적어도 하나의 제 2 유전체층을 구비하는 캐패시터를 포함하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 전극들 중 적어도 하나는 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막 중 적어도 어느 하나를 포함하는 반도체 소자.
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 전극들은 각각 상기 캐패시터 구조의 하부 전극 및 상부 전극이고,

   상기 제 2 유전체층은 상기 제 1 유전체층과 상기 제 2 전극 사이에 배치되는 반도체 소자.
4. 제 1 항에 있어서,

   상기 제 1 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x) 또는 란타늄 산화막(LaO_x) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자.
5. 제 1 항에 있어서,

   상기 제 2 유전체층은 알루미늄 산화막(AlO_x) 및 알루미늄 질화막(AlN_x) 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자.
6. 제 1 항에 있어서,

   상기 제 2 유전체층과 상기 제 1 및 제 2 전극들 중 다른 하나 사이에 적어도 하나의 제 3 유전체층을 더 포함하며,

   상기 제 3 유전체층은 제 2 고유전율막을 포함하는 반도체 소자.
7. 제 6 항에 있어서,

   상기 제 2 고유전율막은 지르코늄 산화막(ZrO_x), 하프늄 산화막(HfO_x), 란타늄 산화막(LaO_x) 또는 이들의 질화막 중 어느 하나 또는 이들의 조합을 포함하는 반도체 소자.
8. 제 6 항에 있어서,

   상기 제 3 유전체층은 상기 제 2 고유전율막 내에 도핑된 실리콘을 포함하는 반도체 소자.
9. 제 6 항에 있어서,

   상기 제 1 및 제 2 전극들은 각각 상기 캐패시터 구조의 하부 전극 및 상부 전극이고,

   상기 제 2 유전체층은 상기 제 1 유전체층과 상기 제 2 전극 사이에 배치되고, 상기 제 3 유전체층은 상기 제 2 유전체층과 상기 제 2 전극 사이에 배치되며,

   상기 제 1 유전체층의 두께가 상기 제 3 유전체층의 두께보다 더 큰 반도체 소자.
10. 제 1 항 또는 제 9 항에 있어서,

    상기 제 2 유전체층의 두께는 상기 제 1 유전체층의 두께보다 더 작은 반도체 소자.
11. 제 1 항 또는 제 9 항에 있어서,

    상기 제 2 유전체층의 두께는 1 Å 내지 20 Å인 반도체 소자.
12. 제 1 항에 있어서,

    상기 제 1 유전체층의 두께는 40 Å 내지 100 Å인 반도체 소자.
13. 제 1 항에 있어서,

    상기 캐패시터는 스택형 캐패시터, 실리더형 캐패시터 또는 트렌치형 캐패시터인 반도체 소자.

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