KR100968427B1 - 불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조방법 - Google Patents

불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 캐패시터의 유전막에 불순물을 도핑시켜 캐패시터의 충전용량을 증가시키는 캐패시터 및 그 제조 방법에 관한 것으로, 이를 위해 본 발명은, 제1전극, 상기 제1전극 상에 형성되며 적어도 어느 한 층에 불순물이 도핑된 적층구조의 유전막 및 상기 유전막 상의 제2 전극을 포함하는 캐패시터를 제공하여 캐패시터에 적용하여 충전용량을 향상시킨다.
캐패시터, 제1전극, 제2전극, 절연막, 실린더형

Description

불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조 방법{DOPED INSULATOR IN CAPACITOR AND METHOD FOR FABRICATION OF THE SAME}
도 1은 단위사이클1을 이용하여 불순물이 도핑된 지르코늄산화막을 형성하기 위한 원자층증착방식을 나타낸 도면.
도 2는 단위사이클2를 이용하여 불순물이 도핑된 하프늄산화막을 형성하기 위한 원자층증착방식을 나타낸 도면
도 3은 본 발명의 제1실시예에 따라 제조된 캐패시터의 구조단면도.
도 4는 본 발명의 제2실시예에 따라 제조된 캐패시터의 구조단면도.
도 5는 본 발명의 제3실시예에 따라 제조된 캐패시터의 구조단면도.
도 6은 단위사이클3을 이용하여 알루미늄산화막(Al2O3)을 형성하기 위한 원자층증착방식을 나타낸 도면.
도 7은 본 발명의 제4실시예에 따라 제조된 캐패시터의 구조단면도.
도 8은 본 발명의 제5실시예에 따라 제조된 캐패시터의 구조단면도.
도 9는 본 발명의 제6실시예에 따라 제조된 캐패시터의 구조단면도.
도 10은 하프늄산화막과 지르코늄산화막의 증착두께에 변화에 따른 각 박막 별 결정상태의 퍼센트를 나타낸 도면.
도 11a 내지 도 11d는 본 발명의 각 실시예에 따라 형성된 유전막을 갖는 캐패시터의 제조 방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명 *
201, 251, 301, 351 : 제1전극
202, 252, 302, 352 : 유전막
202A, 302A, 202C, 352C : 불순물이 도핑된 지르코늄산화막
252A, 352A, 252C, 302C : 불순물이 도핑된 하프늄산화막
202B, 252B, 302B, 352B : 알루미늄산화막
203, 253, 303, 353 : 제2전극
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 캐패시터 유전막에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 80nm Tech 이하의 메모리(memory) 소자에서는 충전용량을 확보하기 위하여 캐패시터의 전극을 종래의 폴리실리콘(polysilicon) 대신에 티타늄질화막(TiN)과 같은 금속막을 사용하는 MIM(Metal Insulator Metal) 캐패시터 구조를 채택하고 있으며, 유전막으로는 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 알루미늄산화막/하프늄산화막(Al2O3/HfO2) 구조의 적층막(laminate) 또는 알루미늄산화막/지르코늄산화막(Al2O3/ZrO2) 구조의 적층막을 채택하고 있다.
이중, 하프늄산화막(유전상수 20~25)을 단일층(두께 70~100Å)으로 사용하면, 후속 공정중에 결정화되어 하프늄산화막을 사용하는 캐패시터의 충전용량을 감소시킨다. 그리고, 지르코늄산화막은 비정질상태에서 유전상수가 20~25이지만 결정상태에서는 40으로 증가한다. 그러나, 지르코늄산화막도 단일층(100~130Å)으로 사용하면, 결정화에 의해 표면거칠기가 증가하여 지르코늄산화막을 사용하는 캐패시터의 충전용량을 감소시킨다.
따라서, 캐패시터의 충전용량을 증가시키기 위한 캐패시터 유전막의 개발이 필요한 상황이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터 유전막에 불순물을 도핑시켜 유전상수를 증가시키고, 이를 통해 캐패시터의 충전용량을 증가시키는 캐패시터 및 그 제조 방법을 제공하는데 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터는, 제1전극, 상기 제1전극 상에 형성되며 불순물이 도핑된 유전막 및 상기 유전막 상의 제2 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터는 제1전극, 상기 제1전극 상에 형성되며 적어도 어느 한 층에 불순물이 도핑된 적층구조의 유전막 및 상기 유전막 상의 제2 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터의 제조 방법은 제1전극을 형성하는 단계, 상기 제1전극 상에 형성되며 적어도 어느 한 층에 불순물이 도핑된 적층구조의 유전막을 형성하는 단계 및 상기 유전막 상에 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 유전막, 예컨대 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2)에 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나의 불순물을 도핑시킨다.
이중, 지르코늄산화막에 불순물을 도핑시키기 위해서는 다음과 같은 단위사이클1을 진행한다. 여기서, 불순물은 티타늄(Ti)으로 한다. 이는 불순물을 티타늄 만으로 한정하는 것이 아니라 설명의 편의를 위한 것으로, 상술한 불순물들도 동일한 방식으로 형성할 수 있다.
[단위사이클1]
[(Zr소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n]Q
위의 단위사이클1에서 (Zr소스/퍼지/산소공급원/퍼지)m은 'ZrO2 단위사이클'을 m회의 사이클수로 반복 진행하는 것을 의미하고, (Ti소스/퍼지/산소공급원/퍼지)n는 'TiO2' 단위사이클'을 n회의 사이클수로 반복 진행하는 것을 의미하며, [(Zr소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n]Q는 (Zr소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n은 'Ti가 도핑된 ZrO2 단위사이클'을 Q회의 사이클수로 반복진행하는 것을 의미한다.
더욱 자세하게는, (Zr소스/퍼지/산소공급원/퍼지)m로 이루어진 'ZrO2 단위사이클'에서 'Zr소스'는 ZrO2를 증착하기 위한 Zr소스를 주입하는 단계이고, '퍼지'는 퍼지가스를 주입하는 단계이며, '산소공급원'은 ZrO2를 증착하기 위한 산소공급원을 주입하는 단계이다.
(Ti소스/퍼지/반응가스/퍼지)n로 이루어진 'TiO2 단위사이클'에서 'Ti소스'는 TiO2를 증착하기 위한 Ti소스를 주입하는 단계이고, '퍼지'는 퍼지가스를 주입하 는 단계이며, '산소공급원'은 TiO2를 증착하기 위한 산소공급원을 주입하는 단계이다.
위와 같이 이루어지는 'ZrO2 단위사이클'과 'TiO2 단위사이클'을 각각 m회 및 n회의 사이클 수로 반복진행하므로써, 일정 두께의 ZrO2와 TiO2를 각각 증착하고, 'ZrO2 단위사이클'과 'TiO2 단위사이클'을 합친 (Zr소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n 단위사이클을 Q회 반복 진행하여 'Ti가 도핑된 ZrO2'의 총 두께를 결정한다.
그리고, 사이클횟수인 m과 n을 조절하여 상술한 장점을 갖는 캐패시터의 유전막을 형성할 수 있는데, 예를 들면, m/n이 10~30이 되도록 한다. 즉, n이 1회라면, m은 최소 10회에서 최대 30회가 되는 것이다.
도 1은 상술한 단위사이클1을 이용하여 불순물이 도핑된 지르코늄산화막을 형성하기 위한 원자층증착방식을 나타낸 도면으로, 불순물은 티타늄(Ti)으로 한다. 이는 불순물을 티타늄만으로 한정하는 것이 아니라 설명의 편의를 위한 것으로, 상술한 불순물들 동일한 방식으로 형성할 수 있다.
그리고, 증착공정을 설명하기 앞서, 'ZrO2 단위사이클'은 (Zr/N2/O3/N2)를 단위사이클로 하고, 이 단위사이클을 m회 반복진행한다. 단위사이클에서 Zr은 Zr소스이고, N2은 퍼지가스이며, O3는 산소공급원이다.
'TiO2 단위사이클'은 (Ti/N2/O3/N2)를 단위사이클로 하고, 이 단위사이클을 n회 반복진행한다. 단위사이클에서 Ti는 Ti소스이고, N2은 퍼지가스이며, O3는 산소공급원이다.
먼저, ZrO2의 증착에 대해 설명하면, Zr[N(CH3)]4,Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)]4 및 Zr[N(CH3)2(CH2CH3)2]으로 이루어진 그룹 중에서 선택된 적어도 어느하나의 Zr소스를 250~320℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Zr소스를 흡착시킨다. 이어서, 미반응 Zr소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, 산소공급원인 O3가스를 플로우시켜 흡착된 Zr소스와 O3가스간의 반응을 유도하여 ZrO2 원자층을 증착한다. 마지막으로 미반응 O3가스 및 반응부산물을 제거하기 위해 퍼지가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 바와 같은 Zr소스주입, N2 퍼지, O3 주입, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 m회 반복 실시하여 ZrO2를 증착한다. 한편, Zr소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar와 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
다음으로, TiO2 증착에 대해 설명하면, Ti[O-iPr]3 또는 Ti[O(C2H5)]4의 Ti소스를 250~320℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Ti소스를 흡착시킨다. 이어서, 미반응 Ti소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, 산소공급원인 O3가스를 플로우시켜 흡착된 Ti소스와 O3가스간의 반응을 유도하여 TiO2 원자층을 증착한다. 마지막으로 미반응 O3가스 및 반응부산물을 제거하기 위해 퍼지가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 바와 같은 Ti소스주입, N2 퍼지, O3 주입, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 n회 반복 실시하여 TiO2를 증착한다. 한편, Ti소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar과 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
계속해서, 하프늄산화막에 불순물을 도핑시키기 위해서는 다음과 같은 단위사이클2를 진행한다. 여기서, 불순물은 티타늄(Ti)으로 한다. 이는 불순물을 티타늄만으로 한정하는 것이 아니라 설명의 편의를 위한 것으로, 상술한 불순물들도 동일한 방식으로 형성할 수 있다.
[단위사이클2]
[(Hf소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n]Q
위의 단위사이클2에서 (Hf소스/퍼지/산소공급원/퍼지)m은 'HfO2 단위사이클'을 m회의 사이클수로 반복 진행하는 것을 의미하고, (Ti소스/퍼지/산소공급원/퍼지)n는 'TiO2' 단위사이클'을 n회의 사이클수로 반복 진행하는 것을 의미하며, [(Hf소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n]Q는 (Zr소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n은 'Ti가 도핑된 HfO2 단위사이클'을 Q회의 사이클수로 반복진행하는 것을 의미한다.
더욱 자세하게는, (Hf소스/퍼지/산소공급원/퍼지)m로 이루어진 'HfO2 단위사이클'에서 'Hf소스'는 HfO2를 증착하기 위한 Hf소스를 주입하는 단계이고, '퍼지'는 퍼지가스를 주입하는 단계이며, '산소공급원'은 HfO2를 증착하기 위한 산소공급원을 주입하는 단계이다.
(Ti소스/퍼지/반응가스/퍼지)n로 이루어진 'TiO2 단위사이클'에서 'Ti소스'는 TiO2를 증착하기 위한 Ti소스를 주입하는 단계이고, '퍼지'는 퍼지가스를 주입하는 단계이며, '산소공급원'은 TiO2를 증착하기 위한 산소공급원을 주입하는 단계이다.
위와 같이 이루어지는 'HfO2 단위사이클'과 'TiO2 단위사이클'을 각각 m회 및 n회의 사이클 수로 반복진행하므로써, 일정 두께의 HfO2와 TiO2를 각각 증착하 고, 'HfO2 단위사이클'과 'TiO2 단위사이클'을 합친 (Hf소스/퍼지/산소공급원/퍼지)m(Ti소스/퍼지/산소공급원/퍼지)n 단위사이클을 Q회 반복 진행하여 'Ti가 도핑된 HfO2'의 총 두께를 결정한다.
그리고, 사이클횟수인 m과 n을 조절하여 상술한 장점을 갖는 캐패시터의 유전막을 형성할 수 있는데, 예를 들면, m/n이 10~30이 되도록 한다. 즉, n이 1회라면, m은 최소 10회에서 최대 30회가 되는 것이다.
도 2는 상술한 단위사이클2를 이용하여 불순물이 도핑된 하프늄산화막을 형성하기 위한 원자층증착방식을 나타낸 도면으로, 불순물은 티타늄(Ti)이라 가정한다. 이는 불순물을 티타늄만으로 한정하는 것이 아니라 설명의 편의를 위한 것으로, 상술한 불순물들도 동일한 방식으로 형성할 수 있다.
그리고, 증착공정을 설명하기 앞서, 'HfO2 단위사이클'은 (Hf/N2/O3/N2)를 단위사이클로 하고, 이 단위사이클을 m회 반복진행한다. 단위사이클에서 Hf은 Hf소스이고, N2은 퍼지가스이며, O3는 산소공급원이다.
'TiO2 단위사이클'은 (Ti/N2/O3/N2)를 단위사이클로 하고, 이 단위사이클을 n회 반복진행한다. 단위사이클에서 Ti는 Ti소스이고, N2은 퍼지가스이며, O3는 산소공급원이다.
먼저, HfO2의 증착에 대해 설명하면, TEMAH(Tetrakis Ethyl Methyl Amino Hafnium), Hf(OtBu)4, TDMAH(Tetrakis Di-Methyl Amino Hafnium) 및 TDEAH(Tetrakis Di-Methyl Amino Hafnium)으로 이루어진 그룹 중에서 선택된 적어도 어느하나의 Hf소스를 250~320℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Hf소스를 흡착시킨다. 이어서, 미반응 Hf소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, 산소공급원인 O3가스를 플로우시켜 흡착된 Zr소스와 O3가스간의 반응을 유도하여 HfO2 원자층을 증착한다. 마지막으로 미반응 O3가스 및 반응부산물을 제거하기 위해 퍼지가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 바와 같은 Hf소스주입, N2 퍼지, O3 주입, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 m회 반복 실시하여 HfO2를 증착한다. 한편, Hf소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar과 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
다음으로, TiO2 증착에 대해 설명하면, Ti[O-iPr]3 또는 Ti[O(C2H5)]4의 Ti소스를 250~320℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Ti소스를 흡착시킨다. 이어서, 미반응 Ti소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, 산소공급원인 O3가스를 플로우시켜 흡착된 Ti소스와 O3가스간의 반응을 유도하여 TiO2 원자층을 증착한다. 마지막으로 미반응 O3가스 및 반응부산물을 제거하기 위해 퍼지가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 바와 같은 Ti소스주입, N2 퍼지, O3 주입, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 n회 반복 실시하여 TiO2를 증착한다. 한편, Ti소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar과 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
이렇게, 유전막 즉, 지르코늄산화막 또는 하프늄산화막에 불순물로서 티타늄(Ti)을 도핑시키면 유전막의 분극율(polarizability)이 향상되고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시키면 유전막의 몰부피(molar volume)가 감소된다.
그리고, 분극율 및 몰부피가 변화되면 유전막의 유전상수도 변화되는데, 이를 나타내는 수학식은 다음과 같다.
[수학식 1]
[Clausius-Mossoti Eq.]
k = [ ( Vm + 2α/3 ) / (Vm - α/3) ]
k=유전상수, Vm=몰부피, α=분극율
결과적으로, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
예를 들면, 하프늄산화막과 지르코늄산화막의 유전상수가 20~25인 것에 반해, 불순물을 도핑한 본 발명에서는 유전상수가 50~100으로 증가된다.
따라서, 유전상수의 증가로 인해 캐패시터의 충전용량을 증가시킬 수 있다.
[제1실시예: 제2전극/불순물이 도핑된 지르코늄산화막/제1전극 구조의 캐패시터]
도 3은 본 발명의 제1실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 3을 참조하면, 캐패시터는 제1전극(101, TiN), 불순물이 도핑된 지르코늄산화막(102, D-ZrO2) 및 제2전극(103, TiN)으로 구성된다. 여기서, 제1전극(101)은 하부전극 또는 스토리지노드(storage node)라 불리우는 캐패시터 전극이고, 제2전극(103)은 상부전극 또는 플레이트(plate)라 불리우는 캐패시터 전극이다.
제1전극(101)과 제2전극(103)은 티타늄막(Ti) 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나로 형성된다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
불순물이 도핑된 지르코늄산화막(102)은 지르코늄산화막(ZrO2)에 불순물로서 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에 선택된 어느 하나가 도핑된 박막이다. 이를 위해 불순물이 도핑된 지르코늄산화막(102)은 상술한 '단위사이클1'을 이용하는 원자층증착방식(ALD)으로 형성한다.
정리해 보면, 캐패시터의 유전막으로 지르코늄산화막(ZrO2)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[제2실시예: 제2전극/불순물이 도핑된 하프늄산화막/제1전극 구조의 캐패시터]
도 4는 본 발명의 제2실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 4를 참조하면, 캐패시터는 제1전극(151, TiN), 불순물이 도핑된 하프늄산화막(152, D-HfO2) 및 제2전극(153, TiN)으로 구성된다. 여기서, 제1전극(151)은 하부전극 또는 스토리지노드라 불리우는 캐패시터 전극이고, 제2전극(153)은 상부전극 또는 플레이트라 불리우는 캐패시터 전극이다.
제1전극(151)과 제2전극(153)은 티타늄막(Ti), 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나로 형성된다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
불순물이 도핑된 하프늄산화막(152)은 하프늄산화막(ZrO2)에 불순물로서 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에 선택된 적어도 어느 하나가 도핑된 박막이다.
이를 위해 불순물이 도핑된 하프늄산화막(152)은 상술한 '단위사이클1'을 이용하는 원자층증착방식(ALD)으로 형성된다.
정리해 보면, 캐패시터의 유전막으로 하프늄산화막(HfO2)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[제3실시예: 제2전극/'D-Z/A/D-Z 구조의 유전막'/제1전극 구조의 캐패시터]
도 5는 본 발명의 제3실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 5를 참조하면, 캐패시터는 제1전극(201), 불순물이 도핑된 제2지르코늄산화막/알루미늄산화막/불순물이 도핑된 제1지르코늄산화막(D-ZrO2/Al2O3/D-ZrO2, 이하 'D-Z/A/D-Z'라 표기) 구조의 유전막(202) 및 제2전극(203)으로 구성된다. 여기서, 제1전극(201)은 하부전극 또는 스토리지노드라 불리우는 캐패시터 전극이고, 제2전극(203)은 상부전극 또는 플레이트라 불리우는 캐패시터 전극이다.
제1전극(201)과 제2전극(203)은 티타늄막(TiN), 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나이다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
D-Z/A/D-Z 유전막(202)은 원자층증착방식으로 형성되는데, 먼저, 상술한 '단위사이클1'과 같이 불순물이 도핑된 제1지르코늄산화막(202A)을 형성한다. 이어서, 알루미늄산화막(202B, Al2O3)을 형성한 후, '단위사이클2'와 같이 불순물이 도핑된 제2지르코늄산화막(202C)을 형성한다. 이와 같은 D-Z/A/D-Z 유전막(202)은 인시츄(in-situ) 상태에서 형성된다.
알루미늄산화막(202B)의 형성은 다음과 같은 단위사이클3에 이루어진다.
[단위사이클3]
(Al소스/퍼지/산소공급원/퍼지)l
위의 단위사이클3에서 (Al소스/퍼지/산소공급원/퍼지)l은 'Al2O3 단위사이클'을 l회의 사이클수로 반복 진행하는 것을 의미한다.
더욱 자세하게는, (Al소스/퍼지/산소공급원/퍼지)l로 이루어진 'Al2O3 단위사이클'에서 'Al소스'는 Al2O3를 증착하기 위한 Al소스를 주입하는 단계이고, '퍼지'는 퍼지가스를 주입하는 단계이며, '산소공급원'은 Al2O3를 증착하기 위한 산소공급원을 주입하는 단계이다.
도 6은 상술한 단위사이클3을 이용하여 알루미늄산화막(Al2O3)을 형성하기 위한 원자층증착방식을 나타낸 도면이다.
TMA(Tri Methyl Aluminium) 또는 Al(CH3)3의 Al소스를 챔버 내부로 플로우시켜 Al소스를 흡착시킨다. 이어서, 미반응 Al소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, 산소공급원인 O3가스를 플로우시켜 흡착된 Zr소스와 O3가스간의 반응을 유도하여 AlO2 원자층을 증착한다. 마지막으로 미반응 O3가스 및 반응부산물을 제거하기 위해 퍼지가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 바와 같은 Al소스주입, N2 퍼지, O3 주입, N2 퍼지의 과정을 단위사이클로 하고, 이 단위사이클을 m회 반복 실시하여 Al2O3를 증착한다. 한편, Al소스의 산화를 위한 산소공급원으로는 O3외에 H2O 또는 O2 플라즈마를 이용할 수 있고, 퍼지가스로는 N2 이외에 Ar과 같은 비활성 가스를 이용할 수 있으며, 다른 퍼지방법으 로는 진공펌프를 이용하여 잔류가스 또는 반응부산물을 외부로 배출시킬 수 있다.
계속해서, D-Z/A/D-Z 유전막(202) 내의 각 박막들의 두께를 설명하면, 우선 불순물이 도핑된 제1지르코늄산화막(202A)의 두께는 30~70Å으로, 알루미늄산화막(202B, Al2O3)의 두께는 2~15Å으로, 불순물이 도핑된 제2지르코늄산화막(202C)의 두께는 30~70Å으로 형성된다.
정리해 보면, 적층구조 유전막의 적어도 어느 한 층에 불순물을 도핑시켜 분극율을 증가시키거나, 몰부피를 감소시킨다.
제3실시예에서는 적층구조 유전막 중 제1 및 제2지르코늄산화막(202A, 202C)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[제4실시예: 제2전극/'D-H/A/D-H 구조의 유전막'/제1전극 구조의 캐패시터]
도 7은 본 발명의 제4실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 7을 참조하면, 캐패시터는 제1전극(251), 불순물이 도핑된 제2하프늄산화막/알루미늄산화막/불순물이 도핑된 제1하프늄산화막(D-HfO2/Al2O3/D-HfO2, 이하 'D- H/A/D-H'라 표기) 구조의 유전막(252) 및 제2전극(253)으로 구성된다. 여기서, 제1전극(251)은 하부전극 또는 스토리지노드라 불리우는 캐패시터 전극이고, 제2전극(253)은 상부전극 또는 플레이트라 불리우는 캐패시터 전극이다.
제1전극(251)과 제2전극(253)은 티타늄막(Ti), 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나이다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
D-H/A/D-H 유전막(252)은 원자층증착방식으로 형성되는데, 먼저, 상술한 '단위사이클2'와 같이 불순물이 도핑된 제1하프늄산화막(202A)을 형성한다. 이어서, 상술한 '단위사이클3'과 같이 알루미늄산화막(202B, Al2O3)을 형성한 후, '단위사이클2'와 같이 불순물이 도핑된 제2하프늄산화막(202C)을 형성한다. 이와 같은 D-H/A/D-H 유전막(252)은 인시츄(in-situ) 상태에서 형성한다.
D-H/A/D-H 유전막(252) 내의 각 박막들의 두께를 설명하면, 우선 불순물이 도핑된 제1하프늄산화막(252A)의 두께는 30~70Å으로, 알루미늄산화막(252B, Al2O3)의 두께는 2~15Å으로, 불순물이 도핑된 제2하프늄산화막(252C)의 두께는 30~70Å으로 형성된다.
정리해 보면, 적층구조 유전막의 적어도 어느 한 층에 불순물을 도핑시켜 분극율을 증가시키거나, 몰부피를 감소시킨다.
제4실시예에서는 적층구조 유전막 중 제1 및 제2하프늄산화막(252A, 252C)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[제5실시예: 제2전극/'D-H/A/D-Z 구조의 유전막'/제1전극 구조의 캐패시터]
도 8은 본 발명의 제5실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 8을 참조하면, 캐패시터는 제1전극(301), 불순물이 도핑된 하프늄산화막/알루미늄산화막/불순물이 도핑된 지르코늄산화막(D-HfO2/Al2O3/D-ZrO2, 이하 'D-H/A/D-Z'라 표기) 구조의 유전막(302) 및 제2전극(303)으로 구성된다. 여기서, 제1전극(301)은 하부전극 또는 스토리지노드라 불리우는 캐패시터 전극이고, 제2전극(303)은 상부전극 또는 플레이트라 불리우는 캐패시터 전극이다.
제1전극(301)과 제2전극(303)은 티타늄막(Ti), 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나이다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
D-H/A/D-Z 유전막(302)은 원자층증착방식으로 형성되는데, 먼저, 상술한 '단 위사이클1'과 같이 불순물이 도핑된 지르코늄산화막(302A)을 형성한다. 이어서, 상술한 '단위사이클3'과 같이 알루미늄산화막(302B, Al2O3)을 형성한 후, 상술한 '단위사이클2'와 같이 불순물이 도핑된 하프늄산화막(302C)을 형성한다. 이와 같은 D-H/A/D-Z 유전막(302)은 동일 공정온도 및 인시츄(in-situ) 상태로 진행된다.
D-H/A/D-Z 유전막(302) 내의 각 박막들의 두께를 설명하면, 우선 불순물이 도핑된 지르코늄산화막(302A)의 두께는 30~70Å으로, 알루미늄산화막(302B, Al2O3)의 두께는 2~15Å으로, 불순물이 도핑된 하프늄산화막(302C)의 두께는 30~70Å으로 형성된다.
정리해 보면, 적층구조 유전막의 적어도 어느 한 층에 불순물을 도핑시켜 분극율을 증가시키거나, 몰부피를 감소시킨다.
제5실시예에서는 적층구조 유전막 중 지르코늄산화막(302A)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
또한, 적층구조 유전막 중 하프늄산화막(302C)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입 방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[제6실시예: 제2전극/'D-Z/A/D-H 구조의 유전막'/제1전극 구조의 캐패시터]
도 9는 본 발명의 제6실시예에 따라 제조된 캐패시터의 구조단면도이다.
도 9를 참조하면, 캐패시터는 제1전극(351), 불순물이 도핑된 지르코늄산화막/알루미늄산화막/불순물이 도핑된 하프늄산화막(D-ZrO2/Al2O3/D-HfO2, 이하 'D-Z/A/D-H'라 표기) 구조의 유전막(352) 및 제2전극(353)으로 구성된다. 여기서, 제1전극(351)은 하부전극 또는 스토리지노드라 불리우는 캐패시터 전극이고, 제2전극(353)은 상부전극 또는 플레이트라 불리우는 캐패시터 전극이다.
제1전극(351)과 제2전극(353)은 티타늄막(Ti), 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중 선택된 적어도 어느 하나이다. 예를 들어, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
D-Z/A/D-H 유전막(352)은 원자층증착방식으로 형성되는데, 먼저, 상술한 '단위사이클2'와 같이 불순물이 도핑된 하프늄늄산화막(352A)을 형성한다. 이어서, 상술한 '단위사이클3'과 같이 알루미늄산화막(352B, Al2O3)을 형성한 후, 상술한 '단위사이클1'과 같이 불순물이 도핑된 지르코늄늄산화막(352C)을 형성한다. 이와 같은 D-Z/A/D-H 유전막(352)은 인시츄(in-situ) 상태에서 형성된다.
D-Z/A/D-H 유전막(352) 내의 각 박막들의 두께를 설명하면, 우선 불순물이 도핑된 하프늄산화막(352A)의 두께는 30~70Å으로, 알루미늄산화막(352B, Al2O3)의 두께는 2~15Å으로, 불순물이 도핑된 지르코늄산화막(352C)의 두께는 30~70Å으로 형성된다.
정리해 보면, 적층구조 유전막의 적어도 어느 한 층에 불순물을 도핑시켜 분극율을 증가시키거나, 몰부피를 감소시킨다.
제6실시예에서는 적층구조 유전막 중 하프늄산화막(352A)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
또한, 적층구조 유전막 중 지르코늄산화막(352C)에 티타늄(Ti)을 도핑시켜 유전막의 분극율을 향상시키고, 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B), 탄소(C) 및 실리콘(Si)으로 이루어진 그룹 중에서 선택된 어느하나를 도핑시켜 유전막의 몰부피를 감소시킨다.
따라서, 분극율의 증가로 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
[비교예]
이하, 불순물이 도핑되지 않은 하프늄산화막/알루미늄산화막/불순물이 도핑되지 않은 하프늄산화막(UnDoped HfO2/Al2O3/UnDoped HfO2: 이하, 'UD-H/A/UD-H' 라 표기) 구조의 유전막 또는 불순물이 도핑되지 않은 지르코늄산화막/알루미늄산화막/불순물이 도핑되지 않은 지르코늄산화막(UnDoped ZrO2/Al2O3/UnDoped ZrO2: 이하, 'UD-Z/A/UD-Z' 라 표기) 구조의 유전막을 본 발명의 실시예들에서 제시한 'D-Z/A/D-Z 구조', 'D-H/A/D-H 구조', 'D-H/A/D-Z 구조' 및 'D-Z/A/D-H 구조'의 유전막과 비교한다.
먼저, 도 10을 참조하면, 하프늄산화막(B)과 지르코늄산화막(A)의 증착두께가 증가할수록 결정상태의 퍼센트가 증가하는 것을 볼 수 있다. 여기서, 충전용량의 개선을 위해 'UD-H/A/UD-H' 구조 또는 'UD-Z/A/UD-Z' 구조 유전막 내의 하프늄산화막 및 지르코늄산화막의 두께를 감소시키면 결정상태를 유지하는 양이 감소하고, 이에 따라 유전상수가 감소하여 충전용량의 증가를 상쇄한다. 오히려 하프늄산화막 및 지르코늄산화막의 두께를 더 감소시킬 경우, 충전용량이 감소하여 등가산화막두께를 8.5Å 이하로 개선하기에는 한계가 있다.
그러나, 'D-Z/A/D-Z 구조', 'D-H/A/D-H 구조', 'D-H/A/D-Z 구조' 및 'D-Z/A/D-H 구조'의 유전막은 지르코늄산화막과 하프늄산화막에 불순물을 도핑시켜 몰부피의 감소를 통해 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시키기 때문에 불순물을 도핑하지 않은 유전막보다 작은 등가산화막두께를 가질 수 있다.
따라서, 본 발명의 실시예들에서 언급한 불순물이 도핑된 적층구조의 유전막은 불순물이 도핑되지 않은 적층구조의 유전막 보다 작은 등가산화막두께를 갖게되어, 큰 충전용량의 캐패시터를 제조할 수 있게 한다.
[캐패시터의 제조방법]
도 11a 내지 도 11d는 본 발명의 각 실시예에에 따라 형성된 유전막을 갖는 캐패시터의 제조 방법을 나타낸 공정순서도이다.
캐패시터의 제조 방법은 우선, 도 11a에 도시된 바와 같이, 워드라인(word line), 비트라인(bit line) 등이 형성된 기판(401) 상부에 층간절연막(402)을 형성한 후, 콘택홀을 형성한다. 여기서, 층간절연막(402)은 하부 구조물에 의한 단차를 완화시키기 위해 화학적기계적연마(CMP)를 이용한 평탄화가 진행될 수 있다.
이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(403)를 형성한다.
스토리지노드콘택플러그(403)는 폴리실리콘으로 형성한다.
이어서, 스토리지노드콘택플러그(403)가 형성된 기판 전면에 식각정지막(404)과 희생막(405)을 적층한다. 여기서, 식각정지막(404)은 실리콘질화막(Si3N4)이며, 희생막(405)은 산화막 물질이다.
이어서, 희생막(405)과 식각정지막(404)을 차례로 식각하여 스토리지노드콘택플러그(403)를 오픈시키는 오픈영역(406)을 형성한다. 이때, 오픈영역(406) 형성을 위해 먼저 식각정지막(404)에서 식각이 멈출때까지 희생막(405)을 식각하고, 이 후 식각정지막(404)을 식각한다.
상술한 오픈영역(406)은 캐패시터의 하부전극이 형성될 3차원 구조의 홀(Hole)이다.
다음으로, 도 11b에 도시된 바와 같이, 오픈영역(406)이 형성된 결과물 상에 금속막을 증착한 후, 하부전극 분리공정을 진행하여 제1전극(407)을 형성한다.
제1전극(407)을 형성하기 위한 금속막은 티타늄막(Ti) 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중에서 선택된 적어도 어느하나이며, 화학적기상증착방식으로 형성한다. 예를들어, 티타늄질화막/티타늄(TiN/Ti) 구조의 적층막일 수 있다.
만약 하부전극(407)을 티타늄질화막/티타늄(TiN/Ti) 구조의 적층막으로 형성할 경우, 폴리실리콘막인 스토리지노드콘택플러그(403)와 하부전극(407)간의 계면에 티타늄실리사이드(TiSix)를 형성하기 위해 급속열처리 공정을 진행한다. 이어서, 티타늄질화막(TiN) 형성시 생성된 염소(Cl)등의 불순물의 제거와 급속열처리 공정에 의한 스트레스를 감소시키기 위해 N2 분위기에서 열처리한다.
이어서, 풀딥아웃(full dip-out)을 진행하여 희생막(405)을 제거한다. 풀딥아웃 공정은 산화막습식식각이며, 이를 위해 HF 용액을 이용한다. 이때, 식각정지막(404)으로 사용된 질화막에 의해 하부구조가 어택받는 것이 방지된다.
다음으로, 도 11c에 도시된 바와 같이, 희생막(405)이 제거된 결과물 상에 유전막(408)을 형성한다.
이 유전막(408)은 상술한 제1 내지 제6실시예에서 설명한 유전막으로서, 불순물이 도핑된 지르코늄산화막(D-ZrO2)이거나, 불순물이 도핑된 하프늄산화막(D-HfO2)일 수 있다. 또는 앞서 언급한 'D-Z/A/D-Z 구조', 'D-H/A/D-H 구조', 'D-H/A/D-Z 구조' 및 'D-Z/A/D-H 구조'의 유전막중 어느 하나일 수 있다.
이어서, 전기적 특성을 향상시키기 위해 O3 열처리를 실시한다. 또는 동일한 효과를 위해 O2, N2O 또는 NO 플라즈마 처리(treatment)를 실시한다. 또는 결정성을 향상시키기 위해 400~700℃의 온도범위에서 N2, 또는 O2 분위기에서 열처리를 실시한다.
다음으로, 도 11d에 도시된 바와 같이, 유전막(408) 상에 금속막을 증착하여 제2전극(409)을 형성한다.
제2전극(409)을 형성하기 위한 금속막은 티타늄막(Ti) 티타늄질화막(TiN), 텅스텐질화막(WN), 탄탈질화막(TaN), 백금막(Pt), 루테늄막(Ru), 루테늄산화막(RuOx, x=1, 2) 및 비정질 실리콘막(Si)으로 이루어진 그룹 중에서 선택된 적어도 어느하나이며, 화학적기상증착방식으로 형성한다.
정리해 보면, 단층의 유전막 또는 적층구조 유전막의 적어도 어느 한 층에 불순물을 도핑시켜 분극율을 증가시키거나, 몰부피를 감소시킨다. 이렇게 분극율의 증가로서 유전상수를 개선시킬 수 있고, 몰부피의 감소로 입방정계상(cubic phase) 또는 정방정계상(tetragonal phase)으로의 결정성을 향상시켜 작은 등가산화막두께를 가지는 캐패시터 유전막을 확보할 수 있다.
따라서, 불순물이 도핑된 유전막을 이용하여 큰 충전용량을 갖는 캐패시터를 제조할 수 있는 것이다.
또한, 캐패시터의 제조 방법에서는 실린더형의 캐패시터를 예로 들었으나, 평면형 또는 컨케이브형의 캐패시터로도 변경가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 우수한 전기적 특성을 갖는 '불순물이 도핑된 단층 또는 적층구조의 유전막'을 캐패시터에 적용하여 충전용량을 향상시킨다.
또한, 유전막으로 사용된 지르코늄산화막과 하프늄산화막이 결정상을 갖기위해 두꺼운 증착두께(도 10 참조)를 갖지 않아도 되므로써, 캐패시터의 형성 높이를 감소시킬 수 있다.
따라서, 캐패시터의 신뢰성을 향상시킬 수 있고, 나아가 이 캐패시터를 포함하는 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.

Claims (30)

  1. 제1전극;
    상기 제1전극 상의 불순물이 도핑된 지르코늄산화막(ZrO2); 및
    상기 지르코늄산화막 상의 제2전극
    을 포함하는 캐패시터.
  2. 제1전극;
    상기 제1전극 상의 불순물이 도핑된 하프늄산화막(HfO2); 및
    상기 하프늄산화막 상의 제2전극
    을 포함하는 캐패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 불순물은 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B) 및 탄소(C)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터.
  4. 제1전극;
    상기 제1전극 상의 불순물이 도핑된 지르코늄산화막 또는 불순물이 도핑된 하프늄산화막과 알루미늄산화막이 적층된 적층막을 포함하는 유전막; 및
    상기 유전막 상의 제2전극
    을 포함하는 캐패시터.
  5. 제4항에 있어서,
    상기 유전막은 불순물이 도핑된 지르코늄산화막/알루미늄산화막/불순물이 도핑된 지르코늄산화막이 순차적으로 적층된 캐패시터.
  6. 제4항에 있어서,
    상기 유전막은 불순물이 도핑된 하프늄산화막/알루미늄산화막/불순물이 도핑된 하프늄산화막이 순차적으로 적층된 캐패시터.
  7. 제4항에 있어서,
    상기 유전막은 불순물이 도핑된 하프늄산화막/알루미늄산화막/불순물이 도핑된 지르코늄산화막이 순차적으로 적층된 캐패시터.
  8. 제4항에 있어서,
    상기 유전막은 불순물이 도핑된 지르코늄산화막/알루미늄산화막/불순물이 도핑된 하프늄산화막이 순차적으로 적층된 캐패시터.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 불순물은 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B) 및 탄소(C)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1전극을 형성하는 단계;
    상기 제1전극 상에 불순물이 도핑된 지르코늄산화막 또는 불순물이 도핑된 하프늄산화막과 알루미늄산화막이 적층된 적층막을 포함하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 제2 전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 유전막은 불순물이 도핑된 지르코늄산화막/알루미늄산화막/불순물이 도핑된 지르코늄산화막 순서로 적층하는 캐패시터의 제조 방법.
  15. 제13항에 있어서,
    상기 유전막은 불순물이 도핑된 하프늄산화막/알루미늄산화막/불순물이 도핑된 하프늄산화막 순서로 적층하는 캐패시터의 제조 방법.
  16. 제13항에 있어서,
    상기 유전막은 불순물이 도핑된 하프늄산화막/알루미늄산화막/불순물이 도핑된 지르코늄산화막 순서로 적층하는 캐패시터의 제조 방법.
  17. 제13항에 있어서,
    상기 유전막은 불순물이 도핑된 지르코늄산화막/알루미늄산화막/불순물이 도핑된 하프늄산화막 순서로 적층하는 캐패시터의 제조 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 불순물은 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B) 및 탄소(C)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터의 제조 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 불순물이 도핑된 지르코늄산화막은 원자층증착방식(ALD)으로 형성하는 캐패시터의 제조 방법.
  23. 제22항에 있어서,
    상기 원자층증착방식은 지르코늄소스주입, 퍼지, 산소공급원주입 및 퍼지의 순서로 이루어진 제1단위사이클과 불순물소스주입, 퍼지, 산소공급원주입 및 퍼지의 순서로 이루어진 제2단위사이클을 조합하여 진행하는 캐패시터의 제조 방법.
  24. 제23항에 있어서,
    상기 불순물소스는 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B) 및 탄소(C)로 이루어진 그룹에서 선택된 어느 하나의 전구체인 캐패시터의 제조 방법.
  25. 제23항에 있어서,
    상기 제1단위사이클 : 제2단위사이클의 비율은 10~30 : 1로 진행하는 캐패시터의 제조 방법.
  26. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 불순물이 도핑된 하프늄산화막은 원자층증착방식(ALD)으로 형성하는 캐패시터의 제조 방법.
  27. 제26항에 있어서,
    상기 원자층증착방식은 하프늄소스주입, 퍼지, 산소공급원주입 및 퍼지의 순서로 이루어진 제1단위사이클과 불순물소스주입, 퍼지, 산소공급원주입 및 퍼지의 순서로 이루어진 제2단위사이클을 조합하여 진행하는 캐패시터의 제조 방법.
  28. 제27항에 있어서,
    상기 불순물소스는 티타늄(Ti), 이트륨(Y), 란탄(La), 알루미늄(Al), 갈륨(Ga), 붕소(B) 및 탄소(C)로 이루어진 그룹에서 선택된 어느 하나의 전구체인 캐패시터의 제조 방법.
  29. 제27항에 있어서,
    상기 제1단위사이클 : 제2단위사이클의 비율은 10~30 : 1로 진행하는 캐패시터의 제조 방법.
  30. 제13항에 있어서,
    상기 불순물이 도핑된 지르코늄산화막, 상기 알루미늄산화막 및 상기 불순물이 도핑된 하프늄산화막은 원자층증착방식에 의해 인시츄(in-situ)로 형성하는 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120055363A (ko) 2010-11-23 2012-05-31 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 소자
KR101455003B1 (ko) * 2013-07-22 2014-11-03 서울대학교산학협력단 커패시터 소자
CN108511424A (zh) * 2018-05-30 2018-09-07 睿力集成电路有限公司 集成电路电容器及其制造方法、半导体器件
KR20200122175A (ko) * 2019-04-17 2020-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210057888A (ko) * 2019-11-12 2021-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11430729B2 (en) * 2020-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor with a symmetrical capacitor insulator structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020018355A (ko) * 2000-09-01 2002-03-08 박종섭 반도체장치의 캐패시터 제조방법
KR100444299B1 (ko) 2001-12-26 2004-08-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US6955960B2 (en) * 2001-08-30 2005-10-18 Micron Technology, Inc. Decoupling capacitor for high frequency noise immunity
KR100716642B1 (ko) 2006-06-29 2007-05-09 주식회사 하이닉스반도체 캐패시터의 유전막 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020018355A (ko) * 2000-09-01 2002-03-08 박종섭 반도체장치의 캐패시터 제조방법
US6955960B2 (en) * 2001-08-30 2005-10-18 Micron Technology, Inc. Decoupling capacitor for high frequency noise immunity
KR100444299B1 (ko) 2001-12-26 2004-08-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100716642B1 (ko) 2006-06-29 2007-05-09 주식회사 하이닉스반도체 캐패시터의 유전막 및 그의 제조방법

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