KR100716642B1 - 캐패시터의 유전막 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 누설전류특성을 확보하면서 유전상수를 증가시킬 수 있는 캐패시터의 유전막 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은 제1지르코늄산화막, 상기 제1지르코늄산화막 상에 형성되고 적어도 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막, 상기 알루미늄산화막 상에 형성된 제2지르코늄산화막과 그의 제조방법을 포함하고 또한, 하부전극, 상기 하부전극 상에 제1지르코늄산화막, 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막과 제2지르코늄산화막이 순차로 적층된 유전막, 상기 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터와 그의 제조방법을 포함하고, ZAZ유전막에 알루미늄산화막보다 유전상수가 높은 금속산화막이 도핑된 알루미늄산화막을 형성하므로써 전체 적층 유전막의 유전상수를 증가시키고 등가산화막을 감소시켜 캐패시터의 누설전류특성을 확보하면서 동시에 유전상수를 증가시킬 수 있는 효과가 있다.
알루미늄산화막, 유전상수, 적층유전막, 등가산화막

Description

캐패시터의 유전막 및 그의 제조방법{CAPACITOR IN DIELECTRIC AND METHOD FOR FABRICATING OF THE SAME}
도 1 및 도 2는 종래 기술에 따른 캐패시터의 유전막을 설명하기 위한 단면도,
도 3은 본 발명의 바람직한 실시예에 따른 캐패시터의 유전막을 설명하기 위한 단면도,
도 4는 본 발명의 바람직한 실시예에 따른 알루미늄산화막의 제조방법을 설명하기 위한 타이밍도,
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 제1지르코늄산화막 32 : 알루미늄산화막
33 : 제2지르코늄산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 유전막 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 의해 소자크기가 감소함에 따라 등가산화막두께(Tox)의 감소가 요구되며 보다 신뢰성 있는 소자를 제조하기 위해서는 바이어스전압(Bias Voltage)에 따른 저장용량의 감소 및 누설전류와 같은 전기적 특성을 개선시키는 것이 필요하다. 이러한 특성 개선을 위해서 기존의 폴리실리콘(Poly Silicon)대신 금속물질을 상, 하부전극으로 사용하는 MIM(Metal Insulator Metal)구조의 캐패시터가 연구되고 있다.
또한, 디자인룰(Design Rule)이 감소함에 따라 단위 셀면적이 크게 감소하고 있으나, 기억소자의 동작에 필요한 정전용량은 25fF/cell 이상이 요구되고 있다. 이를 위해, 유전막으로 하프늄산화막(HfO2)과 알루미늄산화막(Al2O3)이 적층된 하프늄산화막/알루미늄산화막/하프늄산화막의 적층구조가 사용되고 있다.
도 1 및 도 2는 종래 기술에 따른 캐패시터의 유전막을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 제1하프늄산화막(HfO2,11) 상에 알루미늄산화막(Al2O3,12)을 형성하고, 알루미늄산화막(12) 상에 제2하프늄산화막(11)을 형성한다.
도 2에 도시된 바와 같이, 제1지르코늄산화막(ZrO2, 21) 상에 알루미늄산화막(Al2O3,22)을 형성하고, 알루미늄산화막(22) 상에 제2지르코늄산화막(23)을 형성한다.
위와 같이, 종래 기술은 하프늄산화막(HfO2)/알루미늄산화막(Al2O3)/하프늄산화막(HfO2) 또는 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)의 적층구조로 유전막을 형성하였다.
그러나, 하프늄산화막을 기본으로 하는 HAH유전막은 등가산화막이 12Å이하가 되면 누설전류특성이 증가하기 때문에 등가산화막 감소에 한계가 있다.
또한, 하프늄산화막을 기본으로 하는 유전막의 누설전류특성을 개선하기 위해 하프늄산화막 대신 지르코늄산화막(ZrO2)을 기본 유전막으로 사용하는 ZAZ유전막은 등가산화막이 10Å이하의 특성을 확보할 수 있으나, 지르코늄산화막의 유전상수가 40인 것에 비해 알루미늄산화막의 유전상수는 8로 매우 작아서 전체 캐패시터의 유전상수가 감소하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 누설전류특성을 확보하면서 유전상수를 증가시킬 수 있는 캐패시터의 유전막 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 캐패시터의 유전막 및 그의 제조방법은 제1지르코늄산화막, 상기 제1지르코늄산화막 상에 형성되고 적어도 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막, 상기 알루미늄산화막 상에 형성된 제2지르코늄산화막과 그의 제조방법을 포함하는 것을 특징으로 한다.
또한, 하부전극, 상기 하부전극 상에 제1지르코늄산화막, 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막과 제2지르코늄산화막이 순차로 적층된 유전막, 상기 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터와 그의 제조방법을 포함하는 것을 특징으로 한다.
특히, 알루미늄산화막에 도핑된 유전막은 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 하나의 금속의 산화막인 것을 특징으로 하고, 상기 금속의 산화막은 TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 캐패시터의 유전막을 설명하기 위한 단면도이다.
도 3에 도시된 바와 같이, 제1지르코늄산화막(ZrO2, 31)이 형성되고, 제1지르코늄산화막(31) 상에 알루미늄산화막보다 유전상수가 높은 물질이 도핑된 알루미늄산화막(D-Al2O3, 32)이 형성되고, 도핑된 알루미늄산화막(32) 상에 제2지르코늄산화막(ZrO2, 33)이 순차로 적층된 ZAZ유전막이 형성된다.
여기서, 제1및 제2지르코늄산화막(31, 33)과 도핑된 알루미늄산화막(32)은 단원자층증착법으로 형성하되, 제1지르코늄산화막(31)은 60Å∼150Å의 두께, 도핑된 알루미늄산화막(32)은 5Å∼15Å의 두께, 제2지르코늄산화막(33)은 40Å∼100Å의 두께로 형성한다.
도핑된 알루미늄산화막(32)을 단원자층으로 형성하는 방법은 도 4에서 자세히 설명하기로 한다.
도 4는 본 발명의 바람직한 실시예에 따른 알루미늄산화막의 제조방법을 설명하기 위한 타이밍도이다.
살펴보기에 앞서, 원자층 증착법(Atomic Layer Deposition;ALD)은 공지된바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemicla Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응 시켜원하는 원자층 박막을 증착하고, 여분의 반응가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층 증착법은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하 므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(Chemical Mechanical Polishing;CMP)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 4에 도시된 바와 같이, 단원자층증착법을 통한 도핑된 알루미늄산화막은 알루미늄산화막을 형성하기 위한 소스가스/퍼지/반응가스/퍼지의 4단계 외에 알루미늄산화막보다 유전상수가 높은 물질의 소스가스/퍼지하는 2단계를 더 포함하여 총 6단계를 갖는 단위사이클을 반복진행하여 형성한다.
먼저, 도핑된 알루미늄산화막의 증착사이클은 알루미늄소스가스를 주입하는 제1단계, 퍼지가스를 주입하는 제2단계, 반응가스를 주입하는 제3단계, 퍼지가스를 주입하는 제4단계, 알루미늄산화막보다 유전상수가 큰 물질의 소스가스를 주입하는 제5단계, 퍼지가스를 주입하는 제6단계를 단위사이클(1 Cycle)로 하는 단원자층증착공정을 반복 수행하는 원하는 두께의 원자층을 형성한다. 즉, 5Å∼15Å의 두께가 될때까지 반복하여 실시한다.
먼저, 알루미늄소스가스를 주입하는 제1단계는 알루미늄소스가스로 TMA[Al(CH3)3]를 사용하고, 250℃∼500℃의 기판 온도와 0.1Torr∼1Torr의 압력을 유지하면서, 운반가스(Ar)를 20sccm∼100sccm의 유량으로 0.1초∼5초동안 플로우시키고, 제2단계는 퍼지가스를 주입하는 단계로써, 증착챔버 내에 질소가스(N2)를 50sccm∼300sccm의 유량으로 0.1초∼5초동안 주입하여 미반응 알루미늄소스가스를 챔버로부터 제거한다.
제3단계는 반응가스 주입단계로서, 증착 챔버 내에 반응가스 즉 산화제로 오존(O3)가스를 200sccm∼500sccm의 유량으로 3초∼10초동안 플로우한다. 반응가스를 주입하여 기형성된 소스 가스층과 반응가스간의 반응을 유도하여 알루미늄산화막(Al2O3)를 형성한다.
이어서, 제4단계는 퍼지가스를 주입하는 단계로서, 질소가스를 300sccm∼1000sccm의 유량으로 0,1초∼5초동안 주입하여 미반응 반응가스 및 반응부산물을 제거한다.
다음으로, 제5단계로 알루미늄산화막보다 유전상수가 큰 물질의 소스가스를 주입하는 단계는 Ti, La, Zr 및 Ta의 그룹 중에서 선택된 어느 금속의 소스가스를 운반가스(Ar)에 10sccm∼50sccm의 유량으로 0.1초∼5초동안 플로우하고, 마지막 제6단계는 퍼지가스를 주입하는 단계로서 질소가스를 50sccm∼300sccm의 유량으로 0.1초∼5초동안 주입하여 미반응 반응가스 및 반응부산물을 제거한다.
상기 단위사이클을 통해 알루미늄산화막에 TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막이 도핑되어 종래의 알루미늄산화막보다 유전상수가 높은 알루미늄산화막을 형성할 수 있다.
특히, 알루미늄산화막보다 유전상수가 큰 물질 즉 Ti, La, Zr 및 Ta의 그룹 중에서 선택된 어느 금속의 산화막은 알루미늄산화막의 유전상수가 8인데 비해서 티타늄산화막(TiO2)의 유전상수는 80, 지르코늄산화막(ZrO2)의 유전상수는 25, 라테늄산화막(La2O3)의 유전상수는 30, 탄탈륨산화막(Ta2O5)의 유전상수는 26으로 알루미늄산화막보다 적어도 3배이상이 된다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도이다.
도 5에 도시된 바와 같이, 하부전극(51)이 형성되고, 하부전극(51) 상에 제1지르코늄산화막(ZrO2, 52), 제1지르코늄산화막(52) 상에 알루미늄산화막보다 유전상수가 높은 물질이 도핑된 알루미늄산화막(D-Al2O3, 53), 도핑된 알루미늄산화막(53) 상에 제2지르코늄산화막(ZrO2, 54)이 순차로 적층된 ZAZ유전막(100)이 형성된다. 그리고, ZAZ유전막(100) 상에 상부전극(55)이 형성된다.
하부전극(51)은 TiN, Ru, Pt, Ir, Ru/RuO2, Ir/IrO2 및 SrRuO3로 구성된 그룹 중에서 선택된 어느 하나로 형성하되, 바람직하게는 티타늄질화막(TiN)으로 형성한다. 이때, 티타늄질화막은 증착공정을 통해 형성하되 200Å∼400Å의 두께로 형성한다. 이를 위해, 원료물질로 TiCl2를 사용하고 반응가스로 NH3를 사용하되 원료물질과 반응가스는 각각 10sccm∼1000sccm의 유량으로 사용한다. 그리고 반응챔버(Chamber)의 압력은 0.1Torr∼10Torr로 유지하고, 기판의 온도는 500℃∼650℃에서 증착공정을 실시한다. 특히 하부전극(11)은 평판, 콘케이브(Concave) 또는 실린 더(Cylinder)구조로 형성할 수 있다.
그리고, 하부전극(51) 상에 형성되는 ZAZ유전막(100)은 단원자층증착법으로 형성하고, 제1지르코늄산화막(52)은 60Å∼150Å, 도핑된 알루미늄산화막(53)은 5Å∼15Å, 제2지르코늄산화막(54)은 40Å∼100Å의 두께로 형성한다.
제1지르코늄산화막(52)은 지르코늄소스/퍼지/반응가스/퍼지를 단위사이클로 60Å∼150Å의 두께가 될때까지 반복하여 실시한다. 예컨대, 단위사이클이 1회동안 1Å이 형성된다고 가정하면, 60회∼150회를 반복하여 일정두께의 제1지르코늄산화막(52)을 형성할 수 있다.
제1지르코늄산화막(52)을 형성하기 위한 지르코늄소스/퍼지/반응가스/퍼지를 단위사이클을 자세히 살펴보면 먼저, 지르코늄소스를 주입하는 단계는 지르코늄소스가스를 운반가스에 150sccm∼250sccm의 유량으로, 기판의 온도는 200℃∼350℃, 반응 챔버의 압력은 0.1Torr∼1Torr로 유지하고 0.1초∼10초동안 플로우한다. 이어서, 퍼지단계는 질소가스의 유량을 200sccm∼400sccm의 유량으로 3초∼10초동안 퍼지한다. 다음으로, 반응가스 즉 산화제를 주입하는 단계는 오존(O3)가스를 200sccm∼500sccm의 유량으로 3초∼10초동안 플로우한다. 마지막으로, 퍼지하는 단계는 질소가스를 50sccm∼200sccm의 유량으로 3초∼10초동안 퍼지한다.
도핑된 알루미늄산화막(53)은 상기 도 4에 도시된 타이밍도에 따라 형성한다.
제2지르코늄산화막(54)은 제1지르코늄산화막(52)을 형성하기 위한 동일한 조 건으로 형성하되, 지르코늄소스/퍼지/반응가스/퍼지를 단위사이클을 제2지르코늄산화막(54)이 40Å∼100Å의 두께가 될때까지 반복하여 실시한다. 예컨대, 단위사이클이 1회동안 1Å이 형성된다고 가정하면, 40회∼100회를 반복하여 일정두께의 제2지르코늄산화막(54)을 형성할 수 있다.
제2지르코늄산화막(54)을 형성하기 위한 지르코늄소스/퍼지/반응가스/퍼지를 단위사이클을 자세히 살펴보면 먼저, 지르코늄소스를 주입하는 단계는 지르코늄소스가스를 운반가스에 150sccm∼250sccm의 유량으로 0.1초∼10초동안 플로우한다. 이어서, 퍼지단계는 질소가스의 유량을 200sccm∼400sccm의 유량으로 3초∼10초동안 퍼지한다. 다음으로, 반응가스 즉 산화제를 주입하는 단계는 오존(O3)가스를 200sccm∼500sccm의 유량으로 3초∼10초동안 플로우한다. 마지막으로, 퍼지하는 단계는 질소가스를 50sccm∼200sccm의 유량으로 3초∼10초동안 퍼지한다.
위와 같이, ZAZ유전막(100)을 모두 형성한 후 저온공정으로 플라즈마열처리(Plasma anneal) 또는 UV/O3 열처리(anneal)을 실시한다.
먼저, 플라즈마열처리는 300℃∼400℃의 온도에서 O2, N2O 및 N2/O2 의 그룹 중에서 선택된 어느 하나의 분위기에서 30초∼120초동안 50Ｗ∼200Ｗ의 파워, 0.1Torr∼1Torr의 압력으로 플라즈마 처리한다.
또한, UV/O3 열처리는 플라즈마열처리와 동일하게 300℃∼400℃의 온도에서 실시하고, 램프(lamp)의 강도(Intensity)를 15㎽/㎠∼30㎽/㎠로 2분∼10분동안 UV/O3 처리를 실시한다.
상기와 같이, 유전막을 형성한 후 열처리를 실시함으로써 유전막 내에 탄소, 수소 등의 불순물 및 산소 공공과 같은 결함이 제거된다.
상부전극(55)은 CVD TiN/PVD TiN의 적층구조로 형성한다. 이때, CVD TiN은 화학기상증착법(Chemical Vapor Deposition;CVD)로 형성한 티타늄질화막으로 200Å∼400Å의 두께, PVD TiN은 물리적기상증착법(Physical Vapor Deposition;PVD)으로 형성한 티타늄질화막으로 600Å∼1000Å의 두께로 형성한다.
특히, 화학기상증착법으로 형성한 CVD TiN은 하부전극(51)과 동일한 조건으로 형성하되 온도만 다르게 형성한다. 즉, 원료물질로 TiCl4, 반응가스로 NH3 를 사용하고, 가스의 유량을 각각 10sccm∼1000sccm을 사용하고, 반응챔버의 압력을 0.1Torr∼10Torr, 기판의 온도를 450℃∼600℃로 하여 형성한다.
상기한 본 발명은, ZAZ유전막(100) 형성시에 도핑된 알루미늄산화막(53)은 알루미늄산화막(53)보다 유전상수가 큰 금속산화막을 도핑하여 형성하므로써 알루미늄산화막(53)의 유전상수를 증가시켜 전체 적층 유전막의 유전상수를 증가시킴과 동시에 등가산화막(Tox)을 감소시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 ZAZ유전막에 알루미늄산화막보다 유전상수가 높은 금속산화막이 도핑된 알루미늄산화막을 형성하므로써 전체 적층 유전막의 유전상수를 증가시키고 등가산화막을 감소시켜 캐패시터의 누설전류특성을 확보하면서 동시에 유전상수를 증가시킬 수 있는 효과가 있다.

Claims (28)

  1. 제1지르코늄산화막;
    상기 제1지르코늄산화막 상에 형성되고 적어도 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막; 및
    상기 알루미늄산화막 상에 형성된 제2지르코늄산화막
    을 포함하는 캐패시터의 유전막.
  2. 제1항에 있어서,
    상기 알루미늄산화막에 도핑된 유전막은 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 하나의 금속의 산화막인 것을 특징으로 하는 캐패시터의 유전막.
  3. 제2항에 있어서,
    상기 금속의 산화막은 TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막인 것을 특징으로 하는 캐패시터의 유전막.
  4. 제1항에 있어서,
    상기 제1지르코늄산화막은 60Å∼150Å, 도핑된 알루미늄산화막은 5Å∼15Å, 제2지르코늄산화막은 40Å∼100Å의 두께인 것을 특징으로 하는 캐패시터의 유전막.
  5. 제1지르코늄산화막을 형성하는 단계;
    상기 제1지르코늄산화막 상에 적어도 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막을 형성하는 단계; 및
    상기 도핑된 알루미늄산화막 상에 제2지르코늄산화막을 형성하는 단계
    를 포함하는 캐패시터의 유전막 제조방법.
  6. 제5항에 있어서,
    상기 알루미늄산화막에 도핑된 유전막은 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 하나의 금속의 산화막으로 형성하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  7. 제6항에 있어서,
    상기 금속의 산화막은 TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막으로 형성하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  8. 제5항에 있어서,
    상기 제1 및 제2지르코늄산화막과 도핑된 알루미늄산화막은,
    단원자층증착법으로 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  9. 제8항에 있어서,
    상기 단원자층증착법을 이용한 도핑된 알루미늄산화막은,
    알루미늄소스가스/퍼지/반응가스/퍼지/알루미늄산화막보다 유전상수가 높은 금속산화막의 소스가스/퍼지를 단위사이클로 진행하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  10. 제9항에 있어서,
    상기 알루미늄산화막보다 유전상수가 높은 금속산화막의 소스가스는 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 금속의 소스가스를 사용하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1지르코늄산화막은 60Å∼150Å, 알루미늄산화막은 5Å∼15Å, 제2지르코늄산화막은 40Å∼100Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  12. 제11항에 있어서,
    상기 제1 및 제2지르코늄산화막은 지르코늄소스가스/퍼지/반응가스/퍼지로 이루어진 단위사이클로 형성하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  13. 제5항에 있어서,
    상기 제2지르코늄산화막을 형성한 후,
    어닐공정을 실시하는 단계
    를 더 포함하는 것을 특징으로 하는 캐패시터의 유전막 제조방법.
  14. 하부전극;
    상기 하부전극 상에 제1지르코늄산화막, 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막과 제2지르코늄산화막이 순차로 적층된 유전막; 및
    상기 유전막 상에 형성된 상부전극
    을 포함하는 반도체 소자의 캐패시터.
  15. 제14항에 있어서,
    상기 알루미늄산화막에 도핑된 유전막은 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 하나의 금속의 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  16. 제15항에 있어서,
    상기 금속의 산화막은, TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  17. 제14항에 있어서,
    상기 제1지르코늄산화막은 60Å∼150Å, 도핑된 알루미늄산화막은 5Å∼15Å, 제2지르코늄산화막은 40Å∼100Å의 두께인 것을 특징으로 하는 반도체 소자의 캐패시터.
  18. 제14항에 있어서,
    상기 하부전극은 Ru, Pt, Ir, Ru/RuO2, Ir/IrO2, SrRuO3 및 TiN의 그룹 중에서 선택된 어느 하나, 상부전극은 CVD TiN/PVD TiN의 적층구조인 것을 특징으로 하는 반도체 소자의 캐패시터.
  19. 소정공정이 완료된 반도체 기판 상부에 하부전극을 형성하는 단계;
    상기 하부전극 상에 제1지르코늄산화막, 알루미늄산화막보다 유전상수가 큰 유전막이 도핑된 알루미늄산화막과 제2지르코늄산화막이 순차로 적층된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    을 포함하는 반도체 소자의 캐패시터 제조방법.
  20. 제19항에 있어서,
    상기 알루미늄산화막에 도핑된 유전막은 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 하나의 금속의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  21. 제20항에 있어서,
    상기 금속의 산화막은, TiO2, ZrO2, La2O3 및 Ta2O5의 그룹 중에서 선택된 어느 하나의 금속산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  22. 제19항에 있어서,
    상기 제1 및 제2지르코늄산화막과 도핑된 알루미늄산화막은,
    단원자층증착법으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  23. 제22항에 있어서,
    상기 단원자층증착법을 이용한 도핑된 알루미늄산화막은,
    알루미늄소스가스/퍼지/반응가스/퍼지/알루미늄산화막보다 유전상수가 높은 금속산화막의 소스가스/퍼지를 단위사이클로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  24. 제23항에 있어서,
    상기 알루미늄산화막보다 유전상수가 높은 금속산화막의 소스가스는 Ti, Zr, La 및 Ta의 그룹 중에서 선택된 어느 금속의 소스가스를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  25. 제19항 내지 제24항 중 어느 한 항에 있어서,
    상기 제1지르코늄산화막은 60Å∼150Å, 알루미늄산화막은 5Å∼15Å, 제2지르코늄산화막은 40Å∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  26. 제25항에 있어서,
    상기 제1 및 제2지르코늄산화막은 지르코늄소스가스/퍼지/반응가스/퍼지로 이루어진 단위사이클로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  27. 제19항에 있어서,
    상기 제2지르코늄산화막을 형성한 후,
    어닐공정을 실시하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  28. 제19항에 있어서,
    상기 하부전극은 Ru, Pt, Ir, Ru/RuO2, Ir/IrO2, SrRuO3 및 TiN의 그룹 중에서 선택된 어느 하나, 상부전극은 CVD TiN/PVD TiN의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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