KR20050062132A - 혼합유전막을 구비한 캐패시터 형성방법 - Google Patents

혼합유전막을 구비한 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 ALD 법으로 혼합(composite) 유전막을 증착하는 방법에 관한 것으로 특히, 하나의 챔버를 이용하여 ALD 법으로 2 종류의 유전막으로 이루어진 혼합 유전막을 형성함으로써 공정단순화 및 생산성을 증가시킨 발명이다. 이를 위한 본 발명은 Al2O3 를 포함하는 혼합유전막을 하나의 챔버를 이용하여 형성하는 방법에 있어서, 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 ALD 법으로 제 1 유전막을 증착하고 상기 제 1 유전막에 대한 후처리를 한 싸이클로 하여 이를 a 번 반복하여 수행하는 단계; 상기 제 1 유전막 상에 ALD 법으로 제 2 유전막을 증착하고 상기 제 2 유전막에 대한 후처리를 한 싸이클로 하여 이를 b 번 반복하여 수행하는 단계; 상기 a 번 반복하여 수행하는 단계 및 상기 b번 반복하여 수행하는 단계까지를 한 싸이클로 하여 이를 c 번 반복하여 수행하여 상기 하부전극 상에 Al2O3 를 포함하는 혼합 유전막을 형성하는 단계; 및 상기 Al2O3 를 포함하는 혼합 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

혼합유전막을 구비한 캐패시터 형성방법{FABRICATING METHOD FOR CAPACITOR WITH COMPOSITE DIELECTRIC}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 ALD 법을 이용하여 Al2O3 가 포함된 혼합(composite) 유전막을 형성하는 방법에 관한 것이다. 본 발명에서는 2 종류의 유전막을 이용하여 혼합 유전막을 형성하되, 2 챔버를 이용하지 않고 1 챔버를 이용하여 증착함으로써 공정단순화와 생산성을 증가시킨 발명이다. 또한, 본 발명에서는 인시츄 O3 처리를 통해 하부전극과의 계면에서 박막특성 개선 및 유전막 내 불순물 감소효과를 얻고 반응가스로 H2O 를 사용함으로써 단차피복성을 향상시킨 발명이다.
종래에는 2 종류의 유전막으로 이루어진 더블레이어 형태의 유전막을 형성할 경우, 2 챔버를 이용해 왔다. 즉, 2 개의 유전막을 증착하는 공정온도 등이 매우 다른 관계로 2 챔버를 이용해 왔다.
먼저, 첫번째 챔버에서 일정량의 두께로 제 1 유전막을 증착한 후, 2 번째 챔버에서 제 2 유전막을 일정두께로 증착하였다. 그러므로, 1 싸이클(cycle) 단위로 증착두께를 제어하기 어려운 문제가 있었다.
또한 공정진행방법의 관점에서도, 2 개의 챔버를 교대로 사용하여야 하므로, 공정이 복잡해 지고 생산성(through-put)도 매우 떨어지는 단점이 있었으며, 2 개의 챔버를 사용해야 하므로, 장비가격도 2 배로 소요되었다.
또한, 종래기술에서는 ALD 법을 이용하여 Al2O3가 포함된 유전막을 증착할 경우, 전구체(precursor)의 사용과 더불어 반응가스로 O3 또는 H2O를 별도로 사용하였다.
즉, 전구체(precusor)플로우, 퍼지가스 플로우, 반응가스 플로우, 퍼지가스 플로우 순서의 공정을 반복함으로써 Al2O3가 포함된 유전막을 증착하였다.
이와같이 반응가스로 O3 또는 H2O를 사용하는 경우 각각 문제점이 있었다. 먼저, 반응가스로 H2O 를 사용할 경우, 하부전극과의 계면에서는 산소가 부족한 Al2O3 박막이 형성되어 Al-AL 결합의 피크치가 관찰되는 것으로 논문에 보고되고 있다. 또한, 반응가스로 H2O 를 사용할 경우, Al2O3 박막내에 수소가 많이 존재하게 되어 유전막의 전기적 특성을 저하시켰다.
반응가스로 O3 가스를 사용할 경우에는 반응가스로 H2O를 사용하는 경우에 비해 박막특성은 우수한 유전막을 얻을 수 있지만, 증착속도가 낮기 때문에 생산성이 저하되는 문제가 있었으며, Al2O3 유전막내의 탄소함량이 H2O 를 반응가스로 사용할 때에 비해 많게 되어 박막의 전기적 특성이 저하되었다.
또한, 종래기술에서는 유전막 증착 후에 유전막의 특성향상을 위하여 후 열처리를 실시하는데 이는 생산성을 감소시키고 제조원가를 증가시키는 요인이 되었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 1개의 챔버를 이용하여 혼합유전막을 형성하고 인시츄 O3 처리를 적용하여 공정단순화와 생산성 증가 및 향상된 박막의 특성을 갖는 반도체 소자의 캐패시터 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, Al2O3 를 포함하는 혼합유전막을 하나의 챔버를 이용하여 형성하는 방법에 있어서, 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 ALD 법으로 제 1 유전막을 증착하고 상기 제 1 유전막에 대한 후처리를 한 싸이클로 하여 이를 a 번 반복하여 수행하는 단계; 상기 제 1 유전막 상에 ALD 법으로 제 2 유전막을 증착하고 상기 제 2 유전막에 대한 후처리를 한 싸이클로 하여 이를 b 번 반복하여 수행하는 단계; 상기 a 번 반복하여 수행하는 단계 및 상기 b번 반복하여 수행하는 단계까지를 한 싸이클로 하여 이를 c 번 반복하여 수행하여 상기 하부전극 상에 Al2O3 를 포함하는 혼합 유전막을 형성하는 단계; 및 상기 Al2O3 를 포함하는 혼합 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에서는 1개의 챔버를 이용하여 Al2O3 가 포함된 혼합유전막을 형성하되, [(제 1 유전막 증착 + O3 처리)a + (제 2 유전막 증착 + O3 처리)b]c 순으로 혼합유전막을 증착하였다.
여기서, a,b,c 는 각 단계가 반복되어 질 수 있는 횟수를 의미한다. 따라서, a와 b를 조절하면 혼합유전막의 조성비를 결정할 수 있으며, c를 조절하면 혼합유전막의 전체 두께를 조절할 수 있다.
또한, 본 발명에서는 Al2O3 가 포함된 2 종류의 유전막을 증착함에 있어, 반응가스로 H2O를 사용하였으며, 제 1 유전막 및 제 2 유전막 각각에 대하여 매 싸이클 마다 O3 처리를 수행함으로써 다음과 같은 효과를 얻을 수 있었다.
반응가스로 H2O 가스를 사용할 경우에는, 하부전극과의 계면에서는 산소가 부족한 Al2O3 박막이 형성되며, Al-Al 결합의 피크가 발생하며, 유전막내에 수소가 존재하여 전기적 특성을 저하시키는 문제가 있었으나, 본 발명에서는 반응가스로 H2O 가스를 사용하는 대신, 매 싸이클 마다 O3 처리를 수행함으로써 이러한 문제점을 해결하였다.
또한, O3 를 반응가스로 사용할 경우에는 유전막내에 많은 양의 탄소가 잔존하여 유전막의 전기적 특성을 저하시키는 원인이 되고 있으며, 증착속도가 낮기 때문에 생산성이 낮은 단점이 있었으나, 본 발명에서는 반응가스로 H2O 가스를 사용하기 때문에 상술한 문제점들을 피할 수 있었다.
또한, 본 발명에서는 매 싸이클 마다 O3 처리를 수행하는 관계로, 유전막 형성 후, 수행되던 후 열처리 공정을 생략할 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 공정단면로서 이를 참조하여 본 발명을 설명하면 다음과 같다.
먼저, 반도체 기판(10) 상에 하부전극(11)을 형성한다. 이때, 하부전극(11)으로는 n형으로 도핑된 폴리실리콘 또는 TiN, Ru, Pt, Ir, HfN 등의 금속전극을 사용할 수 있다.
하부전극 형성 후에는 하부전극의 표면을 세정하는 공정이 진행되는데, 하부전극이 폴리실리콘인 경우에는, HF 또는 완충산화막 식각제(Buffer Oxide Etchant : BOE) 또는 HF + SC-1를 이용하여 세정공정을 진행하며, 하부전극이 메탈인 경우에는, HF 또는 BOE 로만 세정공정을 진행한다.
다음으로 도1b에 도시된 바와같이 하부전극 상에 Al2O3 가 포함된 혼합 유전막을 증착한다.
본 발명의 일실시예에 따른 혼합유전막 증착방법은 크게 다음과 같다.
[(제 1 유전막 증착 + O3 처리)a + (제 2 유전막 증착 + O3 처리)b]c
이를 자세히 설명하면 다음과 같다.
먼저, 제 1 유전막을 증착한 후, 인시츄로 O3 처리를 수행한다. 상기의 단계는 혼합유전막의 조성비 조절을 위해 a 번 반복될 수 있다.
다음으로 제 2 유전막을 증착한 후 인시츄로 O3 처리를 수행한다. 상기의 단계는 혼합유전막의 조성비 조절을 위해 b 번 반복될 수 있다.
여기서, 혼합유전막의 특성을 최적화시키기 위해, 상기 a 또는 b 는 1 ∼ 5 의 범위에서 설정가능하다.
그리고, [(제 1 유전막 증착 및 O3 처리)a 및 (제 2 유전막 증착 및 O3 처리)b] 까지 수행하는 공정을 c 번 반복한다. 이때, 반복횟수 c를 조절하면 전체 혼합 유전막의 두께를 조절할 수 있다. 본 발명의 일실시예에서는 전체 혼합유전막의 두께는 30 ∼ 100Å 정도로 하였다.
본 발명에서는 제 1 유전막으로 Al2O3 를 사용하고, 제 2 유전막으로는 HfO2 , Ta2O5, ZrO2, TiO2, SrTiO3 중 어느 하나가 사용될 수 있다. 또는, 제 1 유전막으로 HfO2, Ta2O5, ZrO2, TiO2, SrTiO3 중 어느 하나를 사용하고, 제 2 유전막으로 Al2O3 를 사용할 수도 있다.
이하에서는, 제 1 유전막으로 Al2O3 막을 사용하며, 제 2 유전막으로 HfO2 막을 사용하는 경우를, 도1b를 참조하여 상세히 설명한다. 도1b를 참조하면, Al2O3 막(12) 과, HfO2 막(13)이 각각 교변 적층되어 혼합유전막(14)을 구성하고 있는데, 이는 a, b 모두 1 인 경우를 도시한 것이며, a 또는 b 는 각각 1 ∼ 5 의 범위에서 설정가능함은 전술한 바와 같다.
본 발명에서는 1 개의 챔버에서 동일한 공정조건을 이용하여 Al2O3 를 포함한 혼합유전막을 증착하며, 챔버 내의 압력은 0.1 ∼ 10 torr 로 유지하고, 공정온도는 25 ∼ 500 ℃로 유지한다.
① 먼저, 알루미늄 소스인 Tri Methyl Aluminum(Al(CH3)3 이하, TMA)을 0.1 ∼ 5초 동안 플로우하여 하부전극 표면에 알루미늄 원자층을 형성한다.
② 다음으로, 미반응된 알루미늄 소스를 제거하기 위해 퍼지가스인 N2 가스를 0.1 ∼ 5초 동안 플로우 시킨다.
③ 다음으로, 반응가스인 H2O 가스를 0.1 ∼ 5초 동안 플로우 시켜 알루미늄 원자층과 반응시켜 하부전극 표면에 Al2O3 막을 형성한다.
④ 다음으로 미반응된 H2O 가스를 제거하기 위해 퍼지가스인 N2 가스를 0.1 ∼ 5초 동안 플로우 시킨다.
⑤ 이어서, 계면특성 및 유전막 특성향상을 위하여 인시츄로 O3 처리를 0.1 ∼ 10초 동안 수행한다. O3 처리이외에도, O2 플라즈마 처리 또는 N2O 플라즈마 처리도 가능하다.
이상과 같은 공정으로, (Al2O3 유전막 증착 및 O3 처리) 가 진행되며 상기 ①∼⑤ 공정은, 조성비 결정을 위해 a 번 반복될 수 있다.
⑥ 다음으로, 하프늄 소스인 Hf(NC2H5CH3)4, Hf(N(CH 3)2)4, Hf(OC(CH3)2CH2OCH3)4, Hf(OC(CH3) 3)4 를 0.1 ∼ 10초 동안 플로우 시켜 표면에 하프늄 원자층을 형성한다.
⑦ 다음으로, 미반응된 하프늄 소스를 제거하기 위해 퍼지가스인 N2 가스를 0.1 ∼ 10초 동안 플로우 시킨다.
⑧ 다음으로, 반응가스인 H2O 가스를 0.1 ∼ 10초 동안 플로우 시켜 하프늄 원자층과 반응시켜 표면에 HfO2 막을 형성한다.
⑨ 다음으로 미반응된 H2O 가스를 제거하기 위해 퍼지가스인 N2 가스를 0.1 ∼ 5초 동안 플로우 시킨다.
⑩ 이어서, 계면특성 및 유전막 특성향상을 위하여 인시츄로 O3 처리를 수행한다. O3 처리이외에도, O2 플라즈마 처리 또는 N2O 플라즈마 처리도 가능하다.
이상과 같은 공정으로, (HfO2 유전막 증착 및 O3 처리) 가 진행되며 상기 ⑥ ∼ ⑩공정은 조성비 결정을 위해 b 번 반복될 수 있다.
혼합유전막의 조성비를 결정하기 위한 a, b 가 특정한 값으로 결정되면,
[(Al2O3 유전막 증착 및 O3 처리)a + (HfO2 유전막 증착 및 O3 처리)b] 를 한 싸이클로 하여 상기 싸이클을 c 번 반복한다. c 를 조절하면 전체 혼합유전막의 두께를 결정할 수 있음은 전술한 바와같다.
본 발명의 일실시예에서는 제 1 유전막으로 Al2O3 를 사용하고, 제 2 유전막으로는 HfO2 을 사용하였으나, HfO2 대신에 Ta2O5, ZrO 2, TiO2, SrTiO3 중 어느 하나가 사용될 수 있음은 전술한 바와같다.
이때, 제 2 유전막으로 Ta2O5 가 사용될 경우, 소스로는 탄탈륨 에칠레이트(Ta(OC2H5)5 가 사용된다.
이때, 제 2 유전막으로 ZrO2 가 사용될 경우, 소스로는 ZrCl4 또는 ZrI4 가 사용된다.
이때, 제 2 유전막으로 TiO2 가 사용될 경우, 소스로는 TiCl4, Ti(OCH2 CH3)4, Ti(OCH(CH3)2)4 가 사용된다.
이상에서 설명한 바와같이 혼합 유전막(14)을 형성한 다음, 도1c에 도시된 바와같이 혼합 유전막(14) 상에 상부전극(15)을 형성하여 캐패시터 제조를 완료한다. 상부전극으로는 n형으로 도핑된 폴리실리콘 또는 TiN, Ru, Pt, Ir, HfN 등의 금속전극을 사용할 수 있다.
종래에는 2 챔버를 이용하여 각각의 챔버에서 각각의 유전막을 증착하는 방법을 채택하였으나, 본 발명에 따르면, 1 챔버를 이용하여 Al2O3 가 포함된 혼합유전막을 형성할 수 있어 공정단순화 및 생산성 향상을 이룰 수 있었으며, 또한 장비투자 비용도 절감할 수 있었다.
그리고, 본 발명에서는 반응가스로 H2O 를 사용하며, 제 1 유전막과 제 2 유전막 각각에 대하여 인시츄로 O3 처리를 수행함으로써, 다음과 같은 효과를 얻을 수 있었다.
즉, 반응가스로, H2O를 사용할 경우에는 하부전극과의 계면에 산소가 부족한 Al2O3 막이 형성되어 Al-Al 본딩의 피크가 발생하였으며, 유전막 내 수소가 존재하여 유전막의 전기적 특성을 저하시키고 있었는데, 본 발명에서는 매 싸이클 마다 O3 처리가 수행되므로, 이러한 문제점을 해결할 수 있었다.
또한, 본 발명에서는 반응가스로 H2O 를 사용하는 바, O3 를 반응가스로 사용하는 경우에 비해 증착속도를 2배로 증가시킬 수 있었다.,
또한 본 발명에서는 매 싸이클 마다. O3 처리를 수행하므로, 유전막 형성후 수행되던 후 열처리 공정을 생략할 수 있어 생산성 향상 및 원가절감의 효과를 얻을 수 있었다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하게 되면, 공정단순화 및 생산성의 향상되는 효과가 있으며 또한, 유전막의 전기적 특성을 향상시키고, 후 열처리 공정을 생략할 수 있어 제조원가 절감의 효과도 얻을 수 있다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 캐패시터 제조공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
11 : 하부전극
12 : Al2O3
13 : HfO2
14 : 혼합 유전막
15 : 상부전극

Claims (10)

  1. Al2O3 를 포함하는 혼합유전막을 하나의 챔버를 이용하여 형성하는 방법에 있어서,
    기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 ALD 법으로 제 1 유전막을 증착하고 상기 제 1 유전막에 대한 후처리를 한 싸이클로 하여 이를 a 번 반복하여 수행하는 단계;
    상기 제 1 유전막 상에 ALD 법으로 제 2 유전막을 증착하고 상기 제 2 유전막에 대한 후처리를 한 싸이클로 하여 이를 b 번 반복하여 수행하는 단계;
    상기 a 번 반복하여 수행하는 단계 및 상기 b번 반복하여 수행하는 단계까지를 한 싸이클로 하여 이를 c 번 반복하여 수행하여 상기 하부전극 상에 Al2O3 를 포함하는 혼합 유전막을 형성하는 단계; 및
    상기 Al2O3 를 포함하는 혼합 유전막 상에 상부전극을 형성하는 단계
    를 포함하여 이루어지는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 유전막은 Al2O3 막이며, 상기 제 2 유전막은 HfO2, Ta 2O5, ZrO2, TiO2, SrTiO3 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 유전막은 HfO2, Ta2O5, ZrO2, TiO2, SrTiO3 중 어느 하나이며, 상기 제 2 유전막은 Al2O3 막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항에 있어서,
    상기 a 또는 b 는 1 ∼ 5 의 범위를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 3 항에 있어서,
    상기 a 또는 b 는 1 ∼ 5 의 범위를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 Al2O3 를 포함하는 혼합 유전막은 30 ∼ 100Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 후처리는 O3 처리인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 후처리는 O2 플라즈마 처리인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 후처리는 N2O 플라즈마 처리인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 하부전극을 도핑된 폴리실리콘이며, 상기 기판 상에 하부전극을 형성하는 단계는,
    상기 하부전극의 표면을 HF, BOE 또는 HF + SC-1 로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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