KR101152390B1 - 캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법 - Google Patents

캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 한 챔버에서 서로 다른 박막을 연속해서 증착할 때 발생하는 불순물 제거 특성을 향상시켜, 유전막의 막질 특성을 개선하여 누설 전류 특성을 확보하므로서, 캐패시터의 전기적 특성을 향상시키는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터의 제조 방법은 하부 전극을 형성하는 단계; 상기 하부 전극 상에 유전율이 큰 결정질의 제1유전막을 형성하는 단계; 상기 제1유전막 형성시보다 더 높은 기판 온도에서 상기 제1유전막 상에 비결정질의 제2유전막을 형성하는 단계를 포함하되, 상기 제1 및 제2유전막은 하나의 챔버에서 형성하는 단계; 및 상기 제2유전막 상에 상부 전극을 형성하는 단계를 포함하며 이에 따라 본 발명은 본 발명은 제1유전막으로 스텝 커버리지 특성이 열악한 고유전 물질을 저온 증착하여 스텝 커버리지 특성을 향상시킬 수 있으며, 제2유전막으로 스텝 커버리지 특성이 우수한 알루미늄산화막을 고유전 물질 보다 고온에서 증착하며, 반응 가스도 O3 또는 O2 플라즈마를 사용하므로서, 저온에서 증착한 제1유전막의 막질을 개선시킴으로서, 캐패시터의 누설 전류 특성 향상 뿐만 아니라 캐패시턴스까지 증가시킬 수 있는 효과가 있다.
캐패시터, 유전막, 고유전 물질, 비결정질, 결정질, 인시튜, 원자층 증착

Description

캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체 소자의 캐패시터 및 그 제조 방법{DIELECTRIC LAYER IN CAPACITOR AND FABRICATING USING THE SAME AND CAPACITOR IN SEMICONDUCTOR DEVICE AND FABRICATING USING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 ZrO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면.
도 3a 및 도 3b는 본 발명의 제2실시예에 따른 HfO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 TiO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면.
도 5a 및 도 5b는 본 발명의 제4실시예에 따른 Ta2O5/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면.
도 6a 및 도 6b는 본 발명의 제5실시예에 따른 SrTiO3/Al2O3 유전막 및 이를 채용한 캐패시터 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 전극 22 : 유전막
23 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
메모리의 캐패시터 유전막의 형성은 캐패시턴스(Capacitance)와 누설 전류(Leakage Current) 특성 확보를 위해 결정성을 가진 고유전 물질과 비결정질의 저유전 물질인 알루미늄산화막(Al2O3)을 혼합하여 사용하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 하부 전극(11) 상에 유전막(12)이 형성되고, 유전막(12) 상에 상부 전극(13)이 형성된다. 이 때 유전막(12)은 결정성 고유전 물질인 예컨대, 지르코늄산화막(ZrO2, 12a)과 비결정질 물질인 예컨대, 알루미늄산화막(Al2O3 , 12b)이 차례로 적층된 구조로 형성된다.
여기서, 지르코늄산화막(12a)과 알루미늄산화막(12b)은 동일한 기판온도(250 ～350℃)에서 증착한다. 이 때, 물질의 특성상 지르코늄산화막(12a)은 결정질로 형성되고, 알루미늄산화막(12b)은 비결정질로 형성된다.
도 1의 유전막(12)은 양산성(Throughput) 향상을 위해 하나의 챔버(1 Chamber)를 이용하여 서로 다른 박막을 연속적으로 증착하고 있다.
그러나, 이렇게 형성되는 유전막은 불순물 제거 측면에서 우수하지 못해, 원하는 누설 전류 특성을 확보하기 위해서는 캐패시턴스의 감소가 필연적이다. 이 경우에는 유전막 증착 후 실시하는 후속 열처리 공정으로도 전기적 특성을 크게 향상시키기 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 한 챔버에서 서로 다른 박막을 연속해서 증착할 때 발생하는 불순물 제거 특성을 향상시켜, 유전막의 막질 특성을 개선하여 누설 전류 특성을 확보하므로서, 캐패시터의 전기적 특성을 향상시키는데 적합한 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 캐패시터의 유전막 제조 방법은 유전율이 큰 결정질의 제1유전막을 형성하는 단계, 및 상기 제1유전막 형성시보다 더 높은 기판 온도에서 상기 제1유전막 상에 비결정질의 제2유전막을 형성하 는 단계를 포함하되, 상기 제1 및 제2유전막은 하나의 챔버에서 형성하는 캐패시터의 유전막 제조 방법을 포함한다.
또한, 본 발명은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 유전율이 큰 결정질의 제1유전막을 형성하는 단계, 상기 제1유전막 형성시보다 더 높은 기판 온도에서 상기 제1유전막 상에 비결정질의 제2유전막을 형성하는 단계를 포함하되, 상기 제1 및 제2유전막은 하나의 챔버에서 형성하는 단계, 및 상기 제2유전막 상에 상부 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 ZrO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면이다.
도 2a에 도시된 바와 같이, 고유전 물질인 결정질 지르코늄산화막(22a) 상에 비결정질 알루미늄산화막(22b)이 형성된다. 여기서, 결정질 지르코늄산화막(22a)은 250～350℃의 온도에서 형성되고, 비결정질 알루미늄산화막(22)은 결정질 지르코늄산화막(21)에 비해 높은 온도인 350～500℃ 에서 형성된다.
결정질 지르코늄산화막(22a)은, 지르코늄 소스를 흡착시키는 단계, 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계, 반응 가스를 공급 하여 상기 흡착된 지르코늄 소스와의 반응을 유도하기 위하여 원자층 단위의 지르코늄산화막을 형성하는 단계, 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성한다.
먼저, 증착 챔버 내에 웨이퍼를 로딩시킨 다음, 지르코늄 소스를 웨이퍼 상에 흡착시킨다. 지르코늄 소스를 흡착시키는 단계는, Zr[NC2H5CH3]4, Zr[N(CH3)2]4, Zr[OC(CH3)2CH2OCH3]4, Zr[OC(CH3)3]4, ZrCl4 및 ZrI4 으로 이루어진 그룹에서 선택된 물질을 전구체로 사용하고, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우한다.
지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계를 진행한다. 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼의 표면에 형성된 소스 가스층에 느슨하게 결합되거나 미반응 지르코늄 소스를 제거하여 균일한 소스 가스층을 형성한다. 퍼지 가스는 비활성 가스로서 N2 가스를 사용하며, 0.1～10 초간 플로우한다.
계속해서, 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스를 주입하여 기형성된 지르코늄 소스층과 반응 가스 간의 반응을 유도하여 지르코늄산화막(ZrO2)을 형성한다. 반응 가스는, H2O, O3 또는 O2 플라즈마를 사용하며, 0.1～10 초간 플로우한다.
다음으로, 퍼지 가스 주입 단계로서, 퍼지 가스는 비활성 가스로서 N2 가스 를 사용하며, 0.1～5초간 플로우하여 미반응 반응 가스를 제거한다.
상기와 같은 원자층 증착 공정을 진행하여 30～100Å 두께를 가지는 지르코늄산화막(ZrO2)을 형성한다.
계속해서, 지르코늄산화막(21) 상에 비결정질 알루미늄산화막(22)을 형성한다. 알루미늄산화막(22)은, 알루미늄소스를 흡착시키는 단계, 알루미늄 소스 중에서 미반응 알루미늄 소스를 제거하기 위한 퍼지 단계, 반응 가스를 공급하여 상기 흡착된 알루미늄 소스와의 반응을 유도하기 위하여 원자층 단위의 알루미늄산화막을 형성하는 단계, 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하여 형성한다.
먼저, 알루미늄 소스를 웨이퍼 상에 흡착시킨다. 알루미늄 소스를 흡착시키는 단계는, TMA(Tri Methyl Aluminum) 또는 Al(CH3)3을 전구체로 사용하고, 0.1～10 Torr의 챔버 압력, 350～500℃의 기판 온도를 유지하며, 0.1～10초 간 플로우한다.
알루미늄 소스 중에서 미반응 알루미늄 소스를 제거하기 위한 퍼지 단계를 진행한다. 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼의 표면에 형성된 소스 가스층에 느슨하게 결합되거나 미반응 알루미늄 소스를 제거하여 균일한 소스 가스층을 형성한다. 퍼지 가스는 비활성 가스로서 N2 가스를 사용하며, 0.1～5 초간 플로우한다.
계속해서, 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스를 주입하여 기형성된 알루미늄 소스층과 반응 가스 간의 반응을 유도하여 알루미늄산화막을 형 성한다. 반응 가스는, O3 또는 O2 플라즈마를 사용하며, 0.1～5초간 플로우한다.
다음으로, 퍼지 가스 주입 단계로서, 퍼지 가스는 비활성 가스로서 N2 가스를 사용하며, 0.1～5초간 플로우하여 미반응 반응 가스를 제거한다.
상기와 같은 원자층 증착 공정을 진행하여 5～10Å 두께를 가지는 알루미늄산화막(Al2O3)을 형성한다.
이와 같이, 결정질 지르코늄산화막과 비결정질 알루미늄산화막이 적층된 구조의 유전막을 소정 횟수(2≤n≤10) 반복하여 원하는 두께를 가지는 유전막을 구현한다.
상술한 바와 같이, 원자층 증착법(Atomic Layer Deposition; ALD)을 통해 낮은 온도에서 결정질 지르코늄산화막을 형성하고, 결정질 지르코늄산화막 증착 온도 보다 높은 온도에서 비결정질 알루미늄산화막을 증착하므로써 비결정질 알루미늄산화막을 증착하는 과정에서 결정질 지르코늄산화막에 대한 후열처리가 진행되므로, 결정질 지르코늄산화막의 막질을 개선할 수 있다.
도 2b는 도 2a에서 설명한 ZrO2/Al2O3 유전막을 채용한 캐패시터를 나타낸 도면이다.
도 2b에 도시된 바와 같이, 하부 전극(21) 상에 결정질 지르코늄산화막(22a)과 비결정질 알루미늄산화막(22b)이 소정 횟수((2≤n≤10회) 교번적으로 적층된 유전막(22)이 형성된다. 유전막(22) 상에 상부 전극(23)이 형성된다. 하부 전극(21)과 상부 전극(23)은, N+ 도프드 폴리실리콘막, TiN, Ru, Pt, Ir 및 HfN 으로 이루 어진 그룹에서 선택된 어느 한 물질로 형성한다.
도 3a 및 도 3b는 본 발명의 제2실시예에 따른 HfO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면이다.
도 3a에 도시된 바와 같이, 결정질 하프늄산화막(HfO2)과 비결정질 알루미늄산화막(Al2O3)이 적층된 유전막을 형성한다. 하프늄산화막은, C16H36O4 또는 Hf를 함유한 유기금속화합물(TDEAHf, TEMAHf)을 전구체로 사용하며, 도 2a의 결정질 지르코늄산화막 증착법과 동일한 원자층 증착법을 통해 형성한다.
도 3b는 도 3a에서 설명한 HfO2/Al2O3 유전막을 채용한 캐패시터를 나타낸 도면이다.
도 3b에 도시된 바와 같이, 하부 전극(31) 상에 결정질 하프늄산화막(32a)과 비결정질 알루미늄산화막(32b)이 소정 횟수(2≤n≤10회) 교번적으로 적층된 유전막(32)이 형성된다. 유전막(32) 상에 상부 전극(33)이 형성된다. 하부 전극(31)과 상부 전극(33)은, N+ 도프드 폴리실리콘막, TiN, Ru, Pt, Ir 및 HfN 으로 이루어진 그룹에서 선택된 어느 한 물질로 형성한다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 TiO2/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면이다.
도 4a에 도시된 바와 같이, 결정질 티타늄산화막(TiO2)과 비결정질 알루미늄산화막(Al2O3)이 적층된 유전막을 형성한다. 티타늄산화막은 TiCl4, Ti(OCH3)4, Ti(OC2H5)4, Ti(OC3H7)4, Ti(O4H9)4, Ti(CO2H5)(OC3H7)4, 액상의 Ti[OCH(CH3)2]4 및 Ti(I-OPr)4[Ti Isopropylate] 으로 이루어진 그룹에서 선택된 물질을 전구체로 사용하며, 도 2a의 결정질 지르코늄산화막 증착법과 동일한 원자층 증착법을 통해 형성한다.
도 4b는 도 4a에서 설명한 TiO2/Al2O3 유전막을 채용한 캐패시터를 나타낸 도면이다.
도 4b에 도시된 바와 같이, 하부 전극(41) 상에 결정질 티타늄산화막(42a)과 비결정질 알루미늄산화막(42b)이 소정 횟수(2≤n≤10회) 교번적으로 적층된 유전막(42)이 형성된다. 유전막(42) 상에 상부 전극(43)이 형성된다. 하부 전극(41)과 상부 전극(43)은, N+ 도프드 폴리실리콘막, TiN, Ru, Pt, Ir 및 HfN 으로 이루어진 그룹에서 선택된 어느 한 물질로 형성한다.
도 5a 및 도 5b는 본 발명의 제4실시예에 따른 Ta2O5/Al2O3 유전막 및 이를 채용한 캐패시터를 도시한 도면이다.
도 5a에 도시된 바와 같이, 결정질 탄탈륨산화막(Ta2O5)과 비결정질 알루미늄산화막(Al2O3)이 적층된 유전막을 형성한다. 탄탈륨산화막은 TaCl5, Ta(OCH3)5, Ta(OC2H5)5, Ta(N(CH3)2)5, Ta(OC3H7)5 및 Ta(OC2H5)(OC3H7)4, Ta(OC3H7)5 및 Ta(OC2H5)(OC3H7)4 으로 이루어진 그룹 중에서 선택된 물질을 전구체로 사용하며, 도 2a의 결정질 지르코늄산화막 증착법과 동일한 원자층 증착법을 통해 형성한다.
도 5b는 도 5a에서 설명한 Ta2O5/Al2O3 유전막을 채용한 캐패시터를 나타낸 도면이다.
도 5b에 도시된 바와 같이, 하부 전극(51) 상에 결정질 탄탈륨산화막(52a)과 비결정질 알루미늄산화막(52b)이 소정 횟수(2≤n≤10회) 교번적으로 적층된 유전막(52)이 형성된다. 유전막(52) 상에 상부 전극(53)이 형성된다. 하부 전극(51)과 상부 전극(53)은, N+ 도프드 폴리실리콘막, TiN, Ru, Pt, Ir 및 HfN 으로 이루어진 그룹에서 선택된 어느 한 물질로 형성한다.
도 6a 및 도 6b는 본 발명의 제5실시예에 따른 SrTiO3/Al2O3 유전막 및 이를 채용한 캐패시터 구조를 도시한 도면이다.
도 6a에 도시된 바와 같이, 결정질 스트론튬티타늄산화막(SrTiO3)과 비결정질 알루미늄산화막(Al2O3)이 적층된 유전막을 형성한다. 스트론튬티타늄산화막은 스트론튬 소스로 Sr(thd)2THF2을 사용하고, 티타늄막 소스로 Ti(OiPr)4 또는 Ti(EtO)4 에서 선택된 물질을 전구체로 사용하며, 도 2a의 결정질 지르코늄산화막 증착법과 동일한 원자층 증착법을 통해 형성한다.
도 6b는 도 6a에서 설명한 SrTiO3/Al2O3 유전막을 채용한 캐패시터를 나타낸 도면이다.
도 6b에 도시된 바와 같이, 하부 전극(61) 상에 결정질 스트론튬티타늄산화막(62a)과 비결정질 알루미늄산화막(62b)이 소정 횟수(2≤n≤10회) 교번적으로 적 층된 유전막(62)이 형성된다. 유전막(62) 상에 상부 전극(63)이 형성된다. 하부 전극(61)과 상부 전극(63)은, N+ 도프드 폴리실리콘막, TiN, Ru, Pt, Ir 및 HfN 으로 이루어진 그룹에서 선택된 어느 한 물질로 형성한다.
상술한 바와 같이, 다층 유전막을 증착함에 있어서, 하나의 챔버에서 고유전 물질은 저온(250～350℃)에서 형성하고, 누설 전류 특성 향상을 위해 사용하는 비결정질의 저유전율을 가진 알루미늄산화막은 1차 유전막 즉 고유전 물질의 막질 개선을 위해 고온에서 증착하며(350～500℃), 반응 가스도 O3 또는 O2 플라즈마를 사용한다. 이렇게 다층 유전막을 형성하므로서, 알루미늄산화막을 증착하는 과정에서 자연스럽게 고유전물질에 대한 후열처리가 진행되어, 1차 유전막의 막질 개선 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 제1유전막으로 스텝 커버리지 특성이 열악한 고유전 물질을 저온 증착하여 스텝 커버리지 특성을 향상시킬 수 있다.
또한, 제2유전막으로 스텝 커버리지 특성이 우수한 알루미늄산화막을 고유전 물질 보다 고온에서 증착하며, 반응 가스도 O3 또는 O2 플라즈마를 사용하므로서, 저온에서 증착한 제1유전막의 막질을 개선시킴으로서, 캐패시터의 누설 전류 특성 향상 뿐만 아니라 캐패시턴스까지 증가시킬 수 있는 효과가 있다.

Claims (32)

  1. 유전율이 큰 결정질의 제1유전막을 형성하는 단계; 및
    상기 제1유전막 형성시보다 더 높은 기판 온도에서 상기 제1유전막 상에 비결정질의 제2유전막을 형성하는 단계를 포함하되,
    상기 제1 및 제2유전막은 하나의 챔버에서 형성하는 캐패시터의 유전막 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1유전막은 250～350℃의 기판 온도에서 형성하고, 상기 제2유전막은 350～500℃의 기판 온도에서 형성하는 캐패시터의 유전막 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1유전막 및 상기 제2유전막은, 원자층 증착법으로 형성하는 캐패시터의 유전막 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1유전막은,
    지르코늄산화막, 하프늄산화막, 티타늄산화막, 탄탈륨산화막, 스트론튬티타늄산화막으로 이루어진 그룹들 중에서 선택된 어느 한 물질로 형성하는 캐패시터의 유전막 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2유전막은,
    알루미늄산화막으로 형성하는 캐패시터의 유전막 제조 방법.
  7. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전율이 큰 결정질의 제1유전막을 형성하는 단계;
    상기 제1유전막 형성시보다 더 높은 기판 온도에서 상기 제1유전막 상에 비결정질의 제2유전막을 형성하는 단계를 포함하되,
    상기 제1 및 제2유전막은 하나의 챔버에서 형성하는 단계; 및
    상기 제2유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1유전막은 250～350℃의 기판 온도, 상기 제2유전막은 350～500℃의 기판 온도에서 형성하는 캐패시터의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1유전막과 상기 제2유전막은 0.1～10 Torr의 챔버 압력에서 형성하는 캐패시터의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1유전막 및 상기 제2유전막은, 원자층 증착법으로 형성하는 캐패시터의 유전막 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1유전막은 30～100Å, 상기 제2유전막은 5～10Å의 두께로 형성하는 캐패시터의 유전막 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1유전막은,
    지르코늄산화막, 하프늄산화막, 티타늄산화막, 탄탈륨산화막, 스트론튬티타늄산화막으로 이루어진 그룹들 중에서 선택된 어느 한 물질로 형성하는 캐패시터의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2유전막은,
    알루미늄산화막으로 형성하는 캐패시터의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1유전막으로 사용하는 상기 지르코늄산화막은,
    지르코늄 소스를 흡착시키는 단계;
    반응 가스를 공급하여 상기 흡착된 지르코늄 소스와 반응시키는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하는 캐패시터의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 지르코늄 소스를 흡착시키는 단계는,
    Zr[NC2H5CH3]4, Zr[N(CH3)2]4, Zr[OC(CH3)2CH2OCH3]4, Zr[OC(CH3)3]4, ZrCl4 및 ZrI4 으로 이루어진 그룹에서 선택된 물질을 전구체로 사용하고, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우하는 캐패시터의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계는,
    N2 가스를 0.1～10 초간 플로우하는 캐패시터의 제조 방법.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계는,
    N2 가스를 0.1～5 초간 플로우 하는 캐패시터의 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1유전막으로 사용하는 상기 하프늄산화막은,
    하프늄 소스를 흡착시키는 단계;
    상기 하프늄 소스 중에서 미반응 하프늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 하프늄 소스와 반응시키는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클 로 하고, 상기 단위 사이클을 소정 횟수 반복하는 캐패시터의 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 하프늄 소스를 흡착시키는 단계는,
    C16H36O4 또는 Hf를 함유한 유기금속화합물(TDEAHf, TEMAHf)을 전구체로 사용하며, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우하는 캐패시터의 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1유전막으로 사용하는 상기 티타늄산화막은,
    티타늄 소스를 흡착시키는 단계;
    상기 티타늄 소스 중에서 미반응 티타늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 티타늄 소스와 반응시키는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하는 캐패시터의 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    상기 티타늄 소스를 흡착시키는 단계는,
    TiCl4, Ti(OCH3)4, Ti(OC2H5)4, Ti(OC3H7)4, Ti(O4H9)4, Ti(CO2H5)(OC3H7)4, 액상의 Ti[OCH(CH3)2]4 및 Ti(I-OPr)4[Ti Isopropylate] 으로 이루어진 그룹에서 선택된 물질을 전구체로 사용하며, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우하는 캐패시터의 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1유전막으로 사용하는 상기 탄탈륨산화막은,
    탄탈륨 소스를 흡착시키는 단계;
    상기 탄탈륨 소스 중에서 미반응 탄탈륨 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 탄탈륨 소스와 반응시키는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하는 캐패시터의 제조 방법.
  24. 삭제
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1유전막으로 사용하는 상기 스트론튬티타늄산화막은,
    스트론튬 소스를 흡착시키는 단계;
    상기 스트론튬 소스 중에서 미반응 스트론튬 소스를 제거하기 위한 퍼지 단계;
    티타늄 소스를 흡착시키는 단계;
    상기 티타늄 소스 중에서 미반응 티타늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 스트론튬티타늄 소스와 반응시키는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고, 상기 단위 사이클을 소정 횟수 반복하는 캐패시터의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    상기 스트론튬 소스를 흡착시키는 단계는,
    Sr(thd)2THF2을 전구체로 사용하며, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우하는 캐패시터의 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 티타늄 소스를 흡착시키는 단계는,
    Ti(OiPr)4 또는 Ti(EtO)4 을 전구체로 사용하며, 0.1～10 Torr의 챔버 압력, 250～350℃의 기판 온도를 유지하며, 0.1～10초 간 플로우하는 캐패시터의 제조 방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1유전막과 상기 제2유전막은, 번갈아 적층하여 (제2유전막/제1유전막)n(2≤n≤10) 구조로 형성하는 캐패시터의 제조 방법.
KR1020060048206A 2006-05-29 2006-05-29 캐패시터의 유전막 및 그 제조 방법과 이를 이용한 반도체소자의 캐패시터 및 그 제조 방법 KR101152390B1 (ko)

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