KR20080102625A - 캐패시터 및 그의 제조방법 - Google Patents

캐패시터 및 그의 제조방법 Download PDF

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Abstract

본 발명은 캐패시터의 정전용량을 증가시키기 위해 높은 유전율과 낮은 누설전류 특성을 갖는 캐패시터 및 그의 제조방법을 제공하기 위한 것으로, 알루미늄질화막(AlN)과 금속산화막을 포함하고, 유전막의 제조방법은 알루미늄질화막을 형성하는 단계, 금속산화막을 형성하는 단계를 포함하여 알루미늄질화막과 금속산화막을 포함하는 유전막을 형성하여 높은 유전 상수를 가지면서 누설 전류 특성을 개선할 수 있다. 또한, 60㎚이하의 디자인 룰을 갖는 소자에 필요한 10Å이하의 등가 산화막 두께를 얻을 수 있는 효과가 있다.
알루미늄질화막, 누설전류, 유전상수, 금속산화막

Description

캐패시터 및 그의 제조방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제1실시예에 따른 유전막을 나타내는 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 유전막을 나타내는 공정 단면도,
도 3a 및 도 3b는 본 발명의 제3실시예에 따른 유전막을 나타내는 공정 단면도,
도 4는 원자층증착법에 따른 본 발명의 유전막 제조방법을 나타내는 타이밍도,
도 5는 본 발명의 실시예에 따른 캐패시터를 나타내는 단면도.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그의 제조방법에 관한 것이다.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25pF 이상의 캐패시턴스를 확보하여야 한다.
따라서 최근에 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 유전막으로 고 유전율을 갖는 금속산화막 계열의 절연막이 연구 및 사용되고 있으며, 몇가지 물질의 적층 형태 및 도핑을 이용하여 유전율 증가 및 높은 누설 전류 특성을 개선하기 위한 연구가 진행되고 있다.
특히, 알루미늄산화막(Al2O3) 또는 하프늄산화막(HfO2)과 같은 물질이 널리 사용되고 있다. 그러나, 알루미늄산화막의 낮은 유전율(~9)과 하프늄산화막의 낮은 에너지밴드갭(Energy band gap, ~5eV)은 디자인 룰의 지속적인 감소에 대응하지 못하고, 비교적 높은 유전상수를 갖는 지르코늄산화막(ZrO2)도 60nm 이하의 디자인 룰(Design Rule)를 갖는 소자에 필요한 10Å이하의 등가산화막두께(EOT;Equivalent Oxide Thickness)를 얻는 것이 힘든 문제점이 있다. 더욱이, 높은 유전율을 갖는 금속산화막의 경우 단일 박막으로 적용하면 높은 누설전류 특성으로 전기적 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패 시터의 정전용량을 증가시키기 위해 높은 유전율과 낮은 누설전류 특성을 갖는 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극, 상기 하부전극 상에 형성되고 알루미늄질화막과 금속산화막이 적층된 유전막, 상기 유전막 상에 형성된 상부전극을 포함한다.
또한, 하부전극, 상기 하부전극 상에 형성되고 알루미늄금속산화질화막인 유전막, 상기 유전막 상에 형성된 상부전극을 포함하는 캐패시터를 포함한다.
그리고, 본 발명의 캐패시터 제조방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 알루미늄질화막과 금속산화막이 적층된 유전막을 형성하는 단계, 상기 유전막 상에 상부전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 원자층증착법(Atomic Layer Deposition) 방법으로 증착된 알루미늄질화막(AlN)을 포함하는 유전막을 포함하는 캐패시터 및 그의 제조방법이다. 알루미늄질화막은 높은 밴드갭(6.2eV)과 가장 널리 사용되고 있는 알루미늄산화막과 비슷한 유전상수(8.6), 치밀한 박막 특성을 가지고 있으며, 비정질 상태 및 결정질 상태에서도 같은 유전율을 유지한다는 특성을 가지고 있다. 따라서, 알루미늄질화막과 금속산화막을 적층 형태로 사용하거나 알루미늄질화막을 도핑(Doping)한 형태로 사용하면 유전체의 유전율 감소를 줄이며 좋은 누설전류 특성을 갖는 유전막을 형성할 수 있다. 특히, 금속산화막과 알루미늄질화막의 적층 시, 증착 도중 또는 후속 열처리 공정에 의해 금속산화막과 알루미늄질화막이 반응하여 알루미늄산화막 및 알루미늄질화막계열의 혼합된 형태의 막을 형성함으로써 알루미늄질화막의 특성과 알루미늄산화막의 특성을 같이 얻을 수 있기 때문에 금속산화막의 누설 전류 특성을 좋게 할 수 있다.
((실시예 1))
도 1은 본 발명의 제1실시예에 따른 유전막을 나타내는 단면도이다.
도 1에 도시된 바와 같이, 알루미늄질화막(AlN, 11)과 금속산화막(12)이 n회(n≥1) 번갈아 적층된 유전막을 형성한다. 여기서, 금속산화막(12)은 티타늄산화막(TiO2), 란탄산화막(La2O3), 탄탈산화막(Ta2O4), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2), 이트륨산화막(Y2O3), 스칸듐산화막(Sc2O3), 알루미늄산화막(Al2O3), 스트론튬티타늄산화막(SrTiO3), 바륨스트론튬산화막(BaxSr1-xO3) 및 바륨스트론튬티타늄산화막(BaSrTiO3)의 그룹 중에서 선택된 어느 하나일 수 있다. 특히, 알루미늄질화막의 경우 유전막으로 사용하기 위해 막내 질소의 비율이 적어도 50％이상(50％∼80％)이 되도록 형성할 수 있다.
위와 같이, 알루미늄질화막(11)과 금속산화막(12)을 1회 이상 적층함으로써 알루미늄질화막(11)의 높은 밴드갭(Bandgap) 특성과 치밀한 박막 특성으로 금속산화막(12)의 유전상수 값 열화 없이 누설 전류를 막을 수 있다. 특히, 알루미늄질화막(11)은 비정질 상이나 결정질 상에서의 박막 특성이 변하지 않는 특성이 있어 후속 고온 열처리에 공정에서 좋은 특성을 보인다.
알루미늄질화막(11)과 금속산화막(12)은 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있는데 증착방법에 대해서는 후술하기로 한다.
((실시예 2))
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 유전막을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 알루미늄질화막(21)과 금속산화막(22)이 적층된 유전막을 형성한다. 알루미늄질화막(21)과 금속산화막(22)은 원자층증착법으로 형성할 수 있다. 특히, 알루미늄질화막의 경우 유전막으로 사용하기 위해 막내 질소의 비율이 적어도 50％이상(50％∼80％)이 되도록 형성할 수 있다.
도 2b에 도시된 바와 같이, 열처리를 실시하여 알루미늄질화막(21)과 금속산화막(22)의 계면에 산화질화막(23)을 형성한다. 여기서, 열처리는 알루미늄질화막(21)과 금속산화막(22)의 증착 도중 또는 후속 추가 열처리 공정으로 실시할 수 있다. 후속 추가 열처리 공정의 경우 급속 열처리 공정(RTP : Rapid Thermal Process)으로 실시할 수 있고, 400℃∼800℃의 온도에서 실시할 수 있다.
알루미늄질화막(21)과 금속산화막(22) 사이의 산화질화막은 AlMxOyNz, AlOxNy 및 MOxNy으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 이때, M은 금속을 나타내는 것으로 티타늄(Ti), 란탄(La), 탄탈(Ta), 지르코늄(Zr), 하프늄(Hf), 이트륨(Y), 스칸듐(Sc), 알루미늄(Al), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, x,y,z는 조성을 나타내기 위한 숫자로, 조성비의 합은 1이 된다.
위와 같은 산화질화막(23)은 알루미늄질화막(AlN) 또는 알루미늄산화막(Al2O3)의 좋은 누설전류 특성을 가지고 있기 때문에 금속산화막(22)의 누설전류 특성 및 유전 특성을 좋게 할 수 있다.
((실시예 3))
도 3a 및 도 3b는 본 발명의 제3실시예에 따른 유전막을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 제1알루미늄질화막(31), 제1금속산화막(32), 제2알루미늄질화막(33) 및 제2금속산화막(34)의 적층구조로 형성된 유전막을 형성한다. 여기서, 유전막은 알루미늄질화막과 금속산화막을 2번 번갈아 적층하였지만 적어도 1회 이상을 적층하여 형성할 수 있다. 특히, 알루미늄질화막의 경우 유전막으로 사용하기 위해 막내 질소의 비율이 적어도 50％이상(50％∼80％)이 되도록 형성할 수 있다.
제1 및 제2알루미늄질화막(31, 33)과 제1 및 제2금속산화막(32, 34)은 원자층증착법(ALD)으로 형성할 수 있는데 이때, 알루미늄질화막과 금속산화막의 사이 클(Cycle)을 조절하여 알루미늄질화막을 본 발명의 제1 및 제2실시예에서 금속산화막에 대등하게 적층되는 구조가 아니라, 도핑(Doping) 개념으로 얇은 두께로 증착한다.
도 3b에 도시된 바와 같이, 열처리를 실시하여 알루미늄금속산화질화막(35)을 형성한다. 열처리는 증착 도중 또는 증착 이후의 후속 열처리 공정으로 실시할 수 있다. 후속 추가 열처리 공정의 경우 급속 열처리 공정(RTP : Rapid Thermal Process)으로 실시할 수 있고, 400℃∼800℃의 온도에서 실시할 수 있다.
위와 같이, 금속산화막에 도핑(Doping)효과를 통하여 알루미늄질화막과 금속산화막이 혼합된 알루미늄금속산화질화막(35)을 형성하면 알루미늄질화막 또는 알루미늄질화막의 좋은 누설 전류 특성과 금속산화막의 높은 유전상수를 동시에 갖기 때문에 높은 유전상수 및 낮은 누설 전류 특성을 얻을 수 있다.
본 발명의 제1, 제2 및 제3실시예에서 제시된 유전막은 알루미늄질화막과 금속산화막의 적층구조로 형성하거나, 열처리를 통해 막 사이에 혼합막을 형성하거나, 유전막 전체를 혼합막으로 형성할 수 있으나, 기본이 되는 알루미늄질화막과 금속산화막은 원자층증착법으로 형성할 수 있다. 또한, 각 막의 두께는 원자층증착법의 사이클을 조절하는 것으로 이하, 원자층증착법으로 형성하는 유전막의 제조방법은 사이클을 고려하지 않고 단계에 따른 방법을 설명하기로 한다.
도 4는 원자층증착법에 따른 본 발명의 유전막 제조방법을 나타내는 타이밍도이다.
살펴보기에 앞서, 원자층 증착법(Atomic Layer Deposition;ALD)은 공지된 바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemicla Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착하고, 여분의 반응가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층 증착법은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(Chemical Vapor Deposition;CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 4에 도시된 바와 같이, 원자층증착법은 알루미늄질화막을 형성하기 위한 소스가스/퍼지/반응가스/퍼지의 4단계를 갖는 단위사이클을 x회, 금속산화막을 형성하기 위한 소스가스/퍼지/반응가스/퍼지의 4단계를 갖는 단위사이클을 y회 반복하고, 적층하고자 하는 횟수만큼 알루미늄질화막의 단위사이클과 금속산화막의 단위사이클을 z회 반복하여 형성할 수 있다. 또한, 알루미늄질화막과 금속산화막을 형성하기 위한 공정은 동일 챔버에서 인시튜(In-Situ)로 실시할 수 있다.
알루미늄질화막의 단위사이클을 살펴보면, 알루미늄소스가스를 주입하는 제1단계(41), 퍼지가스를 주입하는 제2단계(42), 반응가스를 주입하는 제3단계(43), 퍼지가스를 주입하는 제4단계(44)로 200℃∼600℃의 온도에서 진행된다.
먼저, 알루미늄소스가스를 주입하는 제1단계(41)는 알루미늄소스가스로 TMA[Al(CH3)3]를 사용할 수 있고, 제2단계는 퍼지가스를 주입하는 단계(42)로써, 증착챔버 내에 질소가스(N2) 또는 아르곤가스(Ar)를 주입하여 미반응 알루미늄소스가스를 챔버로부터 제거한다.
제3단계는 반응가스 주입단계(43)로서, 증착 챔버 내에 반응가스 즉, H2, NH3, O2 및 O3로 이루어진 그룹 중에서 선택된 어느 하나 또는 이를 이용한 플라즈마를 주입하여 기형성된 소스 가스층과 반응가스 간의 반응을 유도하여 금속산화막을 형성한다.
이어서, 제4단계는 퍼지가스를 주입하는 단계(44)로서, 질소가스 또는 아르곤가스를 주입하여 미반응 반응가스 및 반응부산물을 제거한다.
위와 같이, 알루미늄질화막의 단위사이클을 x회 반복하여 원하는 두께의 알루미늄질화막을 형성할 수 있다.
다음으로, 금속산화막의 단위사이클을 살펴보면, 금속소스가스를 주입하는 제1단계(51), 퍼지가스를 주입하는 제2단계(52), 반응가스를 주입하는 제3단계(53), 퍼지가스를 주입하는 제4단계(54)로 200℃∼600℃의 온도에서 진행된다.
먼저, 금속소스가스를 주입하는 제1단계(51)는 Ti, La, Ta, Zr, Hf, Y, Sc, Al, Sr 및 Ba으로 이루어진 그룹 중에서 선택된 어느 하나의 금속소스가스를 사용할 수 있고, 제2단계는 퍼지가스를 주입하는 단계(52)로써, 증착챔버 내에 질소가 스(N2) 또는 아르곤가스(Ar)를 주입하여 미반응 알루미늄소스가스를 챔버로부터 제거한다.
제3단계는 반응가스 주입단계(53)로서, 증착 챔버 내에 반응가스 즉, H2, NH3, O2 및 O3로 이루어진 그룹 중에서 선택된 어느 하나 또는 이를 이용한 플라즈마를 주입하여 기형성된 소스 가스층과 반응가스 간의 반응을 유도하여 금속산화막을 형성한다.
이어서, 제4단계는 퍼지가스를 주입하는 단계(54)로서, 질소가스 또는 아르곤가스를 주입하여 미반응 반응가스 및 반응부산물을 제거한다.
위와 같이, 금속산화막의 단위사이클을 y회 반복하여 원하는 두께의 금속산화막을 형성할 수 있다.
즉, 알루미늄질화막을 형성하기 위한 단위사이클을 x회, 금속산화막을 형성하기 위한 단위사이클을 y회 반복하여 각각 원하는 막의 두께를 형성하고, 각각의 단위사이클을 z회 반복하여 원하는 두께의 유전막을 형성할 수 있다. 이때, 각 단위사이클의 반복횟수를 조절하여 본 발명의 제1, 제2 및 제3실시예를 형성할 수 있고, 유전막 형성 후 급속 열처리 공정으로 400℃∼800℃의 온도에서 후속 열처리를 실시하여 알루미늄질화막과 금속산화막의 혼합막을 형성할 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 캐패시터를 나타내는 단면도이다.
도 5에 도시된 바와 같이, 하부전극(61)을 형성한다. 하부전극은 평판, 콘케 이브(Concave) 또는 실린더(Cylinder)형 중에서 선택된 어느 하나의 모양으로 형성될 수 있다. 또한, 하부전극(61)은 티타늄질화막(TiN), 루테늄막(Ru), 루테늄산화막(RuO2), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2) 및 인(P) 또는 비소(As)가 도핑된 폴리실리콘(Poly Silicon)으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
이어서, 하부전극(61) 상에 유전막(62)을 형성한다. 유전막(62)은 본 발명의 제1, 제2 및 제3실시예에 기재된 유전막으로 형성할 수 있다.
이어서, 유전막(62) 상에 상부전극(63)을 형성한다.
위와 같이, 본 발명의 제1, 제2 및 제3실시예에 기재된 유전막을 갖는 캐패시터를 형성하면 60㎚이하의 디자인 룰(Design Rule)을 갖는 소자에 필요한 10Å이하의 등가 산화막 두께를 가지면서 누설 전류 특성을 개선할 수 있기 때문에 캐패시터에 필요한 정전용량을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명에 의한 캐패시터 및 그의 제조방법은 알루미늄질화막과 금속 산화막을 포함하는 유전막을 형성하여 높은 유전 상수를 가지면서 누설 전류 특성을 개선할 수 있다. 또한, 60㎚이하의 디자인 룰을 갖는 소자에 필요한 10Å이하의 등가 산화막 두께를 얻을 수 있는 효과가 있다.

Claims (23)

  1. 하부전극;
    상기 하부전극 상에 형성되고 알루미늄질화막과 금속산화막이 적층된 유전막; 및
    상기 유전막 상에 형성된 상부전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 유전막은 상기 알루미늄질화막과 상기 금속산화막이 적어도 1회 이상 번갈아 적층된 캐패시터.
  3. 제1항에 있어서,
    상기 유전막은 상기 알루미늄질화막과 상기 금속산화막 사이에 산화질화막을 더 포함하는 캐패시터.
  4. 제3항에 있어서,
    상기 산화질화막은 AlMXOYNZ, AlOXNY 및 MOXNY(x,y,z는 자연수)으로 이루어진그룹 중에서 선택된 어느 하나인 캐패시터.
  5. 제4항에 있어서,
    상기 산화질화막에서 M은 Ti, La, Ta, Zr, Hf, Y, Sc, Al, Sr 및 Ba으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터.
  6. 제1항에 있어서,
    상기 금속산화막은 TiO2, La2O3, Ta2O4, ZrO2, HfO2, Y2O3, Sc2O3, Al2O3, SrTiO3, BaxSr1 - xO3 및 BaSrTiO3으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터.
  7. 하부전극;
    상기 하부전극 상에 형성되고 알루미늄금속산화질화막인 유전막; 및
    상기 유전막 상에 형성된 상부전극
    을 포함하는 캐패시터.
  8. 제7항에 있어서,
    상기 유전막은 알루미늄질화막과 금속산화막이 혼합된 캐패시터.
  9. 제1항 또는 제7항에 있어서,
    상기 하부전극은 TiN, Ru, RuO2, Ir, Pt 및 IrO2 및 인(P) 또는 비소(As)가 도핑된 폴리실리콘으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터.
  10. 제1항 또는 제7항에 있어서,
    상기 하부전극은 평판, 콘케이브 및 실린더형의 그룹 중에서 선택된 어느 하나의 모양인 캐패시터.
  11. 하부전극을 형성하는 단계;
    상기 하부전극 상에 알루미늄질화막과 금속산화막이 적층된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조방법.
  12. 제11항에 있어서,
    상기 유전막은 상기 알루미늄질화막과 금속산화막이 적어도 1회 이상 번갈아 반복되는 캐패시터의 제조방법.
  13. 제11항에 있어서,
    상기 유전막을 형성하는 단계에서 또는 상기 유전막을 형성하는 단계 후 열처리를 추가로 실시하는 캐패시터의 제조방법.
  14. 제13항에 있어서,
    상기 열처리로 상기 알루미늄질화막과 상기 금속산화막 사이에 산화질화막을 형성하는 캐패시터의 제조방법.
  15. 제14항에 있어서,
    상기 산화질화막은 AlMXOYNZ, AlOXNY 및 MOXNY(x,y,z는 자연수)으로 이루어진그룹 중에서 선택된 어느 하나인 캐패시터의 제조방법.
  16. 제15항에 있어서,
    상기 산화질화막에서 M은 Ti, La, Ta, Zr, Hf, Y, Sc, Al, Sr 및 Ba으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터의 제조방법.
  17. 제13항에 있어서,
    상기 열처리로 상기 알루미늄질화막과 상기 금속산화막을 알루미늄금속산화질화막으로 바꾸는 캐패시터의 제조방법.
  18. 제13항에 있어서,
    상기 유전막을 형성하는 단계 후의 열처리는 급속열처리(Rapid Thermal Process)로 실시하고 400℃∼800℃의 온도에서 실시하는 캐패시터의 제조방법.
  19. 제11항에 있어서,
    상기 금속산화막은 TiO2, La2O3, Ta2O4, ZrO2, HfO2, Y2O3, Sc2O3, Al2O3, SrTiO3, BaxSr1 - xO3 및 BaSrTiO3으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터의 제조방법.
  20. 제11항에 있어서,
    상기 알루미늄질화막과 상기 금속산화막은 인시튜(In-Situ)로 형성하는 캐패시터의 제조방법.
  21. 제20항에 있어서,
    상기 알루미늄질화막과 상기 금속산화막은 원자층증착법(Atomic Layer Deposition)으로 형성하는 캐패시터의 제조방법.
  22. 제11항에 있어서,
    상기 하부전극은 TiN, Ru, RuO2, Ir, Pt 및 IrO2 및 인(P) 또는 비소(As)가 도핑된 폴리실리콘으로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터의 제조 방법.
  23. 제11항에 있어서,
    상기 하부전극은 평판, 콘케이브 및 실린더형의 그룹 중에서 선택된 어느 하나의 모양인 캐패시터의 제조방법.
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