KR100555543B1 - 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법 - Google Patents

원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법 Download PDF

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Abstract

원자층 증착법에 의한 고유전막 형성 방법 및 그 고유전막을 갖는 커패시터의 제조 방법을 개시한다. 본 발명에 따른 고유전막 형성 방법은, 원자층 증착법을 사용하여 고유전율의 유전막을 형성하는 방법으로서, 금속 성분을 포함하는 전구체를 공급한 후 퍼지하는 단계와, 산화제를 공급한 후 퍼지하는 단계와, 질소 성분을 포함하는 반응 소스를 공급한 후 퍼지하는 단계를 포함한다.
고유전막, 원자층 증착법

Description

원자층 증착법에 의한 고유전막 형성 방법 및 그 고유전막을 갖는 커패시터의 제조 방법{Method for forming high dielectric layer by atomic layer deposition and method for manufacturing capacitor having the layer}
도 1은 종래의 방법에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 전류밀도 대 인가 전압 특성을 나타내는 그래프이다.
도 2는 종래의 방법에 의해 증착된 HfON막에 대한 토프-심스(TOF SIMS) 분석 결과를 나타내는 그래프이다.
도 3은 종래의 방법에 의해 증착된 후 어닐링 처리된 HfON막에 대한 토프-심스 분석 결과를 나타내는 그래프이다.
도 4는 본 발명의 제 1 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다.
도 5는 본 발명의 제 2 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다.
도 6은 종래의 방법에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터와, 본 발명에 따라 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 커패시턴스-인가 전압(C-V) 특성을 나타내는 그래프이다.
도 7은 종래의 방법에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터와, 본 발명에 따라 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 전류밀도 대 인가 전압 특성을 나타내는 그래프이다.
도 8은 본 발명의 제 3 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다.
도 9는 본 발명의 제 4 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다.
도 10은 본 발명의 제 5 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄스 다이아그램이다.
도 11 내지 도 15은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시예에 따라 제조된 커패시터의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 층간 절연막 120: 플러그
130: 하부 전극 140: 전처리막
150, 155: 고유전막 160: 상부 전극
본 발명은 반도체 소자에 사용되는 고유전막의 형성 방법 및 커패시터 제조 방법에 관한 것으로, 보다 상세하게는 원자층 증착법(Atomic Layer Deposition : ALD)을 이용한 고유전막 형성 방법 및 고유전막을 갖는 커패시터의 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 및 대용량화의 경향에 따라 MOSFET의 게이트 절연막 또는 커패시터 유전막에 고유전율의 물질을 적용하고자 하는 연구가 급속도로 이루어지고 있다. 고유전막을 게이트 절연막으로 사용할 경우, 동일한 등가 산화막 두께(Toxeq)를 갖는 고유전막은 SiO2에 비하여 물리적인 두께가 두껍기 때문에 전자의 터널링으로 인한 누설 전류의 급격한 증가를 줄일 수 있다. 예를 들어, SiO2막을 게이트 절연막으로 사용할 경우 15Å 이하의 두께에서는 전자의 터널링으로 인해 누설 전류가 급격히 증가하지만, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 타이타늄 산화막(TiO2 ) 등의 고유전막을 게이트 절연막으로 사용할 경우에는 동일한 등가 산화막 두께에서도 누설 전류의 급격한 증가를 억제할 수 있다.
그러나, 고유전막을 MOSFET 소자의 게이트 절연막에 적용할 경우, 여러 가지 문제점들이 나타나고 있다. 예를 들어, HfO2 및 ZrO2 등의 고유전막을 게이트 절연막으로 사용할 경우, 상부의 폴리실리콘 게이트 전극으로부터의 B, P, As 등의 도펀트 확산으로 인하여, 채널(channel)에서의 캐리어 이동도(mobility)를 저하시키게 된다. 또한, HfO2 등의 고유전막은 후속의 열처리 공정에 의해 쉽게 결정화될 수 있는데, 이와 같은 결정화는 누설 전류를 일으키게 하는 원인이 된다. 따라서, 게이트 절연막으로 고유전막을 사용할 경우, 상부의 폴리실리콘 게이트 전극으로부터의 도펀트 확산을 억제하고, 열처리 온도에 따른 열적 안정성을 확보할 필요가 있다.
이와 같은 도펀트 확산의 방지 및 열적 안정성의 확보를 위하여, HfO2 또는 ZrO2 막 등 고유전율의 산화막 내에 질소를 첨가하여 HfON 또는 ZrON막 등의 고유전율의 질화산화막을 얻고자 하는 연구가 진행되고 있다. 즉, HfO2 또는 ZrO2 등의 고유전막 내에 질소를 첨가하여 고유전율의 질화산화막을 형성함으로써 상부의 전극으로부터 유래되는 불순물의 이동을 막아주고, 고유전막의 결정화 온도를 상승시켜 열적 안정성을 확보할 수 있게 된다. HfON 또는 ZrON 등의 질화산화막을 제조하는 방법에는 HfO2 또는 ZrO2등의 산화막을 증착한 후 NH3 또는 N 2O 분위기에서 어닐링하는 질화 처리를 진행하는 방법이 있으나 이는 HfO2 또는 ZrO2등의 박막 내에 원하는 N의 프로파일을 얻기 힘들고, 후속 질화 처리라는 새로운 공정이 추가되는 단점이 있다.
고유전율의 질화산화막을 얻기위해, N이 포함된 새로운 Hf 전구체(Hf precursor)를 이용하여 ALD 방식으로 HfON막을 증착하는 방법이 개발되고 있다. 그러나, Hf[N(CH3)2]4 처럼 전구체에 N이 포함되어 있는 경우에는, 전구체 내의 질소와 탄소 간의 N-C 결합이 매우 강하기 때문에 H2O 등의 산화제를 사용하여 HfON막을 증착하더라도 막 내에는 탄소가 잔존하게 된다. HfON막 내에 잔존하는 탄소는 막의 전기적 특성을 저하시키는 요인이 된다.
도 1은 종래의 ALD에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 인가 전압 대 전류 밀도 특성을 나타내는 그래프이다. 도 1에는 2개의 곡선이 나타나는데, 실선으로 표시된 곡선은 증착된 상태의 HfON막에 대한 것이고, 점선으로 표시된 곡선은 증착후 800℃의 온도에서 질소 분위기로 어닐링 처리된 HfON막에 대한 것이다. 이 2가지 HfON막은 모두, Hf[N(CH3)2]4 전구체와 H2O 산화제를 이용하여 300℃의 온도에서 ALD로 증착하여 형성된 것이다. 즉, 각 곡선에 대응되는 HfON막은 Hf[N(CH3)2]4 전구체 공급 → 퍼지 → H2 O 산화제 공급 → 퍼지의 과정을 여러 번 되풀이하여 형성된 것이다.
도 1에 도시된 바와 같이, 종래의 ALD 방법에 따라 증착된 HfON막(실선)은 2V의 인가 전압에서도 약 0.5A/cm2의 누설전류의 전류 밀도를 보이는 등 악화된 누설전류 특성을 보이고 있다. 종래의 ALD 방법에 따라 HfON막을 증착한 후 800℃의 온도에서 질소 분위기로 어닐링 처리하여도 누설전류 특성은 개선되지 않지 않고 있다. 이와 같이, 누설전류 값이 높은 이유는 종래의 ALD 방법에 따라 형성된 HfON막은 막 내에 상당한 양의 탄소 또는 결함이 존재하기 때문이다.
도 2는 종래의 방법에 의해 증착된 HfON막에 대한 토프-심스(TOF SIMS) 분석 결과를 나타내는 그래프이다. 토프-심스(Secondary Ion Mass Spectrometer) 분석은 원소의 정성적 분석 및 정량적 분석에 사용되는 분석 방법이다. 도 2에 도시된 바와 같이, 종래의 ALD에 의해 증착된 HfON막 내에는 다량의 탄소가 함유되어 있 다. 이와 같이 HfON막 내에 함유되어 있는 탄소는 박막의 누설전류 특성을 악화시키게 된다. 또한, 도 3은 종래의 ALD에 의해 증착된 후 어닐링 처리된 HfON막에 대한 토프-심스 분석 결과를 나타내는 그래프이다. 도 3으로부터 알 수 있는 바와 같이, 어닐링 처리된 후에도 HfON막 내의 탄소는 감소하지 않고 계속 잔존하여 HfON막의 전기적 특성을 저하시킨다. 결국, Hf[N(CH3)2]4 전구체를 이용하여 종래의 ALD에 의해 HfON막을 형성할 경우에는, 전구체 내에 N이 함유되어 있어 도펀트의 확산을 방지할 수는 있으나, HfON막 내의 탄소량의 증가로 양호한 박막 특성을 얻기가 어렵다. 또한, 후속의 열처리 공정을 추가한다 하더라도 막 내의 탄소는 거의 제거되지 않는다.
한편, 반도체 소자가 고집적화됨에 따라 소자의 안정적인 구동을 위해 필요한 단위 셀당 커패시터의 정전 용량은 일정한 반면에 단위셀당 커패시터의 면적이 감소되므로 점차 고집적화의 한계에 접근해 가고 있다. 이를 해결하기 위해 커패시터의 정전 용량을 높여서 단위셀당 축적되는 전하량을 증가시킬 필요가 있다. 커패시터의 정전 용량을 높이는 방법에는, 커패시터 유전막의 유전율을 증가시킴으로써 정전 용량을 증가시키는 방법이 있다. 기존의 실리콘 산화막(SiO2;유전율 ~3.9)이나 실리콘 질화막(Si3N4;유전율 ~7.2) 또는 실리콘 질화막/실리콘 산화막의 복합막(ONO;유전율 3.9~7.2)을 고유전율의 유전막으로 대체하는 기술이 개발되고 있다.
대체 가능한 물질의 후보로는 탄탈륨 산화막(Ta2O5;유전율 20~60), 하프늄 산화막(HfO2;유전율 ~20), 타이타늄 산화막(TiO2; 유전율 ~40), 알루미늄 산화막(Al2O3; 유전율 ~10), 란탄 산화막(La2O3; 유전율 ~20) 등의 고유전막과 강유전체 복합막(예를 들어, 유전율이 수십 내지 수천에 이르는 PZT, PLZT, BST, STO 등) 등이 있다. 그러나 유전체의 유전율이 높다고 하여 바로 이를 반도체 소자에 적용할 수 있는 것은 아니다. 새로운 유전 물질을 적용할 것인지의 여부는 기존 반도체 공정과의 적합성, 전극 패턴 및 에칭 공정의 안정성, 안정적인 장치 제작의 가능성, 양산성, 경제성, 소자 동작의 안정성 등을 종합적으로 고려하여 결정하여야한다.
유전막을 증착시키는 방법에는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 등의 방법이 있는데, 3차원 구조의 복잡한 하부 전극을 갖는 커패시터에는 CVD 또는 ALD를 사용하는 것이 더 유리하다. CVD 또는 ALD로 증착하기 위해서는 전구체와 산화제가 필요하다. 고유전막 증착을 위한 전구체로는, 금속 염화물 계열 등의 금속 할로겐화물과, 금속 알콕사이드(metal alkoxide), 금속 베타-디케토네이트(metal β-diketonate) 등의 유기 금속 소스(Metal Organic source; MO source) 가 있고, 산화제로는 O2, O3, H2O 등이 있다.
CVD는 전구체와 산화제 등 막 형성을 위한 원료 가스들을 반응기에 동시에 공급하여 반응시켜 박막을 증착시키지만, ALD는 막 형성을 위한 원료 가스들을 동시에 공급하지 않고 시분할하여 독립적인 펄스 형태로 공급한다. 이러한 ALD는 원료 가스들을 공급하는 사이마다 비활성 가스에 의한 퍼지 단계(purge step)를 개재 시켜, 반응(또는 화학 흡착)하지 않고 남아 있는 가스나 부산물등을 제거한다.
예를 들어 반응기에 전구체 공급 후 비활성 가스(퍼지 가스)를 공급하여 반응기를 퍼지하면, 웨이퍼 표면에는 화학 흡착한 전구체가 단층 수준으로 얇게 남아 있고 나머지 전구체는 모두 반응기를 빠져 나가게 된다. 그 후 산화제를 공급하면 웨이퍼 표면의 전구체와 반응하여 원하는 유전막 또는 금속 산화막을 얇게 (거의 단층 수준으로) 형성한다. 이 후 반응기 내의 물리 흡착된 산화제나 부산물을 제거하는 퍼지 단계를 수행한다. 이와 같이 전구체 공급 → 퍼지 → 산화제 공급 → 퍼지로 이루어지는 과정을 ALD 공정의 1 사이클이라 하며, 사이클의 수를 조절함으로써 원하는 두께로 막을 형성할 수 있다. 이러한 ALD에 의한 막 증착 방법은 CVD에 비하여 우수한 막질, 3차원 구조에서의 양호한 단차 피복성(step coverage), 얇은 유전막에서의 두께 제어의 용이성 등으로 인하여 CVD 보다 우수한 방법인 것으로 알려져 있다. 따라서, DRAM 등 반도체 소자의 설계규칙이 감소할수록 ALD에 의한 고유전막 형성이 선호된다.
ALD에 의한 고유전막 증착시, 특정 고유전 물질만을 단독으로 형성하는 것보다 고유전 물질의 복합막을 형성하는 것이 유전막 특성에 유리하다. 통상, 특정 고유전 물질로만 이루어진 유전막을 사용할 때는 몇가지 문제점이 존재하기 때문이다. 예를 들어 HfO2막은 20 정도의 고유전율을 가지고 있지만, ALD에 의해 형성된 HfO2막은 400 ℃ 정도의 온도에서도 결정화가 된다. HfO2막이 결정화되면, 커패시터 제조 후 결정립 사이로 누설 전류가 흐르게 되어 커패시터의 전기적 특성이 열 화된다. 따라서, 유전율이 높으면서도 비정질 상태로 유지되는 것이 중요하다.
비정질 특성을 유지하는 고유전막을 ALD에 의해 형성하는 방법중 하나는 2 종의 고유전체 산화막을 적층하여 복합막을 형성하는 것이다. 예를 들어 ALD를 이용하여 Al2O3막과 HfO2막을 적층하여 복합막을 형성시킬 수 있다. Al 2O3막의 유전율은 HfO2막의 유전율 보다 낮으나 결정화 온도가 900℃ 이상이므로 일반적인 반도체 공정 온도 범위에서는 결정화가 일어나지 않는다. Al2O3막과 HfO2막을 적층하여 형성한 복합막(Al2O3막/ HfO2막의 복합막)의 유전율 및 결정성은 복합막 내의 Al과 Hf의 비율에 따라 결정된다. 즉, 복합막 내에 Hf의 비율이 커지면 복합막의 유전율 및 결정성은 증가하고 Hf의 비율이 작아지면 유전율 및 결정성은 감소한다. 한국공개특허공보 제 2001-0063452호에는 ALD를 사용하여 Ta2O5 와 TiO2 를 교대로 증착하여 적층한 후 후속의 열처리에 의해 Ta2O5 과 TiO2 의 적층 구조를 단일 화합물층으로 전환하는 방법이 개시되어 있다.
비정질 특성을 유지하는 고유전막을 ALD에 의해 형성하는 다른 방법으로는 고유전 물질에 질소 성분을 첨가하는 것이다. 예를 들어, ALD에 의해 HfO2막을 증착한 후 질소 분위기에서 어닐링하여 하프늄 질화산화막(HfON)을 형성할 수 있다. HfON막의 유전율은 HfO2의 유전율에 비하여 약간 작지만 HfON막의 결정화 온도는 HfO2막의 결정화 온도에 비하여 더 높다. 따라서 HfON막이 HfO2보다 안정된 누설 전류 특성을 얻는 데에 더 유리하다. 또한, 전술한 바와 같이, HfON막 내의 질소 성분은 상하부 전극으로부터 유래되는 불순물의 이동을 막아주는 역할을 하여 유전막의 안정화에 기여한다. 그러나, 질소 분위기에서의 어닐링 처리로는 HfON막 내에 원하는 N의 프로파일을 얻기 힘들고 후속의 질화 처리라는 새로운 공정이 추가되는 단점이 있다. 한국공개특허공보 제 2000-0013654호에는 ALD에 의해 형성된 알루미늄 질화막(AlN)을 산소 분위기에서 열처리하여 알루미늄 질화산화막(AlON)을 형성하는 방법이 개시되어 있다.
비정질 특성을 유지하는 고유전막을 ALD에 의해 형성하는 또다른 방법으로 3성분 이상의 복합막을 형성하는 방법이 있다. 예를 들어, ALD에 의해 하프늄 질화산화막과 알루미늄 질화산화막을 적층하여 하프늄 질화산화막/알루미늄 질화산화막의 복합막을 형성할 수 있다. 이와 같은 복합막은 전술한 하프늄 산화막/알루미늄 산화막의 복합막과 하프늄 질화산화막의 장점을 함께 갖춘 유전막으로 기대된다. 즉, 상기 복합 산화막에 질소 성분이 추가됨으로써 적은 농도의 알루미늄만으로도 불순물 확산에 대한 장벽 역할과 고유전율 특성 및 높은 결정화 온도 특성을 유지할 수 있다. 한국공개특허공보 제 2002-0002156 호에는 ALD를 이용하여 TiO2 과 TaON 을 적층한 후 후속의 열처리에 의해 단일한 TaON/TiO2 복합막을 형성하는 방법이 개시되어 있다. 이러한 고유전율의 복합막은 종래의 CVD에 의해서는 정확히 구현하기 어렵기 때문에 ALD 방식으로만 구현하여야 한다. ALD 방식으로 복합막을 증착하는 경우에는 공급되는 소스 가스의 순서 및 사이클 수를 조절함으로써 원하 는 두께와 조성의 복합막을 정확히 구현할 수 있다.
그러나, ALD 방식에 의한 고유전율 복합막 형성은 퍼지 단계를 포함하여 여러 단계의 원료 가스 공급을 필요로 하기 때문에 양산성이 떨어진다는 문제점이 있다. 예를 들어, 복합막 내에 2 종의 금속 성분을 포함하도록 HfON막과 AlON막의 적층막을 형성할 경우, "Hf의 원료 가스인 HfCl4 공급 → 퍼지 → O2 공급 → 퍼지 → 질소 분위기에서의 어닐링 → Al의 원료 가스인 TMA(trimethylaluminum) 공급 → 퍼지 → O2 공급 → 퍼지 → 질소 분위기에서의 어닐링" 과 같이 많은 공정수의 가스 공급 단계 또는 어닐링을 거치기 때문에 양산성이 떨어진다는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 고유전막 내에 탄소 등 결함을 줄여주어 누설전류 특성을 개선할 수 있고 고유전막 내에 N의 양을 정밀하게 조절할 수 있는 ALD에 의한 고유전막 형성 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 양산성을 개선하고 조성과 두께를 정확히 제어할 수 있으며 안정된 누설전류 특성을 확보할 수 있는 ALD에 의한 고유전율의 복합막 형성 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 방법에 의해 형성된 고유전율 복합막을 포함하는 커패시터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제 1 양태에 따르면, ALD 방식에 의해 고유전막을 형성하는 방법으로서, (a) 금속 성분을 포함하는 전구체를 공급한 후 퍼지하는 단계와, (b) 산화제를 공급한 후 퍼지하는 단계와, (c) 질소 성분을 포함하는 반응 소스를 공급한 후 퍼지하는 단계를 포함하는 고유전막 형성 방법을 제공한다. 이 경우, 상기 (b) 단계와 상기 (c) 단계는 서로 순서를 바꾸어 실시할 수 있으며, 동시에 실시할 수도 있다. 또한, 상기 고유전막의 형성 방법에 의하면, 상기 (c) 단계 후에, 산화제를 공급한 후 퍼지하는 단계를 더 포함할 수도 있다.
여기서, 상기 금속 성분을 포함하는 전구체는 Hf와 O, C, H 또는 N이 결합된 구조를 갖는 Hf 전구체이고, 상기 고유전막의 형성 방법에 의해 형성되는 고유전막은 HfON막일 수 있다. 이 경우, 상기 Hf 전구체로는, Hf[N(CH3)2]4, Hf[N(C 2H5)2]4 또는 Hf[N(C2H5)CH3]4 를 사용할 수 있다.
또한, 상기 (b) 단계에서 공급되는 상기 산화제는 O3, H2O, H2O2 , CH3OH, C2H5OH 또는 C3H7OH 일 수 있다. 또한, 상기 (c) 단계에서 공급되는 질소 성분을 포함하는 상기 반응 소스는 NH3 가스, N2O 가스, NO 가스 또는 NH3 플라즈마일 수 있다.
또한, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은 ZrO2, ZrON, Al2O3, Ta2O5, TiO2, SrTiO3, TiAlO, HfAlO 또는 HfTiO 에 질소가 첨가된 단일막 또는 이들의 복합막일 수 있다. 이 경우, 상기 고유전막을 형성하기 위해 사용되는 전구체는 O, C, H 또는 N이 결합된 구조를 가질 수 있다.
상기 고유전막 형성 방법에 의해 형성되는 고유전막은, 반도체 장치의 게이트 절연막으로 사용될 수 있다. 또한, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은, 커패시터 유전막으로도 사용될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제 2 양태에 따르면, ALD 방식에 의해 고유전막을 형성하는 방법으로서, 제 1 금속 성분을 포함하는 제 1 반응 소스를 공급한 후 퍼지하는 단계, 상기 제 1 금속 성분과 다른 제 2 금속 성분을 포함하는 제 2 반응 소스를 공급한 후 퍼지하는 단계, 질소 성분을 포함하는 제 3 반응 소스를 공급한 후 퍼지하는 단계 및 산화제를 공급한 후 퍼지하는 단계를 포함하는 고유전막 형성 방법을 제공한다.
상기 본 발명의 제 2 양태에 따른 고유전막 형성 방법은 상기 제 2 반응 소스를 공급한 후 퍼지하는 단계 후에, 상기 제 1 반응 소스를 공급한 후 퍼지하는 단계를 더 포함할 수 있다.
이 때, ALD에 의해 형성된 상기 고유전막은 치밀하지 못하므로 상기 방법에 의해 증착된 고유전막을 치밀화하기 위한 열처리 단계를 더 포함할 수 있다. 이 열처리 단계는 O2, O3, N2O, Ar, N2, H2, He 또는 NH3 또는 이들의 조합이 포함된 분위기에서 상온 내지 600℃의 온도 및 0.1 내지 760 torr의 압력에서 수행되는 것이 바람직하다. 또한 이 열처리 단계 중에 추가로 오존, 플라즈마, UV 램프 등의 에너지원을 공급할 수 있다.
상기 본 발명의 제 2 양태에 따른 고유전막 형성 방법에서, 상기 제 1 금속 성분 및 상기 제 2 금속 성분은 탄탈륨, 하프늄, 타이타늄, 알루미늄, 란탄으로 이루어진 군에서 선택될 수 있다.
상기 본 발명의 제 2 양태에 따른 고유전막 형성 방법에서, 상기 제 1 반응 소스 및 상기 제 2 반응 소스는 금속 알콕사이드(metal alkoxide)와 금속 베타-디케토네이트(metal beta-diketonate) 등의 유기 금속물, 또는 금속 할로겐화물일 수 있다.
상기 본 발명의 제 2 양태에 따르면, 상기 고유전막 형성 방법에 의해 얻어지는 고유전막은 상기 제 1 금속 성분을 포함하는 제 1 금속 산화물과 상기 제 2 금속 성분을 포함하는 제 2 금속 산화물이 혼합된 상태에서 질소 성분이 포함된 단일 복합막으로 되어 있다. 따라서, 상기 방법에 의해 얻어지는 고유전막은 2종의 금속 질화산화막이 적층된 적층 복합막 상태로 있는 것이 아니라 2종의 금속 질화물이 서로 혼합되어 형성된 단일 복합막 상태로 있게 된다.
상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 탄탈륨 산화막, 하프늄 산화막, 타이타늄 산화막, 알루미늄 산화막, 란탄 산화막으로 이루어진 군에서 선택될 수 있다. 상기 본 발명의 제 2 양태에 따른 고유전막 형성시 기판 온도는 100 내지 700 ℃ 인 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명의 제 3 양태에 따르 면, 반도체 기판 상에 하부 전극을 형성하는 단계, 상기 제 2 양태에 따른 고유전막 형성 방법에 의해 상기 하부 전극 상에 고유전막을 형성하는 단계 및 상기 고유전막 상에 상부 전극을 형성하는 단계를 포함하는 커패시터 제조 방법을 제공한다.
상기 상부 전극 및 하부 전극의 재료로 실리콘, 금속, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 질화산화물을 사용할 수 있다. 특히 유전막과의 반응을 억제하기 위하여 상부 전극의 재료로 질화타이타늄막(TiNx)을 사용하는 것이 바람직하다.
상기 하부 전극과 상기 고유전막 사이의 반응 또는 확산을 방지하기 위하여 상기 하부 전극 형성 단계와 상기 고유전막 형성 단계 사이에 전처리막을 형성하는 단계를 더 포함할 수 있다. 이 전처리막은 급속 열산화(RTO; Rapid Thermal Oxidation) 또는 급속 열질화(RTN; Rapid Thermal Nitridation) 또는 이들의 조합 등의 급속 열처리 공정(RTP; Rapid Thermal Processing)을 사용하여 형성된 실리콘 산화막, 실리콘 질화막 또는 실리콘 질화산화막일 수 있다. 또한 상기 전처리막은 ALD 또는 CVD 방법을 이용하여 형성된 실리콘 산화막, 실리콘 질화막 또는 실리콘 질화산화막일 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예들로 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위 해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
우선 본 발명의 제 1 양태에 따른 고유전막 형성 방법을 설명한다. 이에 대한 구체적인 실시예는 제 1 및 제 2 실시예로서 각각 도 4 및 도 5에 나타나 있다.
도 4는 본 발명의 제 1 실시예에 따라 ALD 공정으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다. 본 실시예에서는 고유전막으로서 HfON막을 형성하는 방법을 설명한다. 또한, 본 실시예에서는 HfON막 형성을 위한 Hf 전구체로서 TDMAH, 즉 Hf[N(CH3)2]4를 사용한다. 그러나, HfON막 형성을 위한 Hf 전구체로서 Hf[N(CH3)2]4 이외에도, Hf[N(C2 H5)2]4 또는 Hf[N(C2H5)CH3]4 를 사용할 수도 있다.
도 4를 참조하면, 게이트 절연막을 형성하기 위해, 반도체 기판 상에 먼저 Hf 전구체인 Hf[N(CH3)2]4 을 공급하여 Hf를 포함하는 화학 흡착층을 형성한다. 그 후, 반도체 기판에 물리 흡착된 Hf 화합물이나 CH 기 등 부산물을 제거하기 위해 Ar, He 또는 N2 등의 퍼지 가스를 이용하여 퍼지한다.
그 다음에, 반도체 기판 상에 화합 흡착된 Hf 화합물, 즉 HfN을 산화시키기 위해 H2O 를 공급한다. 이러한 H2O의 공급에 의해 상기 HfN막은 산화되어 HfON막을 형성하게 된다. 상기 산화 단계에서 공급되는 산화제로는 H2O 이외에 O3, H 2O2, CH3OH, C2H5OH 또는 C3H7OH를 사용할 수도 있다. 상기 산화 단계 후에는, 남아 있는 부산물이나 산화제를 제거하도록 Ar, He 또는 N2 등의 퍼지 가스로 퍼지한다. 이와 같은 산화 단계 후의 퍼지 과정을 수행한 후에도 HfON막 내에는 CH 기가 남아 있게 되어 상당량의 탄소가 잔존한다.
그 후, 탈착되지 않고 남아 있는 CH 기를 제거하고 HfON막의 열적 안정성을 향상시키기 위해 HfON막 내에 질소 성분이 주입되도록 NH3 가스를 일정 시간 공급한다. 이에 의하여 HfON막 내에 잔존하는 상당량의 탄소는 제거되고 HfON막 내에 질소 성분이 첨가된다. 그 후, 남아 있는 부산물을 제거하도록 Ar, He 또는 N2 등의 퍼지 가스로 퍼지한다. 이로써 본 실시예에 의한 HfON막 형성 공정의 1 사이클이 종료된다. 이러한 사이클을 계속 반복함으로써 원하는 두께의 HfON막을 형성할 수 있다.
전술한 바와 같이, 본 실시예에서는 H2O 산화제 공급 단계 후 ALD 방식에 의한 NH3 가스 공급을 수행함으로써 HfON막 내에 잔존하는 탄소량를 감소시킬 뿐만 아니라 HfON막의 열적 안정성을 향상시키게 된다. 또한, NH3 가스의 공급량을 조절함으로써 HfON막 내에 존재하는 질소량을 각각의 공정 조건에 알맞게 정밀하게 조절할 수 있게 된다. 이에 따라, 본 실시예에 의해 형성되는 HfON막의 전기적 특성, 특히 누설전류 특성이 상당히 개선된다. 본 실시예에서는 Hf 전구체 공급 및 퍼지, 산화제 공급 및 퍼지, NH3 가스 공급 및 퍼지의 순서로 진행하여 HfON막을 형성하고 있으나, 산화제 공급 및 퍼지와 NH3 가스 공급 및 퍼지 단계를 서로 순서를 바 꾸어 실시할 수도 있고, 산화제 공급과 NH3 가스 공급을 동시에 실시할 수도 있다. 또한, 본 실시예에서는 HfON막 내에 잔존하는 탄소를 제거하고 막 내에 질소 성분을 첨가하기 위해 NH3 가스를 사용하고 있으나, NH3 가스 대신에 N2O 가스, NO 가스 또는 NH3 플라즈마를 사용할 수도 있다.
도 5는 본 발명의 제 2 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다. 본 발명의 제 2 실시예에 따른 고유전막 형성 방법은, NH3 가스 공급 및 퍼지 단계 후에 H2O 산화제를 다시 공급 및 퍼지하는 단계를 더 포함하는 것을 제외하고는 전술한 제 1 실시예에 따른 고유전막 형성 방법과 동일한다.
도 5를 참조하면, 게이트 절연막을 형성하기 위해, 반도체 기판 상에 Hf[N(CH3)2]4 을 공급하고 퍼지하여, 기판 상에 HfN층을 형성한다. 그 후, HfN층을 산화시키기 위해 산화제로서 H2O 를 공급한 후 퍼지하여 다량의 탄소가 잔존하는 HfON막을 형성한다. 그 후, NH3 가스를 공급하고 퍼지하여 HfON막 내에 잔존하는 탄소를 제거하고 막 내에 질소 성분을 첨가한다. 이에 의하여 HfON막의 전기적 특성 및 열적 안정성이 향상된다.
그 다음에는, H2O 산화제를 다시 공급하고 퍼지한다. 이와 같이 NH3 가스 공급 후 다시 H2O 산화제를 공급하여 HfON막 내에 산소를 더 보충함으로써 HfON막의 막질을 더 치밀하게 한다. 이에 의해 고유전율을 가진 HfON막의 열적 특성 및 기계적 특성은 더욱 향상된다. 이와 같은 1 사이클의 공정을 계속 반복함으로써 원하는 두께의 HfON막을 형성하게 된다.
도 6은 종래의 방법에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터와, 본 발명에 따라 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 커패시턴스-인가 전압(C-V) 특성을 나타내는 그래프이다. 또한, 도 7은 종래의 방법에 의해 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터와, 본 발명에 따라 형성된 HfON막을 게이트 절연막으로 사용하는 MOS 트랜지스터의 전류 밀도 대 인가 전압 특성을 나타내는 그래프이다. 각 그래프에서 점선은 종래 방법에 따라 형성된 HfON막의 특성을 나타내고, 실선은 본 발명에 따라 형성된 HfON막의 특성을 나타낸다.
도 6을 참조하면, 종래와 같이 NH3 가스 공급 및 퍼지 단계를 수행하지 않은 경우의 커패시턴스 값과, 본 발명과 같이 NH3 가스 공급 및 퍼지 단계를 수행한 경우의 커패시턴스 값은 거의 차이가 없다. 그러나, 도 7로부터 알 수 있는 바와 같이, 본 발명에 따라 NH3 가스 공급 및 퍼지 단계를 수행하여 형성된 HfON막의 누설전류는, NH3 가스 공급 단계를 수행하지 않은 종래에 비하여 약 1000 분의 1 보다 더 작은 값을 나타낸다. 이는 ALD에 의한 HfON막 형성시 NH3 가스를 공급함으로써 HfON막 내의 탄소 등 결함을 최소화하여 동일한 커패시턴스 값에서도 누설전류를 1000배 이상 개선시킬 수 있다는 결과를 보여주고 있다. 이상 실시예서는 게이트 절연막으로 사용하기 위해 고유전막을 형성하는 경우를 설명하였으나, 본 발명에 따라 형성되는 고유전막은 게이트 절연막 이외에 커패시터 유전막으로도 사용될 수 있다. 즉, 커패시터의 하부 전극 상에 전술한 실시예에 따른 방법을 이용하여 고유전막을 형성함으로써 높은 커패시턴스와 향상된 전기적 특성을 갖는 커패시터를 제조할 수 있다.
전술한 실시예에서는, Hf 전구체를 사용하여 HfON막을 형성하는 방법에 대하여 설명하였다. 그러나, 본 발명에 따르면, 금속 전구체의 종류를 달리함으로써 HfON막 이외에도 ZrO2, ZrON, Al2O3, Ta2O5, TiO 2, SrTiO3, TiAlO, HfAlO, HfTiO 에 질소가 첨가된 단일막 또는 이들의 복합막을 형성할 수도 있다.
다음으로, 본 발명의 제 2 양태에 따른 고유전막 형성 방법을 설명한다. 이에 대한 구체적인 실시예들은 제 3 내지 제 5 실시예로서 각각 도 8 내지 도 10에 나타나 있다.
도 8은 본 발명의 제 3 실시예에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램이다. 제 3 실시예에서는 제 1 금속 성분 및 제 2 금속 성분 등 2 종의 금속 성분을 포함하는 고유전율의 복합막을 ALD 방식에 의해 형성한다. 본 실시예에서는 제 1 금속 성분으로서 Hf을 사용하고 제 2 금속 성분으로서 Al을 사용하는 경우를 설명하고 있으나, 제 1 금속 성분 및 제 2 금속 성분은 이외에도 다른 종류의 물질, 예를 들어 탄탈륨(Ta), 타 이타늄(Ti), 란탄(La) 등을 사용할 수도 있다. 제 1 금속 성분과 제 2 금속 성분은 서로 다른 물질로 되어 있다.
본 실시예에서는 Hf(제 1 금속 성분)을 포함하는 전구체(제 1 반응 소스)로서 HfCl4 가스를 사용한다. 만약 Ti을 제 1 금속 성분으로 사용하고자 한다면, 그 전구체로서 TiCl4를 사용할 수 있다. 또한 Al(제 2 금속 성분)을 포함하는 전구체(제 2 반응 소스)로서 TMA(TriMethyl Aluminium; 트리메틸 알루미늄)을 사용한다. Al을 포함하는 전구체로는 이외에도 TEA(TriEthyl Aluminium)를 사용할 수도 있다.
또한, 본 실시예에서 질소 성분을 포함하는 제 3 반응 소스로는 NH3를 사용하고, 산화제로는 O2 를 사용한다. 그러나, 제 3 반응 소스로 N2를 사용할 수도 있으며, 산화제로는 O2 이외에도 O3 또는 H2O를 사용할 수도 있다. 각 반응 소스 사이에는 퍼지 가스에 의해 퍼지하는 단계가 개재되어 있는 바, 이 퍼지 가스로는 Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
도 8 을 참조하면, 먼저 하부 전극이 형성된 반도체 기판 상에 제 1 반응 소스인 HfCl4를 공급하여 Hf를 포함하는 화학 흡착층을 형성한다. 그 다음에 기판에 물리 흡착된 Hf의 화합물이나 기타 부산물을 제거하기 위해 Ar등의 퍼지 가스를 이용하여 퍼지한다. 그 다음에, 상기 Hf의 화학 흡착층 상에 제 2 반응 소스로서 TMA를 공급하여 Al을 포함하는 화학 흡착층을 형성한다. 이때 Hf 원자층과 Al 원자층 사이의 반응은 Hf 원자층의 표면에서만 일어난다. 그 다음에, 화학 흡착하고 남은 상기 TMA의 부산물을 제거하기 위해 퍼지 가스로 퍼지한다.
그 후, 질소 성분을 추가하기 위하여 상기 화합 흡착물 또는 반응물에 제 3 반응 소스로서 NH3를 공급하여 상기 흡착물을 질화시킨다. 이러한 질소 성분의 추가는 본 발명에 의해 형성되는 고유전막의 결정화 온도를 증가시켜 주는 역할을 한다. 이에 따라 형성되는 고유전막은 가능하면 비정질 상태로 유지되어 결정화로 인한 결정립 사이의 누설 전류를 방지하게 된다. 그 다음에, 반응하지 않고 남은 부산물은 퍼지 가스로 퍼지한다.
그 후, 상기 복합 질화막을 산화시키기 위한 O2 공급 단계가 수행된다. O2 의 공급에 의해 상기 복합 질화막은 산화되어 하프늄 알루미늄 질화산화막(HfAlON막)을 형성하게 된다. 상기 산화 단계 후에 남아 있는 부산물을 퍼지 가스로 제거함으로써 1 사이클이 종료된다. 원하는 HfAlON막의 두께를 얻을 때까지 상기 사이클은 복수회 반복될 수 있다.
그러나 상기 방법에 의해 증착된 HfAlON막은 막질이 치밀하지 못하므로 누설 전류에 취약할 수 있다. 따라서, 유전막의 막질을 치밀하게 하기 위해 상기 증착된 상태의 HfAlON막에 대해 후속의 열처리를 수행하는 것이 바람직하다. 열처리시의 압력은 0.1 torr 내지 760 torr 로 유지하고 온도는 상온 내지 600 ℃ 로 유지한다. 열처리는 Ar, N2, H2, He, O2, NH3, O3 또는 N2O 또는 이들의 조합을 포함하는 분위기에서 수행한다. 바람직하게는, 통상 유전막 내의 산소 결핍을 보충하여 주기 위하여 O2 를 포함하는 분위기에서 열처리를 진행한다. 열처리시에 추가적인 에 너지원으로서 O3, 플라즈마-O2, UV-O3 등을 사용할 수도 있다.
상기 설명한 바와 같이, HfCl4 공급 → 퍼지 → TMA 공급 → 퍼지 → NH3 공급→ 퍼지 → O2 공급 → 퍼지의 순서로 반응 소스 및 퍼지 가스를 반응기에 공급함으로써 본 발명의 제 3 실시예에 의한 고유전율의 복합막을 형성한다. 이 때 형성된 복합 유전막은 종래의 복합 유전막과 달리 2 종의 금속 질화산화막 또는 금속 산화막이 서로 적층된(laminated) 상태로 증착되는 것이 아니라, 서로 다른 종류의 금속 성분이 서로 혼합된(mixed) 상태로 형성된다. 즉, 상기 HfAlON막은 HfON 과 AlON 이 서로 적층되어 형성된 것이 아니라 Hf 원자와 Al 원자가 서로 혼합된 상태로 증착되어 형성된 것이다.
만약, ALD에 의해 HfON 과 AlON 을 적층하여 유전막을 증착시키고자 한다면 HfCl4 공급 → NH3 공급 및 퍼지(또는 질소 분위기에서의 어닐링) → O2 공급 → 퍼지 → TMA 공급 → 퍼지 → NH3 공급 및 퍼지(또는 질소 분위기에서의 어닐링) → O2 공급 → 퍼지와 같이 많은 공정수의 원료 가스 및 퍼지 가스 공급 단계를 필요로 할 것이다. 그러나 본 실시예에서는 전술한 바와 같이 Hf 와 Al 을 서로 혼합된 상태로 증착시킨 후에 질화 (NH3 공급) 및 산화 (O2 공급) 단계를 수행하기 때문에, 공정수를 감소시킬 수 있고 이에 따라 양산성이 향상된다.
또한, 질소 성분이 추가되지 않은 HfAlO막에서는 결정화 온도를 증가시키려면 Al의 비율이 증가하여야 한다. 그러나, HfAlO막에 질소 성분을 추가시킴으로써 작은 농도의 Al만으로도 높은 결정화 온도 특성 및 고유전율 특성을 실현시킬 수 있으며 불순물의 확산을 방지시킬 수 있다.
도 9는 본 발명의 제 4 실시예에 따라 ALD 공정으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램들이다. 제 4 실시예에 따른 고유전막 형성 방법은, TMA(제 2 반응 소스) 공급 후 퍼지하는 단계와 NH3 공급 후 퍼지하는 단계 사이에 HfCl4(제 1 반응 소스)를 공급한 후 퍼지하는 단계가 더 추가된 것을 제외하면 도 8를 참조하여 설명한 본 발명의 제 3 실시예와 동일하다.
도 9를 참조하면, 1 사이클 내에 HfCl4를 한번 더 공급하여 퍼지하는 단계를 추가함으로써 HfAlON막 내의 Hf + Al 에 대한 Hf 의 조성비를 더 크게 할 수 있다. 원하는 두께의 유전막을 얻을 때까지 이와 같은 사이클을 복수회 반복할 수 있다. 따라서, 본 발명의 제 4 실시예에 따르면, Hf가 풍부한 HfAlON막을 얻을 수 있다.
도 10은 본 발명의 제 5 실시예에 따라 ALD 공정으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램들이다. 본 발명의 제 5 실시예에 따른 고유전막 형성 방법은, TMA를 제 1 반응 소스로 하고 HfCl4 를 제 2 반응 소스로 하여 HfCl4(제 2 반응 소스) 공급 후 퍼지하는 단계와 NH3 공급 후 퍼지하는 단계 사이에 TMA(제 1 반응 소스)를 공급한 후 퍼지하는 단계가 더 추가된 것을 제외하면 도 8을 참조하여 설명한 본 발명의 제 3 실시예와 동일하다.
도 10을 참조하면, 1 사이클 내에 TMA를 한번 더 공급하여 퍼지하는 단계를 추가함으로써 HfAlON막 내의 Hf + Al에 대한 Al의 조성비를 더 크게 할 수 있다. 원하는 두께의 유전막을 얻을 때까지 이와 같은 사이클을 복수회 반복할 수 있다. 따라서, 본 발명의 제 5 실시예에 따르면, Al이 풍부한 HfAlON막을 얻을 수 있다.
또한, 도 8, 도 9 및 도 10을 참조하여 각각 설명한 상기 제 3 실시예, 제 4 실시예 및 제 5 실시예의 고유전막 형성 방법들 중 2 이상의 방법을 조합하여 원하는 두께와 조성의 고유전막을 형성시킬 수도 있다. 예를 들어, 먼저 제 3 실시예에 의한 방법에 따라 HfAlON막을 형성한 후에 제 4 실시예에 의한 방법에 따라 Hf가 풍부한 HfAlON막을 형성시키되, 상기 제 3 실시예의 사이클과 제 4 실시예의 사이클 회수비를 조절하면서 상기 제 3 실시예와 제 4 실시예의 사이클을 반복하여 수행함으로써 원하는 조성과 두께의 HfAlON막을 형성시킬 수 있다.
다음으로, 도 11 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 커패시터 제조 방법에 대하여 설명한다. 본 실시예에서는 커패시터 유전막으로서 2종의 금속 성분을 포함하는 고유전율의 질화산화막(도 8 내지 도 10 참조)을 사용한다.
먼저, 도 11에 도시된 바와 같이, 반도체 기판(도시 안됨) 상에 하부 전극(130)을 형성한다. 하부 전극(130)으로는 도핑된 실리콘 또는 폴리실리콘을 사용할 수 있으며, 기타 도전성 있는 금속, 금속 산화막, 금속 질화막, 금속 질화산화막을 사용할 수도 있다. 하부 전극(130)은 유효 면적을 증가시키기 위해 3차원의 입체 구조로 형성시키는 것이 바람직한데, 그 형태로서 스택 구조, 트렌치 구조, 실린더 구조 등이 있다.
다음으로, 도 12에 도시된 바와 같이, 하부 전극(130) 상에 전처리막(140)을 형성한다. 이 전처리막(140)은 하부 전극(130)과 이 후에 형성될 유전막(도 13의 참조 부호 150 또는 도 14 및 도 15의 참조 부호 155 참조) 사이의 반응이나 확산을 방지하기 위한 것이다.
하부 전극(130)으로 실리콘을 사용하는 경우 전처리막(140)을 형성하는 일반적인 방법은 급속 열질화(Rapid Thermal Nitridation; RTN) 또는 급속 열산화(Rapid Thermal Oxidation; RTO) 등의 급속 열처리 공정(Rapid Thermal Processing; RTP)을 이용하는 방법이다. 그 외에도 CVD를 이용할 수도 있다. 이러한 방법에 의해 얇게 형성된 실리콘 산화막, 실리콘 질화막 또는 실리콘 질화산화막을 전처리막(140)으로 사용한다. 전처리막(140)은 하부 전극(130)과 유전막(150, 155) 사이의 반응이나 확산을 방지하는 역할을 하여 유전막의 열화를 억제한다. 또한 전처리막(140)은 소자 동작시 유전막에 직접 인가되는 전계를 분산시켜 누설 전류를 감소시키는 역할을 하기도 한다. 상기 RTN은 500 내지 900℃의 온도에서 NH3 또는 N2 를 포함하는 분위기에서 진행되며 상기 RTO는 500 내지 900℃의 온도에서 O2 또는 N2O 를 포함하는 분위기에서 진행된다. 이 때 활성화 에너지를 낮추기 위하여 플라즈마, 포토, 적외선 등의 에너지를 이용할 수도 있다.
다음으로, 도 13에 도시된 바와 같이, 본 발명의 제 2 양태에 의한 유전막 형성 방법(도 8 내지 도 10 참조)에 따라 상기 전처리막(140) 상에 2종의 금속 성분을 포함하는 고유전막(150)을 형성한다. 고유전막(150)의 형성 방법은 제 3 내지 제 5 실시예에서 이미 설명한 바와 같으므로 이에 대한 설명을 생략한다. 이 때 형성되는 고유전막(150)은 제 3 내지 제 5 실시예에서 설명한 HfAlON막 이외에도, HfTiON막, HfTaON막, TiTaON막, HfTiON막 등이 될 수 있다. 즉, 고유전막(150)은 Ta, Hf, Ti, Al, La으로 이루어진 군에서 선택된 서로 다른 2 개의 성분을 각각 제 1 금속 성분과 제 2 금속 성분으로 하여 형성된 복합 질화산화막일 수 있다.
다음으로, 도 14에 도시된 바와 같이, ALD에 의해 증착된 고유전막(150)을 열처리하여 막질이 치밀화된 고유전막(155)을 형성한다. 증착된 상태의 고유전막(150)은 막질이 치밀하지 못하기 때문에 누설 전류에 취약할 수 있다. 따라서, 후속의 열처리에 의해 고유전막의 막질을 치밀하게 한다. 열처리는 상온 내지 600℃의 온도 및 0.1 torr 내지 760 torr의 압력에서 Ar, N2, H2, He, O2 , NH3, O3 또는 N2O 또는 이들의 조합을 포함하는 분위기에서 진행할 수 있다. 통상 유전막 내의 산소 결핍을 보충하여 주기 위하여 O2 분위기에서 열처리하는 것이 바람직하며 본 실시예에서는 O2 와 N2가 포함된 분위기에서 열처리하였다. 이 때 O 3, 플라즈마-O2, UV-O3 등을 이용하여 열처리시 추가의 에너지를 주입할 수도 있다.
다음으로, 도 15에 도시된 바와 같이, 상기 열처리를 받은 고유전막(155) 상에 상부 전극(160)을 형성한다. 상부 전극(160)은 실리콘, 금속, 도전성 금속 산화막, 도전성 금속 질화막 또는 도전성 금속 질화산화막 등이 사용될 수 있다. 또한, 고유전막(155)과 상부 전극(160) 사이의 반응을 억제하기 위해 상부 전극(160) 으로서 타이타늄 질화(TiNx)막을 사용하는 것이 바람직하다. 이러한 타이타늄 질화막은 유전막과의 반응이 적어 유전막의 열화를 억제시켜 주는 역할을 한다.
도 16은 도 11 내지 도 15를 참조하여 설명한 방법에 의해 제조된 커패시터의 단면도를 나타낸다. 도 16에 도시된 커패시터는 스택형의 구조로 되어 있으나 트렌치형이나 실린더형 구조가 사용될 수도 있다. 플러그(120)가 형성되어 있는 층간 절연막(110)상에 전술한 실시예에 따른 커패시터 제조 방법에 의해 하부 전극(130), 전처리막(140), 고유전막(155) 및 상부 전극(160)을 차례로 적층하여 본 발명에 의한 커패시터를 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면 ALD 방식에 의해 고유전막 내에 질소를 공급하고 퍼지함으로써 탄소 등 결함을 줄여주어 누설전류 특성을 개선할 수 있고 고유전막 내에 N의 양을 정밀하게 조절함으로써 게이트 절연막 또는 커패시터 유전막으로 사용되는 고유전막의 전기적 및 열적 특성을 크게 개선할 수 있게 된다. 또한, 본 발명에 따르면 제 1 금속 성분과 제 2 금속 성분을 서로 혼합된 상태로 증착한 후에 질화 단계 및 산화 단계를 수행하기 때문에, 이종의 금속 성분을 포함하는 고유전막 및 이 고유전막을 갖는 커패시터를 제조하는 데 있어서 공정수를 감소시킬 수 있고 이에 따라 양산성을 개선할 수 있다.
또한, 제 1 금속 성분과 제 2 금속 성분을 포함하는 산화막에 질소 성분을 추가시킴으로써 높은 결정화 온도 및 고유전율 특성을 갖는 고유전막 및 커패시터을 제조할 수 있으므로 안정된 정전 용량을 확보할 수 있다. 또한, 본 발명의 ALD 에 의한 고유전막 형성 방법에 의하면, 매우 복잡한 3차원 하부 전극 구조에서도 우수한 단차 피복성을 갖는 고유전막을 원하는 두께와 조성비로 용이하게 제조할 수 있다.

Claims (27)

  1. ALD 방식에 의해 고유전막을 형성하는 방법으로서,
    (a) 금속 성분을 포함하는 전구체를 공급한 후 퍼지하는 단계;
    (b) 산화제를 공급한 후 퍼지하는 단계; 및
    (c) 질소 성분을 포함하는 반응 소스를 공급한 후 퍼지하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  2. 제1항에 있어서, 상기 (b) 단계와 상기 (c) 단계는 서로 순서를 바꾸어 실시할 수 있는 것을 특징으로 하는 고유전막 형성 방법.
  3. 제1항에 있어서, 상기 (b) 단계와 상기 (c) 단계는 동시에 실시하는 것을 특징으로 하는 고유전막 형성 방법.
  4. 제1항에 있어서, 상기 (c) 단계 후에 산화제를 공급한 후 퍼지하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  5. 제1항에 있어서, 상기 금속 성분을 포함하는 전구체는 Hf와 O, C, H 또는 N중 적어도 어느 하나가 결합된 구조를 갖는 Hf 전구체이고, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은 HfON막인 것을 특징으로 하는 고유전막 형성 방법.
  6. 제5항에 있어서, 상기 Hf 전구체는, Hf[N(CH3)2]4, Hf[N(C2H5)2]4 또는 Hf[N(C2H5)CH3]4 중의 어느 하나인 것을 특징으로 하는 고유전막 형성 방법.
  7. 제1항에 있어서, 상기 산화제는 O3, H2O, H2O2, CH3OH, C2H5OH 또는 C3H7OH 중의 어느 하나인 것을 특징으로 하는 고유전막 형성 방법.
  8. 제1항에 있어서, 질소 성분을 포함하는 상기 반응 소스는 NH3 가스, N2O 가스, NO 가스 또는 NH3 플라즈마 중의 어느 하나인 것을 특징으로 하는 고유전막 형성 방법.
  9. 제1항에 있어서, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은 ZrO2, ZrON, Al2O3, Ta2O5, TiO2, SrTiO 3, TiAlO, HfAlO 또는 HfTiO 에 질소가 첨가된 단일막 또는 이들의 복합막인 것을 특징으로 하는 고유전막 형성 방법.
  10. 제9항에 있어서, 상기 고유전막을 형성하기 위해 사용되는 전구체는 O, C, H 또는 N 중 적어도 어느 하나가 결합된 구조를 갖는 것을 특징으로 하는 고유전막 형성 방법.
  11. 제1항에 있어서, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은, 반도체 장치의 게이트 절연막으로 사용되는 것을 특징으로 하는 고유전막 형성 방법.
  12. 제1항에 있어서, 상기 고유전막 형성 방법에 의해 형성되는 고유전막은 커패시터 유전막으로 사용되는 것을 특징으로 하는 고유전막 형성 방법.
  13. ALD 방식을 이용하여 반도체 기판 상에 고유전막을 형성하는 방법에 있어서,
    (A) 제 1 금속 성분을 포함하는 제 1 반응 소스를 공급한 후 퍼지하는 단계;
    (B) 상기 제 1 금속 성분과 다른 제 2 금속 성분을 포함하는 제 2 반응 소스를 공급한 후 퍼지하는 단계;
    (C) 질소 성분을 포함하는 제 2 반응 소스를 공급한 후 퍼지하는 단계; 및
    (D) 산화제를 공급한 후 퍼지하는 단계를 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  14. 제13항에 있어서, (B) 단계 후에, 상기 제 1 반응 소스를 공급한 후 퍼지하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  15. 제13항에 있어서, 상기 (D) 단계 후에, 상기 고유전막을 치밀하게 하기 위한 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 고유전막 형성 방법.
  16. 제15항에 있어서, 상기 열처리는 O2, O3, N2O, Ar, N2, H 2, He 또는 NH3 또는 이들의 조합이 포함된 분위기에서 상온 내지 600℃의 온도 및 0.1 내지 760torr의 압력에서 수행되는 것을 특징으로 하는 고유전막 형성 방법.
  17. 제15항에 있어서, 상기 열처리 중에 플라즈마, 오존 또는 UV 램프 중의 어느 하나에 의하여 추가의 에너지를 공급하는 것을 특징으로 하는 고유전막 형성 방법.
  18. 제13항에 있어서, 상기 제 1 금속 성분 및 상기 제 2 금속 성분은 탄탈륨, 하프늄, 타이타늄, 알루미늄, 란탄으로 이루어진 군에서 선택되는 것을 특징으로 하는 고유전막 형성 방법.
  19. 제13항에 있어서, 상기 제 1 반응 소스 및 상기 제 2 반응 소스는 유기 금속물 또는 금속 할로겐화물인 것을 특징으로 하는 고유전막 형성 방법.
  20. 제19항에 있어서, 상기 유기 금속물은 금속 알콕사이드 또는 금속 베타-디케토네이트인 것을 특징으로 하는 고유전막 형성 방법.
  21. 제13항에 있어서, 상기 (A) 단계 내지 상기 (D) 단계를 수행하여 얻어지는 상기 고유전막은 상기 제 1 금속 성분을 포함하는 제 1 금속 산화물과 상기 제 2 금속 성분을 포함하는 제 2 금속 산화물이 혼합된 상태에서 질소 성분이 포함된 단일 복합막인 것을 특징으로 하는 고유전막 형성 방법.
  22. 제21항에 있어서, 상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 탄탈륨 산화막, 하프늄 산화막, 타이타늄 산화막, 알루미늄 산화막, 란탄 산화막으로 이루어진 군에서 선택되는 것을 특징으로 하는 고유전막 형성 방법.
  23. 제13항에 있어서, 상기 고유전막 형성이 기판 온도는 100 내지 700℃ 인 것을 특징으로 하는 고유전막 형성 방법.
  24. 반도체 기판 상에 하부 전극을 형성하는 단계;
    제13항 내지 제23항 중의 어느 한 항의 고유전막 형성 방법에 의해 상기 하부 전극 상에 고유전막을 형성하는 단계; 및
    상기 고유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  25. 제24항에 있어서, 상기 상부 전극 및 하부 전극은 실리콘, 금속, 도전성 금속 산화물, 도전성 금속 질화물 또는 도전성 금속 질화산화물 중의 어느 하나인 것을 특징으로 하는 커패시터 제조 방법.
  26. 제24항에 있어서, 상기 하부 전극을 형성하는 단계와 상기 고유전막을 형성하는 단계 사이에, 상기 하부 전극 상에 전처리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  27. 제26항에 있어서, 상기 전처리막은 RTP, ALD 또는 CVD 중의 어느 한 방법에 의해 형성된 SiNx, SiOx 또는 SiOxNy 중의 어느 한 성분의 막인 것을 특징으로 하는 커패시터 제조 방법.
KR1020030098232A 2003-06-24 2003-12-27 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법 KR100555543B1 (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066483A (ja) * 2006-09-06 2008-03-21 Tokyo Electron Ltd 酸化膜の形成方法、酸化膜の形成装置及びプログラム
KR101146512B1 (ko) * 2009-07-01 2012-05-29 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법 및 기판 처리 시스템
KR102199999B1 (ko) * 2020-10-08 2021-01-08 주식회사 유진테크 머티리얼즈 표면 보호 물질을 이용한 박막 형성 방법
WO2021137594A1 (ko) * 2020-01-03 2021-07-08 주식회사 유진테크 머티리얼즈 표면 보호 물질을 이용한 물질막 형성 방법

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US7087480B1 (en) 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
KR20060037894A (ko) * 2004-10-29 2006-05-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
KR100642400B1 (ko) * 2004-12-17 2006-11-08 주식회사 하이닉스반도체 반도체 장치의 유전막 제조방법
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US20060151845A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan Method to control interfacial properties for capacitors using a metal flash layer
US20060151822A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan DRAM with high K dielectric storage capacitor and method of making the same
US7316962B2 (en) * 2005-01-07 2008-01-08 Infineon Technologies Ag High dielectric constant materials
KR100620451B1 (ko) * 2005-01-10 2006-09-11 삼성전자주식회사 금속산화 합금막, 금속산화 합금막 형성 방법과 이를이용한 게이트 구조물의 제조 방법 및 커패시터의 제조 방법
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US8049264B2 (en) * 2005-01-28 2011-11-01 Qimonda Ag Method for producing a dielectric material on a semiconductor device and semiconductor device
US7508648B2 (en) 2005-02-08 2009-03-24 Micron Technology, Inc. Atomic layer deposition of Dy doped HfO2 films as gate dielectrics
US7498247B2 (en) 2005-02-23 2009-03-03 Micron Technology, Inc. Atomic layer deposition of Hf3N4/HfO2 films as gate dielectrics
KR100652420B1 (ko) * 2005-03-23 2006-12-01 삼성전자주식회사 유전막 제조방법, 그 유전막을 포함하는 ｍｉｍ 캐패시터의제조방법 및 그 유전막을 제조하기 위한 배치 타입 ａｌｄ장치
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
DE102005018029A1 (de) * 2005-04-14 2006-10-26 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Bauelements
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7390756B2 (en) 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
KR100713908B1 (ko) * 2005-06-28 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7579285B2 (en) * 2005-07-11 2009-08-25 Imec Atomic layer deposition method for depositing a layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007067366A (ja) * 2005-08-05 2007-03-15 Elpida Memory Inc 半導体記憶装置の製造方法
CN100428445C (zh) * 2005-08-05 2008-10-22 尔必达存储器株式会社 用于制造半导体存储器件的方法
KR100652426B1 (ko) 2005-08-16 2006-12-01 삼성전자주식회사 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법
US20070042130A1 (en) * 2005-08-17 2007-02-22 Applied Materials, Inc. Method of treating films using UV-generated active species
US7544596B2 (en) * 2005-08-30 2009-06-09 Micron Technology, Inc. Atomic layer deposition of GdScO3 films as gate dielectrics
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US20070059945A1 (en) * 2005-09-12 2007-03-15 Nima Mohklesi Atomic layer deposition with nitridation and oxidation
KR100680970B1 (ko) * 2005-09-29 2007-02-09 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
KR100702130B1 (ko) * 2005-09-30 2007-03-30 주식회사 하이닉스반도체 고유전율의 게이트절연막을 갖는 반도체소자 및 그제조방법
KR100670747B1 (ko) 2005-11-28 2007-01-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
KR100713922B1 (ko) * 2005-12-08 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100702133B1 (ko) * 2005-12-22 2007-03-30 주식회사 하이닉스반도체 티타늄란탄옥사이드(ＴｉＬａＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법
KR100716643B1 (ko) * 2006-06-30 2007-05-09 주식회사 하이닉스반도체 유전막의 제조 방법 및 이를 포함하는 캐패시터의 제조방법
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
US7563730B2 (en) * 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
KR100842953B1 (ko) * 2006-09-29 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법
US20090035928A1 (en) * 2007-07-30 2009-02-05 Hegde Rama I Method of processing a high-k dielectric for cet scaling
KR101417728B1 (ko) 2008-03-12 2014-07-11 삼성전자주식회사 지르코늄 유기산질화막 형성방법 및 이를 이용하는 반도체장치 및 그 제조방법
KR20090108747A (ko) * 2008-04-14 2009-10-19 삼성전자주식회사 가변적 원자층 적층 온도를 이용한 반도체 및 그 제조 방법
TW200947670A (en) * 2008-05-13 2009-11-16 Nanya Technology Corp Method for fabricating a semiconductor capacitor device
KR101552937B1 (ko) 2009-01-29 2015-09-15 삼성전자주식회사 반도체 기판의 수분 제거 방법 및 이를 이용한 원자층 증착방법
KR101599724B1 (ko) * 2009-02-16 2016-03-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP5270476B2 (ja) 2009-07-07 2013-08-21 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP2011054708A (ja) * 2009-09-01 2011-03-17 Elpida Memory Inc 絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システム
KR101523219B1 (ko) * 2010-12-27 2015-05-27 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치 및 컴퓨터 판독 가능한 기록 매체
CN102153132B (zh) * 2011-03-02 2012-11-21 复旦大学 一种高密度氧化锌纳米颗粒的制备方法
JP6087609B2 (ja) * 2012-12-11 2017-03-01 東京エレクトロン株式会社 金属化合物膜の成膜方法、成膜装置、および電子製品の製造方法
US9059089B2 (en) * 2013-02-28 2015-06-16 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US9330901B2 (en) * 2013-03-01 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen-containing oxide film and method of forming the same
JP6071825B2 (ja) * 2013-09-20 2017-02-01 株式会社東芝 不揮発性記憶装置
TWI737612B (zh) * 2015-06-18 2021-09-01 美商應用材料股份有限公司 用於均勻且共形之混成氧化鈦薄膜的沉積方法
US10204788B1 (en) 2018-01-01 2019-02-12 United Microelectronics Corp. Method of forming high dielectric constant dielectric layer by atomic layer deposition
US20210057215A1 (en) * 2019-05-03 2021-02-25 Applied Materials, Inc. Treatments to enhance material structures
US20210193468A1 (en) * 2019-05-03 2021-06-24 Applied Materials, Inc. Treatments To Improve Device Performance
KR102102609B1 (ko) * 2019-09-24 2020-04-21 서울대학교 산학협력단 유전체막의 형성 방법, 반도체 소자의 제조방법 및 그에 따라 제조된 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013654A (ko) 1998-08-12 2000-03-06 윤종용 원자층 증착 방법으로 형성한 알루미나/알루미늄나이트라이드복합 유전체막을 갖는 캐패시터와 그제조 방법
KR100705926B1 (ko) 1999-12-22 2007-04-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR20020002156A (ko) 2000-06-29 2002-01-09 박종섭 커패시터 제조방법
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
US6607973B1 (en) * 2002-09-16 2003-08-19 Advanced Micro Devices, Inc. Preparation of high-k nitride silicate layers by cyclic molecular layer deposition
US20040144980A1 (en) * 2003-01-27 2004-07-29 Ahn Kie Y. Atomic layer deposition of metal oxynitride layers as gate dielectrics and semiconductor device structures utilizing metal oxynitride layers
US6930059B2 (en) * 2003-02-27 2005-08-16 Sharp Laboratories Of America, Inc. Method for depositing a nanolaminate film by atomic layer deposition
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066483A (ja) * 2006-09-06 2008-03-21 Tokyo Electron Ltd 酸化膜の形成方法、酸化膜の形成装置及びプログラム
KR101131645B1 (ko) * 2006-09-06 2012-03-28 도쿄엘렉트론가부시키가이샤 반도체 처리용의 성막 방법 및 장치
KR101146512B1 (ko) * 2009-07-01 2012-05-29 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법 및 기판 처리 시스템
WO2021137594A1 (ko) * 2020-01-03 2021-07-08 주식회사 유진테크 머티리얼즈 표면 보호 물질을 이용한 물질막 형성 방법
KR102199999B1 (ko) * 2020-10-08 2021-01-08 주식회사 유진테크 머티리얼즈 표면 보호 물질을 이용한 박막 형성 방법

Also Published As

Publication number Publication date
US20080268653A1 (en) 2008-10-30
US20040266217A1 (en) 2004-12-30
US7396719B2 (en) 2008-07-08
KR20050005726A (ko) 2005-01-14

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