KR100652426B1 - 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법 - Google Patents

도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법 Download PDF

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Abstract

본 발명은 도펀트 침투를 방지한 커패시터 및 그 제조방법에 관한 것이다. 본 발명에 따른 커패시터는, 전도성 금속 질화막과 도프트 폴리실리콘저매늄막이 적층된 상부전극을 가지는 커패시터에서, 전도성 금속 질화막의 적어도 일부를 산화시키거나 유전막의 적어도 일부를 질화시킨 것이다. 전도성 금속 질화막의 산화 또는 유전막의 질화를 통해 도핑 사이트(doping site)를 질소로 미리 채우면 상부전극 중의 도프트 폴리실리콘저매늄막으로부터의 도펀트 확산을 감소시킬 수 있다. 이에 따라, 커패시터의 누설전류 특성 열화를 개선할 수 있다.

Description

도펀트 침투를 방지한 반도체 소자의 커패시터 및 그 제조방법{Capacitor of semiconductor device for preventing infiltration of dopants and method for fabricating the same}
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 12는 X선 광전자 분광학(XPS)으로 측정한 TiON 내에 형성된 질소의 결합 에너지 세기 그래프이다.
도 13과 도 14는 각각 XPS 및 X선 흡수 분광학(XAS)으로 측정한 HfON 내에 형성된 질소의 결합 에너지 세기 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판 140a...하부전극
150, 150'...유전막 152..플라즈마 질화
154...산화질화물 유전막 160...전도성 금속 질화막
162...산화 164...전도성 금속 산화질화막
170...도프트 폴리실리콘저매늄막 180, 180'...상부전극
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 소자에 응용 가능한 디램(DRAM) 셀 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디램과 같은 반도체 소자의 경우 셀 크기가 감소하게 되고 셀 커패시터 하부전극의 유효면적(effective area)도 감소하게 된다. 그러나 반도체 소자의 안정적인 동작을 위해서는 일정량 이상의 셀 커패시턴스를 확보할 필요가 있다. 좁은 면적에서 높은 셀 커패시턴스를 확보하기 위해서는, 기존에 커패시터 유전막으로 사용하던 산화막/질화막/산화막(ONO막)보다 수배 내지 수백배 큰 유전율을 갖는 물질, 예컨대 Al2O3, Al2O3/HfO2 등으로 된 고유전막을 사용할 필요가 있다.
그런데, 기존 커패시터 전극 물질로 사용되는 도프트 폴리실리콘은 고유전막과 반응하여 커패시터의 전기적 특성을 열화시킨다. 이 때문에, 고유전막을 사용하는 커패시터의 전극 물질에 대한 개선이 활발히 이루어지고 있다.
개선된 전극 물질의 한가지 예는 금속막과 도프트 폴리실리콘막의 적층막이다. 여기서 "금속막"은 금속 물질 자체로 이루어진 막뿐만 아니라 그것의 전도성 산화물 혹은 전도성 질화물로 이루어진 막까지도 포함하는 의미로 사용된다. 금속막은 고유전막과의 반응성이 떨어지기 때문에 사용된다. 그러나, 금속막만을 전극 으로 하면 습식각(wet etch)이나 건식각(dry etch) 등의 집적 공정 상의 문제가 발생하고, 비저항이 작기 때문에 신호지연을 위한 저항층(resistor layer) 역할도 수행할 수 없는 문제가 있다. 이 때문에, 금속막 위에 도프트 폴리실리콘막을 적층한다. 통상 도프트 폴리실리콘막은 530℃ 부근에서 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 폴리실리콘을 증착하고 N2 분위기의 퍼니스(furnace)에서 약 600℃ 이상의 고온, 30분의 열처리를 실시하여 형성하게 된다. 그런데, 이 고온 열처리로 인해 커패시터 누설전류 특성이 열화되는 문제가 있다.
이보다 개선된 전극 물질의 예는 금속막과 도프트 폴리실리콘저매늄막의 적층막이다. 도프트 폴리실리콘저매늄막은 도프트 폴리실리콘막에 비하여 저온 공정이 가능하며 비저항 및 금속막과의 콘택 저항이 상대적으로 작다. 그러나, 금속막과 도프트 폴리실리콘저매늄막의 적층막을 전극으로 사용하는 경우에도 여전히 누설전류 증가, D0 특성 및 리프레시(refresh) 특성 열화를 방지하기 위한 노력이 필요하다. 예컨대, 보론(B)이 도핑된 폴리실리콘저매늄막을 상부전극에 이용하는 경우에 누설전류가 증가하는 문제가 발견되었는데, 이는 소량의 보론이 확산하여 하부막(금속막, 유전막, 하부전극 등)으로 침투하기 때문인 것으로 생각된다.
본 발명이 이루고자 하는 기술적 과제는, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있는 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있는 커패시터 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 일 태양은 반도체 기판에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극을 포함하고, 상기 상부전극은 적어도 일부가 산화된 전도성 금속 질화막과 그 위에 적층된 도프트 폴리실리콘저매늄막으로 이루어진 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 다른 태양은 반도체 기판에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성되고, 적어도 일부가 질화된 산화물 유전막 및 상기 유전막 상에 형성된 상부전극을 포함하고, 상기 상부전극은 전도성 금속 질화막과 그 위에 적층된 도프트 폴리실리콘저매늄막으로 이루어진 것이다.
본 발명에 따른 커패시터들에 있어서, 상기 하부전극은 도프트 폴리실리콘막, 금속막, 전도성 금속 질화막 또는 전도성 금속 산화막으로 이루어진 것일 수 있다. 상기 유전막은 HfO2막, Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막, (Ba, Sr)TiO3막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다. 상기 도프트 폴리실리콘저매늄막은 보론(B)으로 도핑된 것일 수 있다. 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN, WN, TaN 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다.
하나의 바람직한 실시예에서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN이며, 그 상면의 적어도 일부가 산화되어 TiON을 형성하며, 상기 TiON 내 인터스티셜 사이트(interstitial site)에 N2가 트랩되어 있거나, 상기 TiON 내에서 질소가 N-O 결합을 형성하고 있다.
다른 바람직한 실시예에서, 상기 유전막은 HfO2막이며, 그 상면의 적어도 일부가 질화되어 HfON을 형성하며, 상기 HfON 내 인터스티셜 사이트에 N2가 트랩되어 있거나, 상기 HfON 내에서 질소가 N-O 결합을 형성하고 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터 제조방법의 일 태양에서는, 반도체 기판에 커패시터 하부전극을 형성한 다음, 상기 하부전극 상에 유전막을 형성한다. 상기 유전막 상에 전도성 금속 질화막을 형성한 다음, 상기 전도성 금속 질화막을 적어도 일부 산화시킨다. 적어도 일부가 산화된 상기 전도성 금속 질화막 위에 도프트 폴리실리콘저매늄막을 적층하여, 상기 적어도 일부가 산화된 전도성 금속 질화막과 도프트 폴리실리콘저매늄막으로 이루어진 상부전극을 형성한다.
바람직한 실시예에서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN으로 형성하고, 그 상면의 적어도 일부를 산화시켜 TiON을 형성하며, 상기 TiON 내 인터스티셜 사이트에 N2를 트랩시키거나, 상기 TiON 내에서 질소가 N-O 결합을 형성하도록 한다. 상기 전도성 금속 질화막을 적어도 일부 산화시키는 단계는, 급속 열 산화(Rapid thermal oxidation : RTO) 또는 플라즈마 산화(plasma oxidation)로 진행한다. 상기 플라즈마 산화에서 사용하는 가스로서 불활성 가스는 Ar 또는 N2를 사용하고, 반응성 가스로는 O2, O3 또는 N2O를 사용할 수 있다. 상기 플라즈마 산화에서 공정 온도는 상온에서 350℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 할 수 있다. 바람직하기로는, 상기 플라즈마 발생을 위한 RF 파워는 100 이상 500W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 30 이상 180초 이하로 하며, 상기 플라즈마 산화에서 사용하는 가스로서 불활성 가스는 N2로서 0 초과 0.5 slm 이하 유량으로 하고, 반응성 가스로는 O2로서 0.5 이상 1 slm 이하 유량으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터 제조방법의 다른 태양에서는, 반도체 기판에 커패시터 하부전극을 형성하고, 상기 하부전극 상에 산화물 유전막을 형성한 다음, 상기 유전막을 적어도 일부 질화시킨다. 적어도 일부가 질화된 상기 유전막 상에 전도성 금속 질화막과 도프트 폴리실리콘저매늄막을 순차 적층하여, 상기 전도성 금속 질화막과 도프트 폴리실리콘저매늄막으로 이루어진 상부전극을 형성한다.
바람직한 실시예에서, 상기 유전막은 HfO2막으로 형성하고, 그 상면의 적어도 일부를 질화시켜 HfON을 형성하며, 상기 HfON 내 인터스티셜 사이트에 N2를 트랩시키거나 상기 HfON 내에서 질소가 N-O 결합을 형성하도록 한다.
상기 유전막을 적어도 일부 질화시키는 단계는, 플라즈마 질화(plasma nitridation)로 진행함이 바람직하다. 이 때, 상기 플라즈마 질화에서 N2, NH3, N2와 NH3의 혼합 가스 또는 H2와 이들의 혼합 가스를 사용할 수 있다. 상기 플라즈마 질화에서 공정 온도는 상온에서 500℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 할 수 있다. 바람직하기로는, 상기 플라즈마 발생을 위한 RF 파워는 200 이상 1000W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 60 이상 180초 이하로 하며, 상기 플라즈마 산화에서 사용하는 가스로서 N2는 0.5 이상 1 slm 이하 유량으로 하고, NH3는 0 이상 0.5 slm 이하 유량으로 하며, H2는 0 이상 0.5 slm 이하 유량으로 한다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
제1 실시예
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저 도 8을 참조하여 커패시터의 구조에 관하여 설명한다. 도 8을 참조하면, 제1 실시예에 따른 커패시터는 반도체 기판(100) 상에 형성된 커패시터 하부전극(140a), 하부전극(140a) 상에 형성된 유전막(150) 및 유전막(150) 상에 형성된 상부전극(180)을 포함한다. 상부전극(180)은 전도성 금속 질화막(160), 이 전도성 금속 질화막(160)의 일부를 산화시켜 형성한 전도성 금속 산화질화막(164) 및 도프트 폴리실리콘저매늄막(170)으로 이루어진다.
바람직하기로, 전도성 금속 질화막(160)은 TiN이며, 그 상면의 적어도 일부가 산화되어 형성된 전도성 금속 산화질화막(164)은 TiON이며, TiON 내 인터스티셜 사이트(interstitial site)에 N2가 트랩되어 있거나, TiON 내에서 질소가 N-O 결합을 형성하고 있다. 이러한 전도성 금속 산화질화막(164)은 도프트 폴리실리콘 저매늄막(170)의 도펀트, 특히 보론(B)이 하부막으로 침투하는 것을 효과적으로 방지할 수 있다. 따라서, 보론 등 도펀트 침투에 따른 누설전류 증가, D0 특성 및 리프레시(refresh) 특성 열화 등의 문제를 해결할 수 있다.
다음, 이러한 반도체 소자의 커패시터 제조방법에 관하여 설명한다. 먼저 실리콘 기판과 같은 반도체 기판 상에 커패시터 하부전극을 형성하게 된다. 하부전극의 유효면적을 증가시키기 위하여 3차원 구조로 하부전극을 형성하는 것이 바람직하며, 그 형태로는 박스(BOX) 구조, OCS(one cylinder stack) 구조, 스택 구조, 트렌치 구조 등이 가능하다. 본 실시예에서는 OCS 구조의 예로 들지만 다른 구조에도 본 발명이 적용될 수 있음을 물론이다.
제조방법을 보면, 먼저 도 1을 참조하여, 반도체 기판(100) 상에 하부 절연막(110)을 형성한 다음, 하부 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 컨택플러그(115)를 형성한다. 컨택플러그(115) 및 하부 절연막(110) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(120)을 먼저 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물 등을 증착하여 몰드산화막(130)을 형성한다.
다음으로 도 2에서와 같이, 식각정지막(120)의 상면이 노출될 때까지 몰드산화막(130)을 식각하여 몰드산화막 패턴(130a)을 형성한다. 이 때, 식각정지막(120)은 하부 절연막(110)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(120)만 제거할 정도로 식각 공정을 진행하여 컨택플러그(115) 및 그 주변의 하부 절연막(110)의 상면을 노출시키는 홀(135)을 형성한다. 몰드산화막 패턴(130a)의 하부에는 식각정지막 패턴(120a)이 잔류하게 된다.
도 3을 참조하여, 홀(135)을 완전히 매립하지 않는 정도 두께로 하부전극막(140)을 형성한다. 이러한 하부전극막(140)은 도프트 폴리실리콘막, 금속막, 전도성 금속 질화막 또는 전도성 금속 산화막으로 형성한다. 예를 들어, 도프트 폴리실리콘막으로 하부전극막(140)을 형성하는 경우, 단차도포성이 우수한 CVD 또는 ALD(Atomic Layer Deposition)에 의할 수 있다. 예컨대, 통상의 LPCVD 방법으로 폴리실리콘을 증착한 다음, 비저항을 확보하기 위해 그 위에 PH3 도핑을 실시하여 n형 도프트 폴리실리콘이 되게 한다.
계속하여 도 4를 참조하여, 하부전극막(140) 위로 갭 필 특성이 좋은 USG(Undoped Silicate Glass)막과 같은 캡핑막(145)을 증착하여 홀(135) 내부를 매립한다. 다음으로, 몰드산화막 패턴(130a)의 상면이 드러날 때까지 캡핑막(145)과 하부전극막(140)을 에치백 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(140a)이 형성된다.
다음으로 도 5에 도시한 것과 같이, 캡핑막(145)과 몰드산화막 패턴(130a)을 습식각으로 제거하여 하부전극(140a) 표면이 드러나게 한 다음, 그 표면 상에 유전막(150)을 형성한다. 필요에 따라서는, 유전막(150)을 형성하기 전에 하부전극(140a) 표면에 대하여 NH3 가스를 이용한 플라즈마 질화(plasma nitridation) 또는 열 질화(thermal nitridation) 처리를 실시하기도 한다. 이러한 처리에 의해 하부전극(140a) 표면에 10-20Å 정도의 실리콘 질화막이 형성될 수 있으며, 이는 하부전극(140a)과 유전막(150) 사이에 일어날 수도 있는 반응을 방지한다.
유전막(150)으로서는 예를 들어, HfO2막, Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막, (Ba, Sr)TiO3막 또는 이들의 조합으로 이루어진 막을 형성할 수 있다. 이와 같은 유전막(150)을 형성하는 데에는, 단차도포성이 우수한 CVD 또는 ALD를 이용할 수 있다. 특히 ALD의 경우에는 증착 온도를 300℃ 가까이로 낮게 유지할 수 있어 공정 온도 측면에서 유리하다. 유전막(150)의 전기적 특성이 개선되도록, 유전막(150) 증착 후 별도 처리하는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(150)이 형성된 결과물을 오존(O3) 처리, 산소나 질소가 포함된 가스 분위기에서 플라즈마 처리 또는 산소나 질소가 포함된 가스 분위기에서 열처리할 수 있다.
다음으로 도 6에 도시한 것과 같이, 유전막(150) 상에 전도성 금속 질화막(160)을 형성한다. 전도성 금속 질화막(160)은 TiN, WN, TaN 또는 이들의 조합으로 이루어진 막으로 형성할 수 있다. 이러한 막은 CVD나 ALD, 혹은 MOCVD(Metal Organic CVD)에 의하여 형성할 수 있다.
도 7을 참조하면, 전도성 금속 질화막(160)을 적어도 일부 산화(162)시켜 전도성 금속 산화질화막(164)을 형성한다. 산화(162)는 급속 열 산화(Rapid thermal oxidation : RTO) 또는 플라즈마 산화(plasma oxidation)로 진행할 수 있다.
바람직하기로는, 전도성 금속 질화막(160)은 TiN으로 형성하고, 그 상면의 적어도 일부를 산화시켜 전도성 금속 산화질화막(164)으로서 TiON을 형성한다. 이 때, TiON 내 인터스티셜 사이트에 N2를 트랩시키거나 TiON 내에서 질소가 N-O 결합을 형성하도록 한다. 이렇게 하면 전도성 금속 질화막(160) 내의 도핑 사이트(doping site)가 미리 질소로 채워지기 때문에, 후속 상부전극 물질로부터의 도펀트, 특히 보론의 침투를 방지할 수 있어 바람직하다.
전도성 금속 질화막(160) 내의 도핑 사이트를 미리 질소로 채우기 위한 공정 조건으로, 전도성 금속 질화막(160)을 적어도 일부 산화(162)시키는 단계는 특히 플라즈마 산화로 진행함이 바람직하다. 이 때, 불활성 가스는 Ar 또는 N2를 사용하고, 반응성 가스로는 O2, O3 또는 N2O를 사용할 수 있다.
바람직하기로, 공정 온도는 상온에서 350℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 한다. 더욱 바람직하기로, 플라즈마 발생을 위한 RF 파워는 100 이상 500W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 30 이상 180초 이하로 하며, 불활성 가스는 N2를 사용하며 그 유량은 0 초과 0.5 slm 이하가 되게 하고, 반응성 가스로는 O2를 사용하며 그 유량은 0.5 이상 1 slm 이하가 되게 한다. 이러한 조건은 베어(bare) 실리콘 기판에 약 15-25Å 정도의 실리콘 산화막을 형성하는 수준의 산화 조건이다.
이렇게 하여, 전도성 금속 질화막(160)의 적어도 일부가 산화되어 형성된 전도성 금속 산화질화막(164) 위에 도 8에서와 같이, 도프트 폴리실리콘저매늄막(170)을 적층하여, 전도성 금속 질화막(160), 전도성 금속 산화질화막(164) 및 도프트 폴리실리콘저매늄막(170)으로 이루어진 상부전극(180)을 형성한다.
도프트 폴리실리콘저매늄막(170)은 n형 또는 p형으로 형성하며, 증착과 인시튜로 도펀트를 도핑하여 형성한다. 이를 위해 통상의 LPCVD 방법을 구현할 수 있는 퍼니스 타입 설비, 매엽식 설비, 또는 25매의 웨이퍼가 들어가는 미니 배치(mini batch) 등의 설비를 사용할 수 있다. 물론, 인시튜 방식 대신에, 폴리실리콘저매늄막 증착 후 도펀트를 도핑하는 두 단계(two step)로 형성해도 된다.
실리콘저매늄막의 형성시, SiH4, Si2H6, SiH2Cl2 등의 사일렌계 가스 및 GeH4, GeF4 등의 가스를 소오스 가스로 이용하여, 500℃ 이하의 온도, 예컨대 400-500℃ 범위의 온도, 바람직하게는 430℃ 부근에서 형성한다. 처음에 비정질 상태로 형성한 후 활성화 열처리시 다결정화하거나 처음부터 다결정 및 활성화 상태로 형성해도 된다. 비정질로 형성할 경우에는 증착 온도를 400℃ 이하까지, 예를 들어 350-400℃의 범위까지로도 낮출 수 있고, 후속 활성화 열처리 온도를 500℃ 이하까지, 예를 들어 400-500℃의 범위까지로 낮출 수 있다.
n형 도프트 폴리실리콘저매늄막을 형성하는 경우에는 폴리실리콘저매늄막을 증착하면서 인시튜로 P 또는 As를 도핑하여 형성한다. p형 도프트 폴리실리콘저매늄막을 형성하는 경우에는 B를 도핑하여 형성함이 바람직하다. B 도핑 소스로는 BCl3 또는 B2H6를 이용할 수 있다. 실리콘저매늄막에 도펀트를 도핑하는 것은 비저항을 확보하기 위해서이므로, 목표 비저항을 고려하여 도핑 농도를 결정한다.
이와 같이, 본 발명에서는 전도성 금속 질화막(160)과 도프트 폴리실리콘저매늄막(170)의 적층막을 커패시터 상부전극(180)에 사용하되, 전도성 금속 질화막(160)의 적어도 일부를 산화시켜 전도성 금속 산화질화막(164)을 형성하여, 바람직하게는 도핑 사이트에 미리 질소를 채워 넣음으로써, 도프트 폴리실리콘저매늄막(170)의 도펀트, 특히 보론이 하부막으로 침투하는 것을 효과적으로 방지할 수 있다. 따라서, 보론 등 도펀트 침투에 따른 누설전류 증가, D0 특성 및 리프레시 특성 열화 등의 문제를 해결할 수 있고, 고집적 디램에 적용할 수 있는 커패시터를 제공할 수 있다.
제2 실시예
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다. 도 9 내지 도 11에서 제1 실시예에서와 동일한 요소에 대해서는 도 1 내지 도 8에서와 동일한 참조 부호를 부여하고 중복되는 설명은 생략한다.
먼저 도 11을 참조하여 커패시터의 구조에 관하여 설명한다. 도 11을 참조하면, 제2 실시예에 따른 반도체 소자의 커패시터는 반도체 기판(100) 상에 형성된 커패시터 하부전극(140a), 하부전극(140a) 상에 형성된 산화물 유전막(150'), 유전막(150')의 적어도 일부가 질화되어 형성된 산화질화물 유전막(154) 및 그 상부에 형성된 상부전극(180')을 포함한다. 상부전극(180')은 전도성 금속 질화막(160) 및 도프트 폴리실리콘저매늄막(170)으로 이루어진 것이다.
바람직하기로, 유전막(150')은 HfO2이며, 그 상면의 적어도 일부가 질화되어 형성된 산화질화물 유전막(154)은 HfON이며, HfON 내 인터스티셜 사이트에 N2가 트랩되어 있거나, HfON 내에서 질소가 N-O 결합을 형성하고 있다. 이러한 산화질화물 유전막(154)은 도프트 폴리실리콘 저매늄막(170)의 도펀트, 특히 보론이 하부막으로 침투하는 것을 효과적으로 방지할 수 있다. 따라서, 보론 등 도펀트 침투에 따른 누설전류 증가, D0 특성 및 리프레시 특성 열화 등의 문제를 해결할 수 있다.
다음으로 이러한 커패시터의 제조방법에 관하여 설명한다.
먼저 도 1 내지 도 5를 참조하여 설명한 단계까지 진행하여 도 9와 같이 반도체 기판(100)에 커패시터 하부전극(140a)이 형성되고, 하부전극(140a) 상에 유전막(150')이 형성된 결과물을 얻는다. 이 때, 유전막(150')은 산화물 유전막으로서, 예를 들어, HfO2막, Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막, (Ba, Sr)TiO3막 또는 이들의 조합으로 이루어진 막으로 형성한다.
다음으로 도 10을 참조하면, 유전막(150')을 적어도 일부 질화(152)시켜 산화질화물 유전막(154)을 형성한다. 질화(152)는 플라즈마 질화로 진행한다.
바람직하기로는, 유전막(150')은 HfO2막으로 형성하고, 그 상면의 적어도 일부를 질화시켜 산화질화물 유전막(154)으로서 HfON을 형성한다. 이 때, HfON 내 인터스티셜 사이트에 N2를 트랩시키거나 HfON 내에서 질소가 N-O 결합을 형성하도록 한다. 이렇게 하면 유전막(150') 내의 도핑 사이트가 미리 질소로 채워지기 때문에, 후속 상부전극 물질로부터의 도펀트, 특히 보론의 침투를 방지할 수 있어 바람직하다.
플라즈마 질화를 이용한 질화(152)는, N2, NH3, N2와 NH3의 혼합 가스 또는 H2와 이들의 혼합 가스를 사용하여 진행할 수 있다. 바람직하기로, 플라즈마 질화에서 공정 온도는 상온에서 500℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 한다. 더욱 바람직하게는, 플라즈마 발생을 위한 RF 파워는 200 이상 1000W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 60 이상 180초 이하로 하며, 상기 플라즈마 산화에서 사용하는 가스로서 N2는 0.5 이상 1 slm 이하 유량으로 하고, NH3는 0 이상 0.5 slm 이하 유량으로 하며, H2는 0 이상 0.5 slm 이하 유량으로 한다. 이러한 조건은 베어 실리콘 기판에 약 15-25Å 정도의 실리콘 질화막을 형성하는 수준의 질화 조건이다.
이렇게 하여, 산화물 유전막(150')의 적어도 일부가 질화되어 형성된 산화질화물 유전막(154) 위에 도 11에서와 같이, 전도성 금속 질화막(160) 및 도프트 폴리실리콘저매늄막(170)을 순차 적층하여, 전도성 금속 질화막(160) 및 도프트 폴리실리콘저매늄막(170)으로 이루어진 상부전극(180')을 형성한다.
이와 같이 제조하는 방법에서도, 산화물 유전막(150')의 적어도 일부를 질화시켜 산화질화물 유전막(154)을 형성함으로써, 바람직하게는 도핑 사이트에 미리 질소를 채워 넣음으로써, 도프트 폴리실리콘저매늄막(170)의 도펀트, 특히 보론이 하부막으로 침투하는 것을 효과적으로 방지할 수 있다. 따라서, 보론 등 도펀트 침투에 따른 누설전류 증가, D0 특성 및 리프레시 특성 열화 등의 문제를 해결할 수 있다.
실험예
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예 1
제1 실시예에서와 같이, 커패시터 상부전극 중에 포함되는 전도성 금속 질화막으로서 TiN을 형성하고, 이 TiN의 표면에 급속 열 산화(RTO)를 진행한 시편 및 플라즈마 산화를 진행한 시편을 각각 준비하였다. X선 광전자 분광학(XPS)을 이용하여 TiN이 산화되어 형성된 TiON 내에 형성된 질소의 화학적 결합 상태를 조사하였다.
도 12는 XPS로 측정한 TiON 내에 형성된 질소의 결합 에너지 세기 그래프이다.
도 12를 참조하면, 급속 열 산화를 진행한 경우(그래프에서 가는 실선), 질소는 주로 N-Ti-N 결합 또는 O-Ti-N 상태로 존재하는 것으로 나타났다. 플라즈마 산화를 진행한 경우(그래프에서 굵은 실선), 질소는 N-Ti-N 결합 또는 O-Ti-N 결합을 이루고 있을 뿐만 아니라 O-Ti-O 또는 O-Ti-N과 같이 TiON 내 인터스티셜 사이트에 자리하든지 N-O 결합을 형성함으로써 도핑 사이트를 차지하고 있는 것으로 나타났다.
즉, 플라즈마 산화에 의한 TiN의 급격한 산화시 산소에 의해 치환된 N 원자들이 N2를 형성하여 인터스티셜 사이트에 트랩되거나 산소와 약한 N-O 결합을 형성하는 것으로 분석된다. 이와 같이, 플라즈마 산화 과정에서만 TiON 내 도핑 사이트가 질소에 의해 채워지는 것을 알 수 있으며, 따라서 급속 열 산화도 가능하지만 플라즈마 산화에 의해 TiN을 산화시키는 것이 보론 등 도펀트 침투 방지에 더욱 효 과적이라는 것을 확인할 수 있다.
여기서 사용된 플라즈마 산화의 공정 조건을 다음의 표 1로 나타내었다.
가스 유량(slm) 공정 압력(Pa) RF 파워(W) 공정 온도(℃) 공정 시간(초)
N2 O2
0-0.5 0.5-1 2-200 100-500 상온-350 0-180
실험예 2
제2 실시예에서와 같이, 커패시터 유전막인 산화물 유전막으로서 HfO2를 형성하고, 이 HfO2의 표면에 플라즈마 질화를 진행한 시편을 준비하였다. XPS와 X선 흡수 분광학(XAS)을 이용하여 HfO2가 산화되어 형성된 HfON 내에 형성된 질소의 화학적 결합 상태를 조사하였다.
도 13과 도 14는 각각 XPS 및 XAS로 측정한 HfON 내에 형성된 질소의 결합 에너지 세기 그래프들이다.
도 13 및 도 14에서 볼 수 있는 바와 같이, 플라즈마 질화시 가스로 NH3를 사용하거나 N2와 H2의 조합을 사용하는 경우에(각각 그래프에서 가는 실선과 굵은 실선), 질소는 Hf-O 결합의 인터스티셜 사이트에 자리하든지 N-O 결합을 형성하여 도핑 사이트를 차지하고 있다. 이는 플라즈마 질화에 의해 HfO2를 질화시킴으로써 도핑 사이트를 미리 질소로 채워 보론 등 도펀트 침투를 방지할 수 있음을 보여준다.
여기서 사용된 플라즈마 질화의 공정 조건을 다음의 표 2로 나타내었다.
가스 유량(slm) 공정 압력(Pa) RF 파워(W) 공정 온도(℃) 공정 시간(초)
N2 NH3 H2
0.5-1 0-0.5 0-0.5 2-200 200-1000 상온-500 60-180
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 전도성 금속 질화막과 도프트 폴리실리콘저매늄막이 적층된 상부전극을 가지는 커패시터에서, 전도성 금속 질화막의 적어도 일부를 산화시키거나 유전막의 적어도 일부를 질화시킨다. 이렇게 함으로써 질소를 인터스티셜 사이트에 트랩하거나 N-O 결합과 같은 결합을 형성하게 하여 도핑 사이트를 미리 질소로 채우는 효과가 있다.
이에 따라 상부전극 중의 도프트 폴리실리콘저매늄막으로부터의 도펀트의 확산이 감소되어 하부막으로의 침투를 방지할 수 있게 된다. 도펀트 침투 방지에 따라 커패시터의 누설전류 특성 열화를 현저하게 개선할 수 있다. 따라서, 고집적 DRAM 소자의 커패시터로 사용될 수 있다.

Claims (29)

  1. 반도체 기판에 형성된 커패시터 하부전극;
    상기 하부전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부전극을 포함하고,
    상기 상부전극은 적어도 일부가 산화된 전도성 금속 질화막과 그 위에 적층된 도프트 폴리실리콘저매늄막으로 이루어진 반도체 소자의 커패시터.
  2. 반도체 기판에 형성된 커패시터 하부전극;
    상기 하부전극 상에 형성되고, 적어도 일부가 질화된 산화물 유전막; 및
    상기 유전막 상에 형성된 상부전극을 포함하고,
    상기 상부전극은 전도성 금속 질화막과 그 위에 적층된 도프트 폴리실리콘저매늄막으로 이루어진 반도체 소자의 커패시터.
  3. 제1항 또는 제2항에 있어서, 상기 하부전극은 도프트 폴리실리콘막, 금속막, 전도성 금속 질화막 또는 전도성 금속 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제3항에 있어서, 상기 유전막은 HfO2막, Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막, (Ba, Sr)TiO3막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제1항 또는 제2항에 있어서, 상기 도프트 폴리실리콘저매늄막은 보론(B)으로 도핑된 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제1항 또는 제2항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN, WN, TaN 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제1항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN이며, 그 상면의 적어도 일부가 산화되어 TiON을 형성하며, 상기 TiON 내 인터스티셜 사이트(interstitial site)에 N2가 트랩되어 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제1항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN이며, 그 상면의 적어도 일부가 산화되어 TiON을 형성하며, 상기 TiON 내에서 질소가 N-O 결합을 형성하고 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 제2항에 있어서, 상기 유전막은 HfO2막이며, 그 상면의 적어도 일부가 질화되어 HfON을 형성하며, 상기 HfON 내 인터스티셜 사이트에 N2가 트랩되어 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  10. 제2항에 있어서, 상기 유전막은 HfO2막이며, 그 상면의 적어도 일부가 질화되어 HfON을 형성하며, 상기 HfON 내에서 질소가 N-O 결합을 형성하고 있는 것을 특징으로 하는 반도체 소자의 커패시터.
  11. 반도체 기판에 커패시터 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계;
    상기 유전막 상에 전도성 금속 질화막을 형성하는 단계;
    상기 전도성 금속 질화막을 적어도 일부 산화시키는 단계; 및
    적어도 일부가 산화된 상기 전도성 금속 질화막 위에 도프트 폴리실리콘저매늄막을 적층하여, 상기 적어도 일부가 산화된 전도성 금속 질화막과 도프트 폴리실리콘저매늄막으로 이루어진 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  12. 반도체 기판에 커패시터 하부전극을 형성하는 단계;
    상기 하부전극 상에 산화물 유전막을 형성하는 단계;
    상기 유전막을 적어도 일부 질화시키는 단계; 및
    적어도 일부가 질화된 상기 유전막 상에 전도성 금속 질화막과 도프트 폴리실리콘저매늄막을 순차 적층하여, 상기 전도성 금속 질화막과 도프트 폴리실리콘저매늄막으로 이루어진 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  13. 제11항 또는 제12항에 있어서, 상기 하부전극은 도프트 폴리실리콘막, 금속막, 전도성 금속 질화막 또는 전도성 금속 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제13항에 있어서, 상기 유전막은 HfO2막, Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막, (Ba, Sr)TiO3막 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제11항 또는 제12항에 있어서, 상기 도프트 폴리실리콘저매늄막은 보론으로 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제11항 또는 제12항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN, WN, TaN 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나로 형성하 는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제11항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN으로 형성하고, 그 상면의 적어도 일부를 산화시켜 TiON을 형성하며, 상기 TiON 내 인터스티셜 사이트에 N2를 트랩시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제11항에 있어서, 상기 상부전극 중의 상기 전도성 금속 질화막은 TiN으로 형성하고, 그 상면의 적어도 일부를 산화시켜 TiON을 형성하며, 상기 TiON 내에서 질소가 N-O 결합을 형성하도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제11항에 있어서, 상기 전도성 금속 질화막을 적어도 일부 산화시키는 단계는, 급속 열 산화(Rapid thermal oxidation : RTO)로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  20. 제11항에 있어서, 상기 전도성 금속 질화막을 적어도 일부 산화시키는 단계는, 플라즈마 산화(plasma oxidation)로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  21. 제20항에 있어서, 상기 플라즈마 산화에서 사용하는 가스로서 불활성 가스는 Ar 또는 N2를 사용하고, 반응성 가스로는 O2, O3 또는 N2O를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  22. 제20항에 있어서, 상기 플라즈마 산화에서 공정 온도는 상온에서 350℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  23. 제22항에 있어서, 상기 플라즈마 발생을 위한 RF 파워는 100 이상 500W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 30 이상 180초 이하로 하며, 상기 플라즈마 산화에서 사용하는 가스로서 불활성 가스는 N2로서 0 초과 0.5 slm 이하 유량으로 하고, 반응성 가스로는 O2로서 0.5 이상 1 slm 이하 유량으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  24. 제12항에 있어서, 상기 유전막은 HfO2막으로 형성하고, 그 상면의 적어도 일부를 질화시켜 HfON을 형성하며, 상기 HfON 내 인터스티셜 사이트에 N2를 트랩시키 는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  25. 제12항에 있어서, 상기 유전막은 HfO2막으로 형성하고, 그 상면의 적어도 일부를 질화시켜 HfON을 형성하며, 상기 HfON 내에서 질소가 N-O 결합을 형성하도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  26. 제12항에 있어서, 상기 유전막을 적어도 일부 질화시키는 단계는, 플라즈마 질화(plasma nitridation)로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  27. 제26항에 있어서, 상기 플라즈마 질화에서 N2, NH3, N2와 NH3의 혼합 가스 또는 H2와 이들의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  28. 제26항에 있어서, 상기 플라즈마 질화에서 공정 온도는 상온에서 500℃ 이하이고, 플라즈마 발생을 위한 RF 파워는 0 초과 1000W 이하이며, 공정 압력은 1 이상 200 Pa 이하이고, 공정 시간은 0 초과 180초 이하로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  29. 제26항에 있어서, 상기 플라즈마 발생을 위한 RF 파워는 200 이상 1000W 이하이고, 공정 압력은 2 이상 200 Pa 이하이며, 공정 시간은 60 이상 180초 이하로 하며, 상기 플라즈마 산화에서 사용하는 가스로서 N2는 0.5 이상 1 slm 이하 유량으로 하고, NH3는 0 이상 0.5 slm 이하 유량으로 하며, H2는 0 이상 0.5 slm 이하 유량으로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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