KR100639219B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100639219B1
KR100639219B1 KR1020050045068A KR20050045068A KR100639219B1 KR 100639219 B1 KR100639219 B1 KR 100639219B1 KR 1020050045068 A KR1020050045068 A KR 1020050045068A KR 20050045068 A KR20050045068 A KR 20050045068A KR 100639219 B1 KR100639219 B1 KR 100639219B1
Authority
KR
South Korea
Prior art keywords
film
forming
tin
metal
storage node
Prior art date
Application number
KR1020050045068A
Other languages
English (en)
Inventor
박기선
노재성
손현철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050045068A priority Critical patent/KR100639219B1/ko
Priority to US11/173,089 priority patent/US7629221B2/en
Application granted granted Critical
Publication of KR100639219B1 publication Critical patent/KR100639219B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 스토리지노드플러그를 구비한 층간절연막 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 스토리지노드플러그를 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지노드플러그를 포함한 홀 표면 상에 WN막이 개재된 금속 스토리지전극을 형성하는 단계; 상기 몰드절연막을 제거하는 단계; 및 상기 금속 스토리지전극 상에 유전체막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1 내지 도 4는 종래의 문제점을 설명하기 위한 도면.
도 5a 및 도 5b는 종래 및 본 발명에 따른 스토리지전극을 설명하기 위한 모식도.
도 6a 내지 도 6d는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 7은 스토리지전극 물질로서 CVD Ru막을 적용한 경우에서의 결정 응집이 일어난 상태를 보여주는 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
52,62 : 층간절연막 54a,68 : 제1TiN막
55,69 : WN막 54b,70 : 제2TiN막
61 : 반도체기판 63 : 스토리지노드플러그
64 : 질화막 65 : 몰드절연막
66 : 홀 67 : TiSi2막
71 : 희생막 72 : 스토리지전극
73 : 유전막 74 : 플레이트전극
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 실린더형 스토리지전극 물질로 TiN막을 적용함에 있어서의 식각액 침투로 인한 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 캐패시터는 스토리지전극과 플레이트전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극 표면적과 유전막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전막의 두께에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전막의 사용 및 전극 표면적의 확대가 요구되며, 또한, 전극들간의 거리를 줄이는 것이 요구된다.
그런데, 전극들간의 거리, 즉, 유전막의 두께를 줄이는 것은 그 한계가 있는 바, 충분한 충전용량을 확보하기 위한 연구는 전극 표면적을 확대시키는 방향 및 유전율이 큰 새로운 유전막을 개발하는 방향으로 진행되고 있다.
예컨데, 스토리지전극 구조로서 기존에는 내측면만을 이용하는 오목(concave)형을 주로 채택하였으나, 최근에는 내측면 뿐만 아니라 외측면을 함께 이용하여 전극 표면적을 확대시킨 실린더(cylinder)형이 각광 받고 있다. 또한, 유전막 물질로서 기존에는 ONO를 주로 채택하였으나, 최근에는 고유전율을 갖는 Al2O3, Ta2O5 및 HfO2 등의 단일막 또는 이들의 적층막이 각광 받고 있다.
아울러, 충분한 충전용량을 확보하기 위한 연구는 유전막 자체의 개발 뿐만 아니라, 사용하는 전극 물질에 대해서도 이루어지고 있다. 구체적으로, 스토리지전극 물질로서 폴리실리콘이 주로 이용되어 왔지만, 현재는 TiN과 같은 금속을 스토리지전극 물질로 적용하려는 연구가 많이 진행되고 있다. 이것은 폴리실리콘의 경우는 표면의 자연산화막(native oxide)으로 인해 유효산화막 두께를 감소시키는데 한계가 있지만, TiN의 경우는 표면의 자연산화막 제거가 용이해 유효산화막 두께를 충분히 감소시킬 수 있기 때문이다.
그러나, 스토리지전극 물질로서 TiN막을 적용하여 실린더형 구조를 형성할 경우, 다음과 같은 문제가 발생된다.
일반적으로 실린더형 캐패시터를 형성하기 위해서는 실린더형 스토리지전극을 형성한 후에 실린더 구조를 얻기 위해 이용한 몰드절연막(mold insulating layer)을 제거하기 위해서 딥-아웃(dip-out)이라는 습식식각 공정이 필요하다. 그런데, 스토리지전극 물질로서 TiN막을 적용한 경우, 상기 딥-아웃 공정이 진행되는 동안, TiN막 내에 존재할 수 있는 핀홀(pin hole) 또는 마이크로크랙(micro crack) 등과 같은 결함부(defect source)로 인해 하부의 산화막(=층간절연막) 또는 하부의 스토리지노드플러그 물질(=폴리실리콘)이 소실되는 결함(defect)이 발생된다.
여기서, 상기 딥-아웃 공정시에 발생되는 결함은 다음의 두 가지 형태로 구분할 수 있다. 하나는 TiN막 내에 존재하는 국부적인 결함부을 통해 식각액이 침투하여 하부의 산화막이 직접 소실되는 것이고, 다른 하나는 좁은 스토리지전극용 홀의 내부 바닥 부분에서 케미컬로 사용되는 BOE의 구성성분의 농도가 변하여 HF 대 비 NH4의 농도가 높아짐으로써, TiN막의 국부적인 결함부와 접촉되어 있는 하부의 스토리지노드플러그 물질인 폴리실리콘이 먼저 소실되고, 이후, 주변의 산화막이 소실되는 것이다.
도 1 내지 도 3은 전자의 형태로 발생된 결함을 보여주는 사진 및 대응하는 단면도이고, 도 4는 후자의 형태로 발생된 결함을 보여주는 사진이다.
도 1 내지 도 3을 참조하면, 실린더형 스토리지전극 물질인 TiN막 내의 핀홀 또는 마이크로크랙과 같은 결함부를 통해 식각액이 하부의 산화막, 즉, 층간절연막으로 침투함으로써 상기 층간절연막이 소실되는 결함이 발생되었음을 볼 수 있다.
도 4를 참조하면, 딥-아웃 과정에서 좁은 실린더 내부의 바닥 부분에서 20:1 BOE 용액을 이루고 있는 NH4F와 HF의 농도가 평형상태에서 벗어나 NH4F의 농도가 매우 높아지고 상대적으로 HF의 농도가 낮아질 수 있으며, 이러한 조건에서 TiN막의 핀홀 또는 마이크로크랙과 같은 결함부가 존재함에 따라, 하부의 폴리실리콘으로 이루어진 스토리지노드플러그와 접촉하는 지역에서 하기의 식과 같은 반응이 일어나게 되고, 이에 따라, 스토리지노드플러그가 소실될 수 있고, 연속적으로 층간절연막이 제거되어 원형 디펙트가 발생될 수 있다.
· Si + 4OH → Si(OH)4
· Si(oh)4 + 4HF + 2NH4F → (NH4)2SiF6 + 4H2O
도 1 내지 도 4에서, 도면부호 1은 반도체기판, 2는 층간절연막, 3은 스토리지노드플러그, 4는 식각정지용 질화막, 5는 실린더형 TiN 스토리지전극, A는 결함부, B는 벙커 결함(bunker defect), 그리고, C는 원형 결함을 각각 나타낸다.
한편, 상기와 같은 결함은 스토리지전극 물질로서 TiN막 대신에 Ru막을 적용하여 실린더형 구조를 형성할 경우에도 마찬가지로 발생된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 후속하는 딥-아웃 공정에서 식각액 침투로 인한 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 후속하는 딥-아웃 공정에서 식각액 침투로 인한 결함 발생을 방지함으로써 제조수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지노드플러그를 구비한 층간절연막 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 스토리지노드플러그를 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지노드플러그를 포함한 홀 표면 상에 WN막이 개재된 금속 스토리지전극을 형성하는 단계; 상기 몰드절연막을 제거하는 단계; 및 상기 금속 스토리지전극 상에 유전체막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 스토리지노드플러그는 폴리실리콘으로 이루어지고, 폴리실리콘 스토리지노드플러그는 그 상부 표면에 금속 실리사이드막이 형성된 것을 특징으로 한다.
상기 금속 실리사이드막은 상기 폴리실리콘 스토리지노드플러그가 형성된 층간절연막 상에 전이 금속막을 증착하는 단계; 상기 전이 금속막이 형성된 결과물에 대해 급속열공정을 진행하는 단계; 및 상기 급속열공정시에 미반응한 전이 금속막을 제거하는 단계;를 포함하는 공정으로 형성하는 특징으로 한다.
바람직하게, 상기 전이 금속막은 Ti막이고, 상기 금속 실리사이드막은 TiSi2막이다.
또한, 본 발명은, 상기 몰드절연막을 형성하는 단계 전, 상기 층간절연막 상에 식각정지막용 질화막을 형성하는 단계를 더 포함한다.
상기 몰드절연막은 산화막인 것을 특징으로 한다.
상기 WN막이 개재된 금속 스토리지전극은 제1TiN막과 WN막 및 제2TiN막의 적층 구조로 이루어진 것을 특징으로 한다.
상기 제1TiN막 및 제2TiN막은 CVD 공정 또는 ALD 공정으로 형성하는 것을 특징으로 한다.
상기 제TiN막 및 제2TiN막은 CVD 공정에 따라 TiCl4의 소오스가스와 NH3의 반응가스를 이용하여 400∼700℃의 온도에서 각각 100∼200Å 두께를 갖도록 형성하는 것을 특징으로 한다.
상기 WN막이 개재된 금속 스토리지전극은 제1Ru막과 WN막 및 제2Ru막의 적층 구조로 이루어진 것을 특징으로 한다.
상기 제1Ru막 및 제2Ru막은 CVD 공정 또는 ALD 공정에 따라 각각 100∼200Å 두께를 갖도록 형성하는 것을 특징으로 한다.
상기 WN막은 "B2H6 가스 플로우, 퍼지, WF6 가스 플로우, 퍼지, NH3 가스 플로우, 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 ALD 공정에 따라 비정질 상태로 형성하는 것을 특징으로 한다.
상기 퍼지 가스로서는 Ar 가스를 사용하거나, 또는, Ar과 H2의 혼합가스를 사용하는 것을 특징으로 한다.
상기 WN막은 250∼350℃의 온도에서 20∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 홀 표면 상에 WN막이 개재된 금속 스토리지전극을 형성하는 단계는, 상기 홀을 포함한 몰드절연막 상에 WN막이 개재된 금속막을 형성하는 단계; 상기 홀을 매립하도록 상기 WN막이 개재된 금속막 상에 희생막을 형성하는 단계; 및 상기 몰드절연막이 노출되도록 희생막의 표면과 상기 몰드절연막 상의 WN막이 개재된 금속막 부분을 제거하는 단계; 및 상기 잔류된 희생막을 제거하는 단계;로 구성되는 것을 특징으로 한다.
상기 희생막은 PE-TEOS 산화막, SOG 산화막 또는 감광막 중 어느 하나이다.
상기 희생막은 500∼3000Å 두께로 형성하는 것을 특징으로 한다.
상기 유전막은 ALD 공정을 따른 Al2O3, HfO2, La2O3, TiO2, Ta2O5 및 SrTiO3로 구성된 그룹으로부터 선택되는 어느 하나의 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 한다.
상기 플레이트전극은 CVD 공정에 따른 TiN막으로 이루어진 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
도 5a에 도시된 바와 같이, 일반적으로 CVD 공정에 의한 TiN막(54)은 주상 구조(columnar structure)로 성장하여 표면이 거칠 뿐만 아니라 결정립들간 계면에 핀홀 또는 마이크로크랙 등의 결함부(A)가 존재하게 되며, 이러한 결함부(A)를 통해 후속하는 딥-아웃 공정에서 식각액이 침투하여 하부의 산화막, 즉, 층간절연막(52)을 소실시켜 결함(B)을 발생시키게 된다.
여기서, 이와 같은 문제는 CVD 공정은 물론 ALD(Atomic Layer Deposition) 공정을 통해 TiN막을 증착하는 경우에서도 발생된다.
이에, 도 5b에 도시된 바와 같이, 본 발명은 스토리지전극용 TiN막을 CVD 공정 또는 ALD 공정에 따라 증착하되, 제1TiN막(54a)과 제2TiN막(54b)으로 나누어 증착하며, 특히, 상기 막들(54a, 54b) 사이에 버퍼층으로서 ALD 공정에 따라 비정질의 WN막(55)을 개재시킨다.
이렇게 하면, 주상 구조의 TiN막에서 결정의 방향성이 서로 어긋나게 되며, 특히, 비정질의 ALD WN막(55)이 식각액의 침투 경로를 차단하게 되는 바, 본 발명은 실린더형 TiN 스토리지전극을 형성한 후의 후속하는 딥-아웃 공정에서 식각액 침투로 인한 결함 발생을 효과적으로 억제시킬 수 있으며, 그래서, 캐패시터 자체의 신뢰성 및 제조수율을 향상시킬 수 있음은 물론 소자의 제조수율을 향상시킬 수 있다.
자세하게, 도 6a 내지 도 6d는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 6a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부패턴(도시안됨)이 형성된 반도체기판(61)을 마련한다. 그런다음, 상기 하부패턴을 덮도록 기판(61)의 전면 상에 층간절연막(62)을 형성한 후, 상기 층간절연막(62)을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀을 매립하도록 층간절연막(62) 상에 폴리실리콘막을 증착한 후, 이를 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 폴리실리콘으로 이루어진 스토리지노드플러그(63)를 형성한다.
다음으로, 상기 스토리지노드플러그(63)를 포함한 층간절연막(62) 상에 식각정지막으로서 질화막(64)을 증착한 후, 상기 질화막(64) 상에 실린더 구조의 스토리지전극 구조를 형성하기 위한 몰드절연막(65)을 증착한다. 여기서, 상기 몰드절연막(65)으로서는 바람직하게 산화막을 이용한다. 그런다음, 상기 질화막(64)을 이용해서 몰드절연막(65)을 식각한 후, 연이어, 상기 질화막(64)을 식각하여 스토리지노드플러그(63)를 노출시키는 홀(66)을 형성한다.
계속해서, 상기 노출된 스토리지노드플러그(63)의 표면을 포함한 결과물 상에 전이 금속막, 예컨데, Ti막(도시안됨)을 증착한 후, 기판 결과물에 대해 급속열공정을 진행하여 상기 스토리지노드플러그(63)의 표면에 베리어막으로서 TiSi2막(67)을 형성한다.
다음으로, 공지의 공정에 따라 미반응한 Ti막을 제거한 후, TiSi2막(67)을 포함한 홀(66) 표면 및 몰드절연막(65) 상에 CVD 공정 또는 ALD 공정에 따라 제1TiN막(68)을 증착한다. 이때, CVD 공정을 이용하는 경우에 상기 제1TiN막(68)은 TiCl4의 소오스가스와 NH3의 반응가스를 이용하여 400∼700℃의 온도에서 100∼200Å의 두께로 증착한다.
그 다음, 상기 제1TiN막(68) 상에 버퍼층으로서 250∼350℃의 온도에서 20∼100Å 두께로 WN막(69)을 증착한다. 여기서, 상기 WN막(69)은 "B2H6 가스 플로우, 퍼지, WF6 가스 플로우, 퍼지, NH3 가스 플로우, 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 ALD 공정에 따라 비정질 상태로 증착한다. 이때, 상기 퍼지 가스로서는 Ar 가스를 사용하거나, 또는, Ar과 H2의 혼합가스를 사용한다.
계속해서, 상기 WN막(69) 상에 제1TiN막(68) 증착시와 동일 조건 및 두께로 CVD 공정 또는 ALD 공정에 따라 제2TiN막(70)을 증착하고, 이를 통해, 스토리지전극 물질로서 제1TiN막(68)과 WN막(69) 및 제2TiN막(70)의 적층막을 형성한다.
도 6b를 참조하면, 상기 기판 결과물, 즉, 상기 제2TiN막(70) 상에 인접 전극들간의 분리를 위한 후속하는 CMP 또는 에치백 공정에서의 베리어막으로서 희생막(71)을 증착한다. 여기서, 상기 희생막(71)으로서는 PE-TEOS 산화막 또는 SOG 산화막을 이용하며, 상기 홀(66)을 완전 매립시키는 두께, 바람직하게, 500∼3000Å 두께로 증착한다.
한편, CMP 또는 에치백 공정에서의 베리어막으로서 상기와 같은 산화막 대신에 감광막을 이용하는 것도 가능하다.
도 6c를 참조하면, 인접 전극들간의 분리가 이루어지도록 몰드절연막이 노출될 때까지 희생막의 표면 및 상기 몰드절연막 상의 제1TiN막(68), WN막(69) 및 제2TiN막(70) 부분을 CMP 또는 에치백으로 제거한다. 그런다음, 기판 결과물에 대해 딥-아웃 공정을 진행하여 상기 몰드절연막을 제거함과 아울러 잔류된 희생산화막을 제거하여 실린더형 스토리지전극(72)을 형성한다. 이때, 상기 딥-아웃 공정은 20:1 BOE 용액을 이용하여 수행하며, 상기 몰드절연막의 종류에 따라 공정 시간을 조절한다.
여기서, 상기 몰드절연막을 제거하기 위한 딥-아웃 공정시, 종래에는 TiN막의 결함부를 통해 하부로 식각액이 침투하여 하부의 층간절연막 또는 스토리지노드플러그의 폴리실리콘이 소실되는 등 결함이 발생되지만, 본 발명에서는 스토리지전극 물질인 TiN막을 2층으로 구성하면서 제1TiN막(68)과 제2TiN막(70) 사이에 비정질의 WN막(69)을 개재시킴으로써 하부로의 식각액 침투를 억제시킬 수 있다.
즉, 본 발명의 스토리지전극(72)은 제1TiN막(68)과 제2TiN막(70)의 적층으로 구성되는 것과 관련해서 결정의 방향성이 서로 어긋나 식각액 침투 경로가 길어지게 되고, 특히, 상기 제1TiN막(68)과 제2TiN막(70) 사이에 개재되는 비정질의 WN막(69)이 하부로 식각액이 침투하는 것을 차단하므로써, 결국, 본 발명에서는 후속하는 딥-아웃 공정에서의 식각액 침투로 인한 결함 발생이 억제되고, 궁극적으로 제조수율 저하를 방지할 수 있게 된다.
도 6d를 참조하면, 실린더형 스토리지전극(72) 상에 ALD 공정에 따른 Al2O3, HfO2, La2O3, TiO2, Ta2O5 또는 SrTiO3 중의 어느 하나의 단일막으로 이루어지거 나, 또는, 이들의 적층막으로 이루어진 유전막(73)을 형성한다. 그런다음, 상기 유전막(73) 상에 CVD 공정에 따라 TiN의 플레이트전극(74)을 형성하고, 이 결과로서, 본 발명에 따른 캐패시터(80)의 형성을 완성한다.
한편, 전술한 본 발명의 실시예는 실린더형 스토리지전극 물질로서 TiN막을 적용하는 경우에 대해 도시하고 설명하였지만, CVD Ru막 또는 ALD Ru막을 적용하는 경우에서도 비정질 ALD WN막을 버퍼층으로 적용함으로써 앞서와 동일한 효과를 얻을 수 있다.
즉, 도 7은 스토리지전극 물질로서 CVD Ru막을 적용한 경우에서의 결정 응집(grain agglomeration)이 일어난 상태를 보여주는 사진으로서, 도시된 바와 같이, 스토리지전극 물질로서 CVD Ru막을 적용한 경우, 저온 열공정에 의해 쉽게 결정 응집이 일어나는 바, 딥-아웃 공정을 적용하는 실린더 구조의 구현이 어렵다. 도면부호 81은 결정 응집이 일어난 CVD Ru막을 나타낸다.
그러나, 도시하지는 않았지만, 전술한 본 발명의 실시예에서와 같이 CVD Ru막 또는 ALD Ru막을 2층 구조로 형성하면서 막들 사이에 비정질 ALD WN막을 버퍼층으로 개재시킬 경우, 후속하는 딥-아웃 공정에서의 결함 발생을 억제시킬 수 있으며, 그래서, 실린더 구조의 구현이 가능하게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실린더형 스토리지전극 물질로 TiN막을 증착함에 있어서 제1TiN막과 제2TiN막의 2층 구조로 증착하면서 상기 제1TiN막과 제2TiN막 사이에 비정질의 ALD WN막을 개재시킴으로써, 결정의 어긋남 및 상기 비정질의 ALD WN막에 의해 후속하는 딥-아웃 공정에서 식각액 침투를 효과적으로 차단할 수 있다. 따라서, 본 발명은 실린더형 스토리지전극 물질로서 TIN막을 적용함에 있어서의 후속하는 딥-아웃 공정에서의 식각액 침투를 억제시킬 수 있는 바, 캐패시터의 신뢰성 및 제조수율은 물론 소자의 제조수율을 향상시킬 수 있다.

Claims (23)

  1. 스토리지노드플러그를 구비한 층간절연막 상에 몰드절연막을 형성하는 단계;
    상기 몰드절연막을 식각하여 스토리지노드플러그를 노출시키는 홀을 형성하는 단계;
    상기 노출된 스토리지노드플러그를 포함한 홀 표면 상에 WN막이 개재된 금속 스토리지전극을 형성하는 단계;
    상기 몰드절연막을 제거하는 단계; 및
    상기 금속 스토리지전극 상에 유전체막과 플레이트전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 스토리지노드플러그는 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 2 항에 있어서, 상기 폴리실리콘 스토리지노드플러그는 그 상부 표면에 금속 실리사이드막이 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서, 상기 금속 실리사이드막은, 상기 폴리실리콘 스토리지노드플러그가 형성된 층간절연막 상에 전이 금속막을 증착하는 단계; 상기 전이 금속 막이 형성된 결과물에 대해 급속열공정을 진행하는 단계; 및 상기 급속열공정시에 미반응한 전이 금속막을 제거하는 단계;를 포함하는 공정으로 형성하는 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 4 항에 있어서, 상기 전이 금속막은 Ti막이고, 상기 금속 실리사이드막은 TiSi2막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 몰드절연막을 형성하는 단계 전, 상기 층간절연막 상에 식각정지막용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서, 상기 몰드절연막은 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 WN막이 개재된 금속 스토리지전극은 제1TiN막과 WN막 및 제2TiN막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서, 상기 제1TiN막 및 제2TiN막은 CVD 공정 또는 ALD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 8 항에 있어서, 상기 제TiN막 및 제2TiN막은 CVD 공정에 따라 TiCl4의 소오스가스와 NH3의 반응가스를 이용하여 400∼700℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 8 항에 있어서, 상기 제1TiN막 및 제2TiN막은 각각 100∼200Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 1 항에 있어서, 상기 WN막이 개재된 금속 스토리지전극은 제1Ru막과 WN막 및 제2Ru막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 12 항에 있어서, 상기 제1Ru막 및 제2Ru막은 CVD 공정 또는 ALD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 12 항에 있어서, 상기 제1Ru막 및 제2Ru막은 각각 100∼200Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 1 항에 있어서, 상기 WN막은 "B2H6 가스 플로우, 퍼지, WF6 가스 플로우, 퍼지, NH3 가스 플로우, 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻 어질 때까지 반복 수행하는 ALD 공정에 따라 비정질 상태로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 15 항에 있어서, 상기 퍼지 가스로서 Ar 가스를 사용하거나, 또는, Ar과 H2의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 15 항에 있어서, 상기 WN막은 250∼350℃의 온도에서 20∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 제 1 항에 있어서, 상기 홀 표면 상에 WN막이 개재된 금속 스토리지전극을 형성하는 단계는,
    상기 홀을 포함한 몰드절연막 상에 WN막이 개재된 금속막을 형성하는 단계;
    상기 홀을 매립하도록 상기 WN막이 개재된 금속막 상에 희생막을 형성하는 단계; 및
    상기 몰드절연막이 노출되도록 희생막의 표면과 상기 몰드절연막 상의 WN막이 개재된 금속막 부분을 제거하는 단계; 및
    상기 잔류된 희생막을 제거하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제 18항에 있어서, 상기 희생막은 PE-TEOS 산화막 또는 SOG 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  20. 제 18 항에 있어서, 상기 희생막은 감광막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  21. 제 18 항에 있어서, 상기 희생막은 500∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  22. 제 1 항에 있어서, 상기 유전막은 ALD 공정을 따른 Al2O3, HfO2, La2O3, TiO2, Ta2O5 및 SrTiO3로 구성된 그룹으로부터 선택되는 어느 하나의 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  23. 제 1 항에 있어서, 상기 플레이트전극은 CVD 공정에 따른 TiN막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
KR1020050045068A 2005-05-27 2005-05-27 반도체 소자의 캐패시터 형성방법 KR100639219B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050045068A KR100639219B1 (ko) 2005-05-27 2005-05-27 반도체 소자의 캐패시터 형성방법
US11/173,089 US7629221B2 (en) 2005-05-27 2005-07-01 Method for forming capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050045068A KR100639219B1 (ko) 2005-05-27 2005-05-27 반도체 소자의 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR100639219B1 true KR100639219B1 (ko) 2006-10-30

Family

ID=37463996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050045068A KR100639219B1 (ko) 2005-05-27 2005-05-27 반도체 소자의 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US7629221B2 (ko)
KR (1) KR100639219B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111918B1 (ko) * 2008-01-30 2012-07-19 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 형성방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655139B1 (ko) * 2005-11-03 2006-12-08 주식회사 하이닉스반도체 캐패시터 제조 방법
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
KR100866138B1 (ko) * 2007-06-26 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 배선 및 그의 형성방법
EP2584588B1 (en) * 2011-10-21 2017-10-04 Imec Method of forming MIM capacitor with Ru-comprising oxygen diffusion barrier
KR102037868B1 (ko) * 2013-03-05 2019-11-26 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102368099B1 (ko) 2015-06-25 2022-02-25 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 장치
US11037737B2 (en) * 2017-06-27 2021-06-15 Uchicago Argonne, Llc Energy storage technology with extreme high energy density capability
US20230123402A1 (en) * 2021-10-18 2023-04-20 Globalfoundries Singapore Pte. Ltd. Three electrode capacitor structure using spaced conductive pillars

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352622A (en) * 1992-04-08 1994-10-04 National Semiconductor Corporation Stacked capacitor with a thin film ceramic oxide layer
KR100243285B1 (ko) * 1997-02-27 2000-02-01 윤종용 고유전 커패시터 및 그 제조방법
US6020248A (en) * 1997-06-26 2000-02-01 Nec Corporation Method for fabricating semiconductor device having capacitor increased in capacitance by using hemispherical grains without reduction of dopant concentration
TW411615B (en) * 1997-12-04 2000-11-11 Fujitsu Ltd Semiconductor device and method of manufacturing the same
US6320213B1 (en) * 1997-12-19 2001-11-20 Advanced Technology Materials, Inc. Diffusion barriers between noble metal electrodes and metallization layers, and integrated circuit and semiconductor devices comprising same
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
JP4048514B2 (ja) * 1998-10-20 2008-02-20 富士通株式会社 半導体装置及びその製造方法
KR100275752B1 (ko) * 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
US6222220B1 (en) * 1998-12-10 2001-04-24 Siemens Aktiengesellschaft Extended trench for preventing interaction between components of stacked capacitors
JP2000349255A (ja) * 1999-06-03 2000-12-15 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100309131B1 (ko) 1999-06-30 2001-11-01 박종섭 반도체 소자의 캐패시터 제조 방법
KR100311050B1 (ko) * 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
US6365328B1 (en) * 2000-03-10 2002-04-02 Infineon Technologies North America Corp. Semiconductor structure and manufacturing method
KR100338775B1 (ko) * 2000-06-20 2002-05-31 윤종용 Ｄｒａｍ을 포함하는 반도체 소자의 콘택 구조체 및 그형성방법
JP4651169B2 (ja) * 2000-08-31 2011-03-16 富士通株式会社 半導体装置及びその製造方法
US6905547B1 (en) * 2000-12-21 2005-06-14 Genus, Inc. Method and apparatus for flexible atomic layer deposition
US6518610B2 (en) * 2001-02-20 2003-02-11 Micron Technology, Inc. Rhodium-rich oxygen barriers
US6563161B2 (en) * 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same
DE10121657B4 (de) * 2001-05-03 2010-02-11 Qimonda Ag Mikroelektronische Struktur mit Wasserstoffbarrierenschicht
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100418586B1 (ko) * 2001-06-30 2004-02-14 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100388465B1 (ko) 2001-06-30 2003-06-25 주식회사 하이닉스반도체 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법
US7700454B2 (en) * 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
KR100439028B1 (ko) * 2001-12-27 2004-07-03 삼성전자주식회사 2단계 증착방식을 이용한 반도체 장치의 제조방법
KR100413606B1 (ko) * 2001-12-31 2004-01-03 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100464649B1 (ko) * 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
KR20040009245A (ko) 2002-07-23 2004-01-31 삼성전자주식회사 레벨러가 구비된 웨이퍼 이송장치
JP2004104012A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体装置
KR100476936B1 (ko) * 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법
KR100522427B1 (ko) * 2002-12-30 2005-10-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US7842581B2 (en) * 2003-03-27 2010-11-30 Samsung Electronics Co., Ltd. Methods of forming metal layers using oxygen gas as a reaction source and methods of fabricating capacitors using such metal layers
TWI233689B (en) * 2003-04-14 2005-06-01 Samsung Electronics Co Ltd Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same
KR100524965B1 (ko) * 2003-05-23 2005-10-31 삼성전자주식회사 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법
KR100688493B1 (ko) * 2003-06-17 2007-03-02 삼성전자주식회사 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법
KR100576464B1 (ko) * 2003-12-24 2006-05-08 주식회사 하이닉스반도체 반도체소자의 도전배선 형성방법
KR100541689B1 (ko) * 2004-06-29 2006-01-11 주식회사 하이닉스반도체 캐패시터의 스토리지 노드 전극 형성방법
KR100587686B1 (ko) * 2004-07-15 2006-06-08 삼성전자주식회사 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법
US7271055B2 (en) * 2004-08-19 2007-09-18 Samsung Electronics Co., Ltd. Methods of forming low leakage currents metal-insulator-metal (MIM) capacitors and related MIM capacitors
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
KR100655074B1 (ko) * 2004-11-11 2006-12-11 삼성전자주식회사 스토리지 커패시터 및 그의 제조방법
KR100712502B1 (ko) * 2004-11-30 2007-05-02 삼성전자주식회사 금속-유전막-금속 캐패시터 및 그 제조방법
KR100640631B1 (ko) * 2005-01-29 2006-10-31 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조방법
KR20060102125A (ko) * 2005-03-23 2006-09-27 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100652426B1 (ko) * 2005-08-16 2006-12-01 삼성전자주식회사 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111918B1 (ko) * 2008-01-30 2012-07-19 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 형성방법

Also Published As

Publication number Publication date
US7629221B2 (en) 2009-12-08
US20060270177A1 (en) 2006-11-30

Similar Documents

Publication Publication Date Title
KR100639219B1 (ko) 반도체 소자의 캐패시터 형성방법
US6690052B2 (en) Semiconductor device having a capacitor with a multi-layer dielectric
KR100722988B1 (ko) 반도체 소자 및 그 제조방법
JP2009253033A (ja) 半導体記憶装置及びその製造方法
JPH09289296A (ja) 強誘電体キャパシタ及びその製造方法
KR100728959B1 (ko) 반도체 소자의 캐패시터 형성방법
JP2006173558A (ja) 半導体素子のキャパシタ製造方法
US7504300B2 (en) Method for fabricating semiconductor memory device having cylinder type storage node
KR100979244B1 (ko) 반도체 소자의 캐패시터 형성방법
US20120098132A1 (en) Semiconductor device and method of manufacturing the same
JP2741672B2 (ja) スタック形ｄｒａｍセルのキャパシタ製造方法
TW200427086A (en) Ferroelectric memory device with merged-top-plate structure and method for fabricating the same
JP4916168B2 (ja) シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
US7547598B2 (en) Method for fabricating capacitor in semiconductor device
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100811255B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100679968B1 (ko) 실린더형 캐패시터를 구비한 반도체메모리장치 및 그 제조방법
KR100464938B1 (ko) 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR100951558B1 (ko) 귀금속 하부전극의 필링을 방지할 수 있는 캐패시터의제조 방법
KR100680962B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100622610B1 (ko) 반도체소자의 캐패시터 및 그의 제조 방법
KR100683485B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100465837B1 (ko) 루테늄 하부전극을 구비한 캐패시터의 제조 방법
KR100247697B1 (ko) 캐패시터 형성방법
KR20060007681A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee