KR100587686B1 - 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 질화 티타늄막 형성방법 및 그를 이용한 커패시터의 제조방법에 관한 것으로, 그의 제조방법은, 소정의 유량비를 갖는 염화 티타늄(TiCl4) 가스 및 암모니아(NH3) 가스를 반응 가스로 사용하는 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판 상에 형성된 유전막 상에 제 1 질화 티타늄막을 형성하는 단계; 및 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄(TiCl4) 및 암모니아(NH3) 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화 티타늄막 상에 제 2 질화 티타늄막을 형성하는 단계를 포함함에 의해 저온에서 형성되는 제 1 질화 티타늄막과 상기 유전막의 표면손상을 방지하여 커패시터의 성능을 향상시킬 수 있다.
질화 티타늄(TiN), 유전막, 산화 하프늄막(HfO2), 암모니아(NH3), 염화 티타늄(TiCl4)
Description
도 1a 내지 도 1k는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도.
도 2a 내지 도 2l은 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도.
도 3은 온도에 따른 질화 티타늄막 내에 함유된 염소 성분을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 112 : 층간 절연막
114 : 도전체 구조물 116 : 식각정지막
118 : 주형막 120 : 하드 마스크막
122 : 트렌치 124 : 스토리지 전극
126 : 제 1 유전막 128 : 제 2 유전막
130 : 제 1 질화 티타늄막 132 : 제 2 질화 티타늄막
134 : 질화 티타늄막 136 : 폴리 실리콘막
본 발명은 반도체 소자에 관한 것으로, 상세하게는 누설전류를 방지하기 위해 금속 전극으로 사용되는 질화 티타늄막의 제조방법 및 그를 사용하는 스토리지 커패시터의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
한편, 스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 제안되었다.
예컨대, 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 캐패시터 구조에서 벗으난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 캐패시 터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
또한, 높은 유전상수를 가지는 물질로서, Ta2O5, Al2O3, HfO2와 같은 유전물질을 스토리지 커패시터의 유전막으로 사용하고자 할 경우, 유전 상수가 증가함에 따라 상기 스토리지 커패시터의 전극으로 사용되는 다결정 실리콘과의 계면특성이 떨어질 수 있다. 그리고, 상기 유전막의 두께가 감소할 경우 터널링의 발생으로 누설전류가 증가하는 문제가 있다. 이러한 누설전류의 억제를 위해서 다결정 실리콘 전극과 유전막 사이에 실리콘 산질화막(SiON)과 같은 유전상수가 낮은 막을 추가하는 방안이 있으나, 이는 결과적으로 전체 커패시턴스의 저하를 가져온다. 따라서, 다결정 실리콘 전극 대신에 일함수(work function)가 높은 질화 티타늄(TiN)이나 백금(Pt) 등의 금속을 전극으로 사용하는 커패시터가 제안되었다.
예컨대, 캐패시터 유전체막으로 Al2O3 또는 HfO2를 사용하는 캐패시터에 있어서, 그 하부전극으로 폴리실리콘(poly-Si)막을 사용하고, 그 상부전극으로는 금속막을 사용하는 구조 MIS(Metal Insulator Silicon) 또는 MIM(Metal Insulator Silicon)구조가 일반적이다. 이때, 상기 캐패시터 유전체막인 Al2O3 및 HfO2
는 화학기상증착방법(Chemical Vapor Deposition : CVD) 방법으로 형성되며, 이때 프리커서(precursor)에 함유되는 탄소(carbon) 또는 수소(hydrogen) 등이 남게 되어 누설 패스(leakage pass)가 형성될 수 있기 때문에 후속 열처리가 요구된다.
한편, 일함수가 높은 상기 질화 티타늄의 금속막을 사용했을 때 후속 공정에서의 스트레스(stress) 등의 문제점 최소화를 위해 TiN/poly-Si의 이중막 구조를 갖는 캐패시터 상부전극을 사용하기도 한다.
상술한 바와 같은 종래 반도체 장치는 상기 산화 하프늄막 상에 상부 전극으로 상기 다결정 실리콘을 형성할 경우, 상기 커패시터의 유전체막과 커패시터의 상부전극 사이에서 다결정 실리콘과 산소의 반응에 의해 형성되는 저유전물질인 산화 실리콘막이 형성될 수 있기 때문에 상기 유전체막과 다결정 실리콘 사이에 반응방지막으로서 상기 질화 티타늄과 같은 금속막을 더 형성할 수도 있다.
따라서, 종래 기술에 따른 커패시터 제조방법은 높은 유전율을 갖는 산화 하프늄막 상에 질화 티타늄막을 형성하고, 상기 질화 티타늄막 상에 도전성 불순물이 도핑된 폴리 실리콘막을 형성하여 상부전극으로 사용할 수 있다.
여기서, 상기 질화 티타늄막은 염화 티타늄(TiCl4)가스와 암모니아(NH3)가스를 반응가스로 사용하여 화학기상증착방법으로 형성될 수 있다. 상기 질화 티타늄막의 형성방법은 미국 특허 6,207,557호에 기재되어 있다.
먼저, 하지막 상에 약 530℃ 내지 약 680℃의 온도에서 염화 티타늄(TiCl4) 가스와 암모니아(NH3)가스를 반응가스로 사용하는 화학기상증착방법으로 약 10Å 내지 100Å정도의 제 1 질화 티타늄막을 형성한다. 이때, 진공도는 약 0.2Torr 내지 약 0.5Torr 정도를 유지하고, 상기 염화 티타늄(TiCl4) 가스 대 암모니아(NH3)가스 유량비는 약 0.02 내지 약 0.05정도에서 이루어질 수 있다.
이후, 상기 제 1 질화 티타늄막을 암모니아 가스 분위기에서 소정시간동안 어닐링하여 상기 제 1 질화 티타늄막의 표면 또는 입계(grain boundary)에 보호 질화 티타늄막을 형성한다. 이때, 상기 제 1 질화 티타늄막 상으로 유동되는 상기 암모니아 가스는 약 530℃ 내지 약 680℃의 온도와 약 3Torr의 진공도에서 약 1000sccm의 유량으로 공급된다.
그리고, 상기 보호 질화 티타늄막 상에 상기 제 1 질화 티타늄막의 형성과 동일한 방법으로 제 2 질화 티타늄막을 형성한다. 여기서, 상기 제 2 질화 티타늄막은 약 530℃ 내지 약 680℃의 온도에서 염화 티타늄(TiCl4) 가스와 암모니아(NH3)가스를 반응가스로 사용하는 화학기상증착방법으로 소정의 두께를 갖도록 형성될 수 있다. 이때, 진공도는 약 0.2Torr 내지 약 0.5Torr 정도를 유지하고, 상기 염화 티타늄(TiCl4) 가스 대 암모니아(NH3)가스 유량비는 약 0.02 내지 약 0.05정도에서 이루어질 수 있다.
따라서, 종래 기술에 따른 커패시터 제조방법은 하지막 상에 제 1 질화 티타늄막상에 보호 질화 티타늄막을 형성하여 제 2 질화 티타늄막의 형성시 상기 제 1 질화 티타늄막으로 염소 성분의 침투되는 것을 방지할 수 있다.
하지만, 종래 기술에 따른 커패시터 제조방법은 다음과 같은 문제점이 있었다.
종래 기술에 따른 커패시터 제조방법은 하프늄 산화막 상에 약 530℃ 내지 약 680℃정도의 고온 화학기상증착방법으로 제 1 질화 티타늄막을 형성할 경우, 고 온에서 상기 질화 티타늄막의 소스 가스인 염화 티타늄과 상기 하프늄 산화막이 계면에서 반응하여 염화 하프늄을 생성함에 의해 커패시터의 성능을 떨어뜨릴 수 있기 때문에 생산 수율을 감소시키는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 하프늄 산화막의 표면에서 염화 하프늄의 발생을 억제시키고, 스토리지 커패시터의 성능을 향상시켜 생산 수율을 증대 또는 극대화 할 수 있는 질화 티타늄막의 형성방법 및 그를 이용한 스토리지 커패시터 제조방법를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 질화 티타늄 형성방법은, 소정의 유량비를 갖는 염화 티타늄 가스 및 암모니아 가스를 반응 가스로 사용하는 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판에 형성된 유전막 상에 제 1 질화 티타늄막을 형성하는 단계; 및 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화 티타늄막 상에 제 2 질화 티타늄막을 형성하는 단계를 포함함을 특징으로 한다.
본 발명의 다른 양태는, 반도체 캐패시터의 전하 누설을 방지하기 위한 질화 티타늄의 형성방법에 있어서; 소정의 유량비를 갖는 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판에 형성된 유전막 상에 제 1 질화티타늄막을 형성하는 단계; 상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계; 및 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계를 포함하는 방법이다.
본 발명의 또 다른 양태는, 전하 누설 방지를 위해 금속 전극을 이용한 캐패시터 제조방법에 있어서; 반도체 기판 상에 하부 전극 및 유전막을 순차적으로 형성하는 단계; 반도체 기판 상에 형성된 상기 유전막의 표면에 염화 티타늄 가스를 유동시키는 단계; 소정의 유량비를 갖는 염화 티타늄 및 암모니아 가스를 소스로 사용하는 화학기상증착방법 또는 원자층 증착방법으로 제 1 온도에서 상기 유전막 상에 제 1 질화티타늄막을 형성하는 단계; 상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계; 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 소스가스로 사용하는 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계; 및 상기 제 2 질화티타늄막 상에 도전성 불순물로 도핑된 폴리 실리콘막을 형성하는 단계를 포함하는 방법이다.
본 발명의 또 다른 양태는, 전하 누설 방지를 위한 질화 티타늄막을 이용한 캐패시터의 제조방법에 있어서; 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극의 전면에 유전막을 형성하는 단계; 상기 유전막의 표면에 염화 티타늄 가스를 유동시키는 단계; 소정의 유량비를 갖는 염화 티티늄 및 암모니아 가스를 소스로 사용하는 화학기상증착방법 또는 원자층 증착방법으로 제 1 온도에서 상기 유전막 상에 제 1 질화티타늄막을 형성하는 단계; 상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계; 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 소스가스로 사용하는 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계; 및 상기 제 2 질화티타늄막 상에 도전성 불순물로 도핑된 폴리 실리콘막을 형성하는 단계를 포함하는 방법이다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1a 내지 도 1k는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.
도 1a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 층간 절연막(112) 및 도전체 구조물(114)을 포함하는 반도체 기판(100) 상에 실리콘 질화막을 이용하여 식각정지막(116)을 형성한다. 여기서, 상기 도전체 구조물(114)은 반도체 기판(100)의 캐패시터 노드 콘택 영역과 전기적으로 접속하는 콘택 플러그이다. 또한, 상기 콘택 플러그를 선택적으로 노출시키도록 층간 절연막(112)이 형성되어 있다. 또한, 상기 식각 방지막은 상기 층간 절연막(112)과의 선택비가 높은 막을 이용하여 일정두께(예컨대 약100∼1000Å정도)로 형성된다.
도시하지는 않았지만, 상기 도전체 구조물(114)과 전기적으로 접속되는 패드 콘택과, 소스/드레인 영역을 더 포함하여 구성된다.
도 1b에 도시된 바와 같이, 상기 식각정지막(116)이 형성된 상기 반도체 기판(100)상에 실리콘 산화막을 사용하여 주형막(118)을 형성한다. 이때, 상기 실리콘 산화막은 화학기상증착방법으로 챔버 내에 삽입된 상기 반도체 기판(100) 상에 실리콘 화합물(예컨대 모노실란) 및 산소와 같은 혼합 반응 가스를 가열하여 흘려(flow)줌으로써 형성될 수 있다.
도시되지는 않았지만, 상기 혼합 반응 가스 내에 산화질소(NO) 또는 아산화질소(N2O)또는 암모니아(NH3)와 같은 질소 화합물을 이용하여 상기 챔버 내에 주기적으로 공급하여 실리콘 산화막 및 실리콘 산질화막의 다층구조를 갖는 상기 주형막(118)을 형성할 수 있다. 또한, 상기 주형막(118)은 이후 형성되는 스토리지 전극의 높이에 해당하는 두께(예컨대 약 7000 내지 18000Å)보다 적어도 크거나 같도록 형성될 수 있다.
도 1c에 도시된 바와 같이, 상기 주형막(118)이 형성된 상기 반도체 기판(100) 상에 실리콘 질화막을 이용하여 하드 마스크막(120)을 형성한다. 이때, 상기 주형막(118)의 형성공정과, 상기 하드 마스크막(120)을 하나의 상기 공정 챔버 내에서 인시츄(In-situ)로 형성하여 상기 주형막(118) 및 상기 하드 마스크막(120) 사이에 이물질이 형성되는 것을 방지하고, 공정 효율을 높일 수도 있다.
도 1d에 도시된 바와 같이, 상기 하드 마스크막(120) 상부에 포토레지스트를 도포하고, 상기 도전체 구조물(114) 상부의 상기 하드 마스크막(120)의 일부가 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 주형막(118)이 노출되도록 상기 하드 마스크막(120)의 일부를 제거한다.
도1e에 도시된 바와 같이, 상기 포토레지스트 및 하드 마스크막(120)을 식각 마스크로 사용하여 상기 식각정지막(116)의 일부가 노출되도록 상기 주형막(118)을 제거하여 트렌치(trench, 122)를 형성한다. 이때, 상기 트렌치(122)는 수직 특성이 우수한 건식식각방법을 통해 이루어질 수 있다. 이때, 식각 공정 수행 시 상기 주형막(118)의 저부로 내려갈수록 상기 트렌치(122)의 입구에 비해 저부가 식각율(Etch rate)이 감소하기 때문에 로딩 효과(loading effect)에 의해 상기 트렌치(122)의 측벽은 소정의 기울기를 가지면서 상기 입구보다 저부가 좁게 형성될 수도 있다. 또한, 상기 주형막(118)이 다층구조로 형성되어 있을 경우, 상기 트렌치(122)의 측벽에 굴곡이 발생하도록 이방성 식각용액(예를 들어, HF 또는 황산) 또는 이방성 반응 가스를 이용하여 다층 구조의 상기 주형막(118)을 식각함으로서 상기 트렌치(122) 내부의 표면적을 넓힐 수도 있다..
도 1f에 도시된 바와 같이, 상기 주형막(118) 및 하드 마스크막(120)에 의해 노출되는 상기 식각정지막(116)을 제거하여 상기 도전체 구조물(114)을 선택적으로 노출시킨다. 여기서, 상기 식각정지막(116)은 건식식각방법으로 상기 주형막(118)의 제거시 인시츄로 진행될 수 있다. 이때, 상기 주형막(118)에 대한 식각 선택비 가 높은상기 식각용액 또는 반응가스를 사용하여 상기 도전체 구조물(114)의 일부가 노출되도록 상기 식각정지막(116) 및 상기 식각정지막(116) 하부의 층간 절연막(112)을 과도하게 식각한다. 또한, 상기 식각정지막(116)과 동시에 상기 하드 마스크막(120)을 제거할 수도 있다.
도 1g에 도시된 바와 같이, 상기 트렌치(122)를 포함하는 반도체 기판(100)의 전면에 도전성 불순물이 도핑된 폴리 실리콘을 이용하여 하부전극(예를 들어 스토리지 전극이라 칭함, 124)을 형성한다. 이때, 상기 폴리 실리콘은 도전성 불순물을 포함하고 상기 도전성 불순물의 농도를 증가함에 의해 도전성을 높일 수 있다.
도 1h에 도시된 바와 같이, 상기 트렌치(122)가 매몰되도록 실리콘 산화막 또는 실리콘 산질화막 등을 이용하여 상기 스토리지 전극(124) 상에 희생막(도시하지 않음)을 형성하고, 상기 주형막(118)의 일부가 노출되고 상기 희생막 및 스토리지 전극(124)을 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 또는 에치백(Etch-back)하여 상기 스토리지 전극(124)의 노드를 분리한다. 도시하지 않았지만, 상기 스토리지 전극(124)의 표면적을 높이기 위해 상기 폴리 실리콘의 전표면 상에 반구형 그레인(Hemispherical Grain : HSG)막을 형성할 수도 있다. 여기서, 상기 스토리지 전극(124)은 내부가 빈 실린더 모양으로 형성된다. 또한, 상기 실린더 내부에 형성되는 희생막은 노드(node) 분리 시 발생될 수 있는 CMP 공정의 슬러리 침투(attack) 또는 고임 현상을 방지할 수 있다. 이후, 상기 스토리지 전극(124)이 형성된 반도체 기판(100) 상의 주형막(118) 및 희생막을 제거한다.
도 1i에 도시된 바와 같이, 상기 스토리지 전극(124) 상에 제 1 유전막(126) 및 제 2 유전막(128)을 순차적으로 형성한다. 여기서, 상기 제 1 유전막(126)은 알루미나(Al2O3)로 이루어지고, 상기 제 2 유전막(128)은 산화 하프늄(HfO2)으로 이루어진다. 상기 알루미나 및 산화 하프늄막은 복합 유전막으로서, MOCVD(Metal-Organic Chemical Vapor Deposition)과 같은 화학기상증착방법 또는, 원자층증착방법을 사용하여 형성될 수 있다. 한편, 상기 알루미나는 유전상수가 약 12정도이고, 상기 산화 하프늄은 유전상수가 약 28정도로서 고유전율을 갖는다. 예컨대, 상기 제 1 유전막(126)으로서, 상기 알루미나 이외에 Ta2O5, SrTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, TiO2,등과 같은 유전물질을 사용하여도 무방하다.
이때, 상기 알루미나는 약 14Å 내지 약 28Å정도로 형성되고, 상기 산화 하프늄막은 약 30Å 내지 약 40Å정도로 형성된다. 따라서, 상기 스토리지 전극(124) 상에 상기 산화 하프늄막을 직접 형성할 경우, 상기 스토리지 전극(124)의 폴리 실리콘막과 상기 산화 하프늄막의 계면 특성이 나빠질 수 있기 때문에 상기 스토리지 전극(124)과 상기 산화 하프늄막사이에 상기 폴리 실리콘막과의 계면 특성이 우수한 알루미나를 버퍼층으로 사용할 수 있다.
도 1j에 도시된 바와 같이, 상기 산화 하프늄막의 상기 제 2 유전막(128) 상에 화학기상증착방법 또는 원자층증착방법으로 질화 티타늄막(134)을 형성한다. 여기서, 상기 질화 티타늄막(134)의 형성과정을 살펴보면 다음과 같다.
먼저, 상기 화학기상증착방법을 사용할 경우, 상기 산화 하프늄막이 형성된 반도체 기판(100) 상에 염화 티타늄(TiCl4) 가스와 암모니아(NH3) 가스를 소정 유량으로 유동시켜 상기 산화 하프늄막 상에 제 1 질화 티타늄막(130)을 형성한다. 또한, 상기 염화 티타늄 가스 및 암모니아 가스가 상기 챔버 내부로 공급되기 전에 저온에서 상기 염화 티타늄 가스를 상기 챔버에 약 수초(예를 들어 약 1 초정도)간 단독으로 공급하고, 상기 산화 하프늄막 상에 상기 염화 티타늄 가스를 단독으로 유동시켜 상기 트렌치(122) 바닥 및 측벽의 표면을 염화 티타늄에 노출시킬 수도 있다.
예컨대, 상기 반도체 기판(100)이 삽입되는 챔버에는 약 450℃ 내지 약 500℃정도의 온도와 약 2.2Torr 내지 약 5Torr정도의 진공도에서 각각 약 30sccm과, 45sccm 정도의 유량으로 상기 염화 티타늄 가스와 상기 암모니아 가스가 약 4초 내지 약 10초동안 공급된다. 따라서, 본 발명에 따른 제 1 실시예의 커패시터 제조방법은 종래에 비해 저온에서 상기 염화 티타늄 가스와 상기 암모니아 가스의 반응에 의해 제 1 질화 티타늄막(130)을 형성할 수 있다. 상기 챔버 내부에는 약 300sccm의 질소 가스가 희석(dilution)가스로서 상기 제 1 질화 티타늄막(130)의 형성 전 또는 형성 과정에 공급된다. 이때, 상기 염화 티타늄 가스의 부분 압력(partial pressure)은 약 0.176 내지 약 0.4정도로서, 상기 염화 티타늄 가스 및 암모니아 가스에 의해 형성되는 제 1 질화 티타늄막(130)이 약 5Å/sec정도의 속도로 증착될 수 있다.
이후, 상기 제 1 질화 티타늄막(130)의 형성이 완료되면, 상기 제 1 질화 티타뉴막 상에 암모니아 가스만 선택적으로 노출시켜, 상기 제 1 질화 티타늄막(130) 내의 염소 성분을 제거할 수 있다. 이때, 상기 챔버 내부의 온도와 진공도는 동일 또는 유사한 조건으로 유지되고, 상기 챔버 내부에 유동되는 상기 암모니아 가스의 유량 또한 상기 제 1 질화 티타늄막(130)의 형성 시와 동일 또는 유사하다. 예컨대, 상기 암모나아 가스는 약 수초(예를 들어 약 5초정도)간 상기 챔버의 내부에 공급되고, 상기 질소가스 또한, 상기 제 1 질화 티타늄막(130)의 형성과 동일 또는 유사한 유량으로 공급된다.
그리고, 원자층증착방법을 사용할 경우, 소정의 온도와 진공도를 갖는 챔버 내에 염화 티타늄 반응 가스를 소정량으로 유동시킨 후 퍼징하고, 상기 챔버 내에 암모니아 가스를 소정량으로 유동시킨 후 퍼징한다. 이와 같은 반복과정을 통해 퍼징 가스, 염화 티타늄 가스 또는 암모니아 가스를 일정횟수 이상 순차적으로 공급하여 제 1 질화 티타늄막(130)을 형성할 수 있다.
예컨대, 상기 챔버의 온도는 약 450℃ 내지 약 500℃ 정도로 저온이고, 진공도는 약 1Torr(0.7파스칼정도)내지 약 5Torr 정도의 저진공상태로 유지된다. 상기 염화 티타늄 가스 및 암모니아 가스는 각각 상기 제 1 질화 티타늄막(130)의 형성 시와 동일 또는 유사한 유량으로 상기 챔버 내부에 공급된다. 이때, 상기 반도체 기판(100) 상으로 유동되는 상기 염화 티타늄 가스는 산화 하프늄막의 표면에 화학흡착되고, 상기 산화 하프늄막의 표면에 결합되지 않은 상기 염화 티타늄은 퍼징시 이탈된다. 이후, 상기 암모니아 가스가 상기 챔버 내에 공급되면 상기 염화 티타늄과 상기 암모니아가 반응하여 상기 염화 티타늄의 염소 성분이 질소 성분으로 치환되어 상기 산화 하프늄막 상부에 단일 원자층의 제 1 질화 티타늄막(130)이 형성된다. 이때, 상기 제 1 질화 티타늄막(130)의 형성시 질소 성분과 치환된 상기 염소와, 암모니아의 수소가 결합반응하여 염산 가스로 상기 챔버 내부에서 배기된다. 이와 같은 원자층증착방법에 의해 제 1 질화 티타늄막(130)이 약 20Å 내지 약 50Å정도의 두께를 갖도록 형성될 수 있다.
표 1은 약 2.2Torr의 진공도에서 온도에 따른 염화 티타늄과 산화 하프늄의 반응에 의해 생성되는 염화 하프늄의 몰수을 열반응식을 통해 산출하여 나타낸다
여기서, 600℃에서 상기 제 1 질화 티타늄막(130)을 형성할 경우, 상기 제 1 질화 티타늄막(130)과 상기 산화 하프늄막 사이에서 약 0.003몰 정도의 염화 하프늄이 발생되지만, 450℃에서 상기 제 1 질화 티타늄막(130)을 형성할 경우, 상기 제 1 질화 티타늄막(130)과 상기 산화 하프늄막 사이에 약 0.0005몰 정도의 염화 하프늄이 발생한다.
즉, 고온에서 보다 저온에서 상기 산화 하프늄막 상에 질화 티타늄막을 형성할 경우, 상기 산화 하프늄막과 질화 티타늄막 사이에 반응 부산물인 염화 하프늄이 줄어듦을 알 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 커패시터의 제조방법은 종래에 비해 저온에서 산화 하프늄 상에 제 1 질화 티타늄막(130)을 형성하여 표면에서의 상기 산화 하프늄과 염화 티타늄 가스의 반응을 줄일 수 있기 때문에 커패시터의 성능을 향상시킬 수 있다.
그리고, 상기 제 1 질화 티타늄을 형성한 후, 상기 챔버 내부로 공급되는 상기 염화 티타늄 가스와 상기 암모니아 가스의 공급을 중단하고, 상기 챔버 내부를 퍼지하고, 상기 챔버 내부의 온도를 약 600℃정도로 승온시킨다. 반면, 저온에서 상기 제 1 질화 티타늄막(130)을 형성한 챔버를 안정적으로 고온으로 상승시키기 위해서는 일정시간이상이 소요될 수 있으므로, 반도체 기판(100) 상에 상기 제 1 질화 티타늄막(130)을 형성한 클러스트 타입의 일측 저온 챔버에서 상기 반도체 기판(100)을 타측 고온 챔버로 이송시켜 후속 공정을 진행할 수도 있다.
그 다음, 상기 제 1 질화 티타늄막(130)이 형성된 반도체 기판(100) 상에 염화 티타늄(TiCl4) 가스와 암모니아(NH3) 가스를 소정 유량으로 유동시켜 화학기상증착방법으로 상기 산화 하프늄막 상에 제 2 질화 티타늄막(132)을 형성한다. 예컨대, 상기 반도체 기판(100)이 삽입되는 챔버는 약 600℃ 이상의 온도와 약 2.2Torr 내지 약 5Torr정도의 진공도를 갖고, 각각 약 30sccm과, 45sccm 정도의 유량으로 상기 염화 티타늄 가스와 상기 암모니아 가스가 약 40초 내지 약 46초동안 공급된다. 이때, 상기 챔버 내부에는 약 300sccm의 질소 가스가 희석(dilution)가스로서 공급된다. 마찬가지로,상기 제 2 질화 티타늄막(132)은 상기 염화 티타늄 가스 및 암모니아 가스에 의해 약 5Å/sec정도의 속도로 증착되어 약 200Å 내지 약 230Å정도의 두께를 갖도록 형성될 수 있다.
한편, 화학기상증착방법을 통해 형성되는 질화 티타늄막은 소스 가스인 염화 티타늄 염소성분을 함유한다. 이때, 질화 티타늄막 내에 함유된 염소 성분은 도 3 에서와 같이, 온도가 증가함에 따라 줄어듦을 알 수 있다. 여기서, 도 3의 가로축은 온도를 나타내고, 세로축은 염소의 함량을 나타낸다.
이때, 저온의 화학기상증착방법 또는 원자층증착방법에 의해 형성된 상기 제 1 질화 티타늄막(130)이 다량의 염소 성분을 함유하고 있더라도, 고온의 화학기상증착방법에 의한 상기 제 2 질화 티타늄막(132)의 형성시 제 1 질화 티타늄막(130) 내의 염소 성분이 제거될 수도 있다.
따라서, 본 발명의 제 1 실시예에 따른 커패시터 제조방법은 산화 하프늄막 상에 저온 화학기상증착방법 또는 원자층증착방법을 이용하여 제 1 질화 티타늄막(130)을 형성하여 염소 성분에 의한 산화 하프늄막의 표면손상을 방지할 수 있고, 상기 제 1 질화 티타늄막(130) 상에 고온의 화학기상증착방법으로 제 2 질화 티타늄막(132)을 형성하여 상기 제 1 및 제 2 질화 티타늄막(130, 132) 내의 염소 성분을 줄일 수 있기 때문에 커패시터의 성능을 향상시킬 수 있다.
도 1k에 도시된 바와 같이, 상기 제 1 및 제 2 질화 티타늄막(130, 132)이 형성된 반도체 기판(100) 상에 화학기상증착방법으로 도전성 불순물이 도핑된 폴리 실리콘막(136)을 형성하여 커패시터의 제조 공정을 완료한다. 여기서, 상기 제 1 및 제 2 질화 티타늄막(130, 132)과, 상기 폴리 실리콘막(136)은 상부전극(예를 들어 플레이트 전극이라 칭함)으로 사용된다.
도시하지는 않았지만, 상기 폴리 실리콘막 상에 별도의 층간절연막을 더 형성할 수 도 있다.
따라서, 본 발명의 제 1 실시예에 따른 커패시터의 제조방법은 산화 하프늄 막 상에 저온의 화학기상증착방법 또는 원자층증착방법으로 제 1 질화 티타늄막(130)을 형성한 후, 상기 제 1 질화 티타늄막(130) 상에 고온의 화학기상증착방법으로 제 2 질화 티타늄막(132)을 형성하고, 초기의 저온 공정에 따른 산화 하프늄막의 손상을 줄이고, 상기 제 1 또는 제 2 질화 티타늄막(132) 내의 염소 성분을 줄여 커패시터의 성능을 향상시킬 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
도 2a 내지 도 2l은 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 층간 절연막(112) 및 도전체 구조물(114)을 포함하는 반도체 기판(100) 상에 실리콘 질화막을 이용하여 식각정지막(116)을 형성한다. 여기서, 상기 도전체 구조물(114)은 반도체 기판(100)의 캐패시터 노드 콘택 영역과 전기적으로 접속하는 콘택 플러그이다. 또한, 상기 콘택 플러그를 선택적으로 노출시키도록 층간 절연막(112)이 형성되어 있다. 또한, 상기 식각 방지막은 상기 층간 절연막(112)과의 선택비가 높은 막을 이용하여 일정두께(예컨대 약100∼1000Å정도)로 형성된다.
도시하지는 않았지만, 상기 도전체 구조물(114)과 전기적으로 접속되는 패드 콘택과, 소스/드레인 영역을 더 포함하여 구성된다.
도 2b에 도시된 바와 같이, 상기 식각정지막(116)이 형성된 상기 반도체 기판(100)상에 실리콘 산화막을 사용하여 주형막(118)을 형성한다. 이때, 상기 실리콘 산화막은 화학기상증착방법으로 공정 챔버 내에 삽입된 상기 반도체 기판(100) 상에 실리콘 화합물(예컨대 모노실란) 및 산소와 같은 혼합 반응 가스를 가열하여 흘려(flow)줌으로써 형성될 수 있다.
도시되지는 않았지만, 상기 혼합 반응 가스 내에 산화질소(NO) 또는 아산화질소(N2O)또는 암모니아(NH3)와 같은 질소 화합물을 이용하여 상기 공정 챔버 내에 주기적으로 공급하여 실리콘 산화막 및 실리콘 산질화막의 다층구조를 갖는 상기 주형막(118)을 형성할 수 있다. 또한, 상기 주형막(118)은 이후 형성되는 스토리지 전극(124)의 높이에 해당하는 두께(예컨대 약 7000 내지 18000Å)보다 적어도 크거나 같도록 형성될 수 있다.
도 2c에 도시된 바와 같이, 상기 주형막(118)이 형성된 상기 반도체 기판(100) 상에 실리콘 질화막을 이용하여 하드 마스크막(120)을 형성한다. 이때, 상기 주형막(118)의 형성공정과, 상기 하드 마스크막(120)을 하나의 상기 공정 챔버 내에서 인시츄(In-situ)로 형성하여 상기 주형막(118) 및 상기 하드 마스크막(120) 사이에 이물질이 형성되는 것을 방지하고, 공정 효율을 높일 수도 있다.
도 2d에 도시된 바와 같이, 상기 하드 마스크막(120) 상부에 포토레지스트를 도포하고, 상기 도전체 구조물(114) 상부의 상기 하드 마스크막(120)의 일부가 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 주형막(118)이 노출되도록 상기 하드 마스크막(120)의 일부를 제거한다.
도 2e에 도시된 바와 같이, 상기 포토레지스트 및 하드 마스크막(120)을 식각 마스크로 사용하여 상기 식각정지막(116)의 일부가 노출되도록 상기 주형막 (118)을 제거하여 트렌치(122)를 형성한다. 이때, 상기 트렌치(122)는 수직 특성이 우수한 건식식각방법을 통해 이루어질 수 있다. 이때, 식각 공정 수행 시 상기 주형막(118)의 저부로 내려갈수록 상기 트렌치(122)의 입구에 비해 저부가 식각율(Etch rate)이 감소하기 때문에 로딩 효과(loading effect)에 의해 상기 트렌치(122)의 측벽은 소정의 기울기를 가지면서 상기 입구보다 저부가 좁게 형성될 수도 있다. 또한, 상기 주형막(118)이 다층구조로 형성되어 있을 경우, 상기 트렌치(122)의 측벽에 굴곡이 발생하도록 이방성 식각용액(예를 들어, HF 또는 황산) 또는 이방성 반응 가스를 이용하여 다층 구조의 상기 주형막(118)을 식각함으로서 상기 트렌치(122) 내부의 표면적을 넓힐 수도 있다.
도 2f에 도시된 바와 같이, 상기 주형막(118) 및 하드 마스크막(120)에 의해 노출되는 상기 식각정지막(116)을 제거하여 상기 도전체 구조물(114)을 선택적으로 노출시킨다.여기서, 상기 식각정지막(116)은 건식식각방법으로 상기 주형막(118)의 제거시 인시츄로 진행될 수 있다. 이때, 상기 주형막(118)에 대한 식각 선택비가 높은상기 식각용액 또는 반응가스를 사용하여 상기 도전체 구조물(114)의 일부가 노출되도록 상기 식각정지막(116) 및 상기 식각정지막(116) 하부의 층간 절연막(112)을 과도하게 식각한다. 또한, 상기 식각정지막(116)과 동시에 상기 하드 마스크막(120)을 제거할 수도 있다.
도 2g에 도시된 바와 같이, 상기 트렌치(122)를 포함하는 반도체 기판(100)의 전면에 도전성 불순물이 도핑된 폴리 실리콘을 이용하여 스토리지 전극(124)을 형성한다. 이때, 상기 폴리 실리콘은 도전성 불순물을 포함하고 상기 도전성 불순 물의 농도를 증가하여 도전성을 높일 수 있다.
도 2h에 도시된 바와 같이, 상기 트렌치(122)가 매몰되도록 실리콘 산화막 또는 실리콘 산질화막 등을 이용하여 상기 스토리지 전극(124) 상에 희생막을 형성하고, 상기 주형막(118)의 일부가 노출되고 상기 희생막 및 스토리지 전극(124)을 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 또는 에치백(Etch-back)하여 상기 스토리지 전극(124)의 노드를 분리한다. 도시하지 않았지만, 상기 스토리지 전극(124)의 표면적을 높이기 위해 상기 폴리 실리콘의 전표면 상에 반구형 그레인(Hemispherical Grain : HSG)막을 형성할 수도 있다. 여기서, 상기 스토리지 전극(124)은 내부가 빈 실린더 모양으로 형성된다. 또한, 상기 실린더 내부에 형성되는 희생막은 노드(node) 분리시 발생될 수 있는 CMP 공정의 슬러리 침투(attack) 또는 고임 현상을 방지할 수 있다. 이후, 상기 스토리지 전극(124)이 형성된 반도체 기판(100) 상의 주형막(118) 및 희생막을 제거한다.
도 2i에 도시된 바와 같이, 상기 스토리지 전극(124) 상에 스퍼터링방법, 화학기상증착방법 또는 원자층증착방법으로 Cu막, Al막, Ti막, Ta막, TiN막, TaN막, TaSiN막, TiSiN막, WN막 또는 WSiN막과 같은 하부 금속막(138)을 형성한다. 여기서, 상기 하부 금속막(138)은 온도에 영향이 적지만, 상기 반도체 기판(100)에 수직으로 형성되는 상기 스토리지 전극(124) 상에 형성되어야 하기 때문에 상기 스퍼터링방법에 비해 단차 피복성이 우수한 화학기상증착방법 또는 원자층증착방법에 의해 용이하게 형성될 수 있다. 또한, 상기 하부 금속막(138)을 열처리하여 후속으로 형성되는 제 2 유전막(128)과 별도로 상기 하부 금속막(138) 내의 염소 성분을 최소화시킬 수 있다.
도 2j에 도시된 바와 같이, 상기 하부 금속막(138) 상에 제 2 유전막(128)을 순차적으로 형성한다. 여기서, 상기 제 2 유전막(128)은 산화 하프늄(HfO2)막으로 이루어지고, 화학기상증착방법 또는, 원자층증착방법을 사용하여 형성될 수 있다. 이때, 상기 산화 하프늄막은 약 30Å 내지 약 50Å정도로 형성된다.
따라서, 본 발명의 제 2 실시예에 따른 커패시터의 제조방법은 상기 하부 금속막(138) 상에 산화 하프늄막을 단일 유전막으로 형성할 수 있기 때문에 상기 제 2 유전막(128)을 제 1 실시예에 비해 더 작은 두께를 갖도록 형성할 수 있다.
도 2k에 도시된 바와 같이, 상기 제 2 유전막(128) 상에 화학기상증착방법 또는 원자층증착방법으로 질화 티타늄막을 형성한다. 여기서, 상기 제 1 실시예와 마찬가지로 상기 질화 티타늄막의 형성과정을 살펴보면 다음과 같다.
먼저, 상기 화학기상증착방법을 사용할 경우, 상기 산화 하프늄막이 형성된 반도체 기판(100) 상에 염화 티타늄(TiCl4) 가스와 암모니아(NH3) 가스를 소정 유량으로 유동시켜 상기 산화 하프늄막 상에 제 1 질화 티타늄막(130)을 형성한다. 또한, 상기 염화 티타늄 가스 및 암모니아 가스가 상기 챔버 내부로 공급되기 전에 저온에서 상기 염화 티타늄 가스를 상기 챔버에 약 수초(예를 들어 약 1 초정도)간 공급하고, 상기 산화 하프늄 상에 상기 염화 티타늄 가스를 유동시켜 상기 트렌치(122) 바닥 및 측벽의 표면을 염화 티타늄에 노출시킬 수도 있다.
예컨대, 상기 반도체 기판(100)이 삽입되는 챔버에는 약 450℃ 내지 약 500℃정도의 온도와 약 2.2Torr 내지 약 5Torr정도의 진공도에서 각각 약 30sccm과, 45sccm 정도의 유량으로 상기 염화 티타늄 가스와 상기 암모니아 가스가 약 4초 내지 약 10초동안 공급된다. 따라서, 본 발명에 따른 제 1 실시예의 커패시터 제조방법은 종래에 비해 저온에서 상기 염화 티타늄 가스와 상기 암모니아 가스의 반응에 의해 제 1 질화 티타늄막(130)을 형성할 수 있다. 상기 챔버 내부에는 약 300sccm의 질소 가스가 희석(dilution)가스로서 상기 제 1 질화 티타늄막(130)의 형성 전 또는 형성 과정에 공급된다. 이때, 상기 염화 티타늄 가스의 부분 압력(partial pressure)은 약 0.176 내지 약 0.4정도로서, 상기 염화 티타늄 가스 및 암모니아 가스에 의해 형성되는 제 1 질화 티타늄막(130)이 약 5Å/sec정도의 속도로 증착될 수 있다.
이후, 상기 제 1 질화 티타늄막(130)의 형성이 완료되면, 상기 제 1 질화 티타늄막(130) 상에 암모니아 가스만 선택적으로 노출시켜, 상기 제 1 질화 티타늄막(130) 내의 염소 성분을 제거할 수 있다. 이때, 상기 챔버 내부의 온도와 진공도는 동일 또는 유사한 조건으로 유지되고, 상기 챔버 내부에 유동되는 상기 암모니아 가스의 유량 또한 상기 제 1 질화 티타늄막(130)의 형성 시와 동일 또는 유사하다. 예컨대, 상기 암모나아 가스는 약 수초(예를 들어 약 5초정도)간 상기 챔버의 내부에 공급되고, 상기 질소가스 또한, 상기 제 1 질화 티타늄막(130)의 형성과 동일 또는 유사한 유량으로 공급된다.
그리고, 원자층증착방법을 사용할 경우, 소정의 온도와 진공도를 갖는 챔버 내에 염화 티타늄 반응 가스를 소정량으로 유동시킨 후 퍼징하고, 상기 챔버 내에 암모니아 가스를 소정량으로 유동시킨 후 퍼징한다. 이와 같은 반복과정을 통해 퍼 징 가스, 염화 티타늄 가스 또는 암모니아 가스를 일정횟수 이상 순차적으로 공급하여 제 1 질화 티타늄막(130)을 형성할 수 있다.
예컨대, 상기 챔버의 온도는 약 450℃ 내지 약 500℃ 정도로 저온이고, 진공도는 약 1Torr(0.7파스칼정도)내지 약 5Torr 정도의 저진공상태로 유지된다. 상기 염화 티타늄 가스 및 암모니아 가스는 각각 상기 제 1 질화 티타늄막(130)의 형성 시와 동일 또는 유사한 유량으로 상기 챔버 내부에 공급된다. 이때, 상기 반도체 기판(100) 상으로 유동되는 상기 염화 티타늄 가스는 산화 하프늄막의 표면에 화학흡착되고, 상기 산화 하프늄막의 표면에 결합되지 않은 상기 염화 티타늄은 퍼징시 이탈된다. 이후, 상기 암모니아 가스가 상기 챔버 내에 공급되면 상기 염화 티타늄과 상기 암모니아가 반응하여 상기 염화 티타늄의 염소 성분이 질소 성분으로 치환되어 상기 산화 하프늄막 상부에 단일 원자층의 제 1 질화 티타늄막(130)이 형성된다. 이때, 상기 제 1 질화 티타늄막(130)의 형성시 질소 성분과 치환된 상기 염소와, 암모니아의 수소가 결합반응하여 염산 가스로 상기 챔버 내부에서 배기된다. 이와 같은 원자층증착방법에 의해 제 1 질화 티타늄막(130)이 약 20Å 내지 약 50Å정도의 두께를 갖도록 형성될 수 있다. 상기 표 1에서와 같은 결과로부터 고온에서 보다 저온에서 상기 산화 하프늄막 상에 질화 티타늄막을 형성할 경우, 상기 산화 하프늄막과 질화 티타늄막 사이에 반응 부산물인 염화 하프늄이 줄어듦을 알 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 커패시터의 제조방법은 종래에 비해 저온에서 산화 하프늄 상에 제 1 질화 티타늄막(130)을 형성하여 표면에서의 상기 산화 하프늄과 염화 티타늄 가스의 반응을 줄일 수 있기 때문에 커패시터의 성능을 향상시킬 수 있다.
그리고, 상기 제 1 질화 티타늄막(130)을 형성한 후, 상기 챔버 내부로 공급되는 상기 염화 티타늄 가스와 상기 암모니아 가스의 공급을 중단하고, 상기 챔버 내부를 퍼지하고, 상기 챔버 내부의 온도를 약 600℃정도로 승온시킨다. 반면, 저온에서 상기 제 1 질화 티타늄막(130)을 형성한 챔버를 안정적으로 고온으로 상승시키기 위해서는 일정시간이상이 소요될 수 있으므로, 반도체 기판(100) 상에 상기 제 1 질화 티타늄막(130)을 형성한 클러스트 타입의 일측 저온 챔버에서 상기 반도체 기판(100)을 타측 고온 챔버로 이송하여 후속 공정을 진행시킬 수 있다.
그 다음, 상기 제 1 질화 티타늄막(130)이 형성된 반도체 기판(100) 상에 염화 티타늄(TiCl4) 가스와 암모니아(NH3) 가스를 소정 유량으로 유동시켜 화학기상증착방법으로 상기 산화 하프늄막 상에 제 2 질화 티타늄막(132)을 형성한다. 예컨대, 상기 반도체 기판(100)이 삽입되는 챔버는 약 600℃ 이상의 온도와 약 2.2Torr 내지 약 5Torr정도의 진공도를 갖고, 각각 약 30sccm과, 45sccm 정도의 유량으로 상기 염화 티타늄 가스와 상기 암모니아 가스가 약 40초 내지 약 46초동안 공급된다. 이때, 상기 챔버 내부에는 약 300sccm의 질소 가스가 희석(dilution)가스로서 공급된다. 마찬가지로,상기 제 2 질화 티타늄막(132)은 상기 염화 티타늄 가스 및 암모니아 가스에 의해 약 5Å/sec정도의 속도로 증착되어 약 200Å 내지 약 230Å정도의 두께를 갖도록 형성될 수 있다.
한편, 화학기상증착방법을 통해 형성되는 질화 티타늄막은 소스 가스인 염화 티타늄 염소성분을 함유한다. 이때, 질화 티타늄막 내에 함유된 염소 성분은 도 3에서와 같이, 온도가 증가함에 따라 줄어듦을 알 수 있다.
이때, 저온의 화학기상증착방법 또는 원자층증착방법에 의해 형성된 상기 제 1 질화 티타늄막(130)이 다량의 염소 성분을 함유하고 있더라도, 고온의 화학기상증착방법에 의한 상기 제 2 질화 티타늄막(132)의 형성시 제 1 질화 티타늄막(130) 내의 염소 성분이 제거될 수도 있다.
따라서, 본 발명의 제 2 실시예에 따른 커패시터 제조방법은 산화 하프늄막 상에 저온 화학기상증착방법 또는 원자층증착방법을 이용하여 제 1 질화 티타늄막(130)을 형성하여 산화 하프늄막의 표면손상을 방지할 수 있고, 상기 제 1 질화 티타늄막(130) 상에 고온의 화학기상증착방법으로 제 2 질화 티타늄막(132)을 형성하여 상기 제 1 및 제 2 질화 티타늄막(130, 132) 내의 염소 성분을 줄일 수 있기 때문에 커패시터의 성능을 향상시킬 수 있다.
도 2l에 도시된 바와 같이, 상기 제 1 및 제 2 질화 티타늄막(130, 132)이 형성된 반도체 기판(100) 상에 화학기상증착방법으로 도전성 불순물이 도핑된 폴리 실리콘막(136)을 형성하여 커패시터의 제조 공정을 완료한다. 여기서, 상기 제 1 및 제 2 질화 티타늄막(130, 132)과, 상기 폴리 실리콘막(136)은 상부전극(예를 들어, 플레이트 전극)으로 사용된다.
도시하지는 않았지만, 상기 폴리 실리콘막(136) 상에 별도의 층간절연막을 더 형성할 수 도 있다.
따라서, 본 발명의 제 2 실시예에 따른 커패시터의 제조방법은 산화 하프늄 막 상에 저온의 화학기상증착방법 또는 원자층증착방법으로 제 1 질화 티타늄막(130)을 형성한 후, 상기 제 1 질화 티타늄막(130) 상에 고온의 화학기상증착방법으로 제 2 질화 티타늄막(132)을 형성하고, 초기의 저온 공정에 따른 산화 하프늄막의 손상을 줄이고, 상기 제 1 또는 제 2 질화 티타늄막(130, 132) 내의 염소 성분을 줄여 커패시터의 성능을 향상시킬 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 산화 하프늄막 상에 저온 화학기상증착방법 또는 원자층증착방법으로 제 1 질화 티타늄막을 형성하여 산화 하프늄막의 표면손상을 방지할 수 있고, 상기 제 1 질화 티타늄막 상에 고온의 화학기상증착방법으로 제 2 질화 티타늄막을 형성하여 상기 제 1 및 제 2 질화 티타늄막 내의 염소 성분을 줄여 커패시터의 성능을 향상시킬 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있는 효과가 있다.
Claims (35)
- 소정의 유량비를 갖는 염화 티타늄 가스 및 암모니아 가스를 반응 가스로 사용하는 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판에 형성된 유전막 상에 제 1 질화 티타늄막을 형성하는 단계; 및상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화 티타늄막 상에 제 2 질화 티타늄막을 형성하는 단계를 포함함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 1 항에 있어서,상기 제 1 온도는 450℃임을 특징으로 하는 질화 티타늄막 형성방법.
- 제 1 항에 있어서,상기 제 2 온도는 600℃이 이상임을 특징으로 하는 질화 티타늄막 형성방법.
- 제 1 항에 있어서,상기 제 1 질화 티타늄막 및 제 2 질화 티타늄막의 형성시 상기 염화 티타늄 가스 및 암모니아 가스를 챔버 내부에 각각 30sccm 및 45sccm 유량으로 유동시키는 것을 특징으로 하는 질화 티타늄막 형성방법.
- 제 4 항에 있어서,상기 챔버 내부에 질소 가스를 300sccm 유량으로 더 유동시키는 것을 포함함을 특징으로 하는 질화 티타늄막 형성방법.
- 반도체 캐패시터의 전하 누설을 방지하기 위한 질화 티타늄의 형성방법에 있어서;소정의 유량비를 갖는 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판에 형성된 유전막 상에 제 1 질화티타늄막을 형성하는 단계;상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계; 및상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 6 항에 있어서,상기 화학기상증착방법으로 상기 제 1 질화 티타늄막을 형성하기 전에 유전막의 표면에 염화티타늄 가스를 유동시키는 단계를 더 포함함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 7 항에 있어서,상기 염화티타늄 가스는 1초간 유동됨을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 유전막은 상기 제 1 질화 티타늄막과 경계를 갖는 산화 하프늄막을 사용함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,제 1 온도는 450℃임을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 2 온도는 600℃ 이상으로 이루어짐을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 1 질화 티타늄막 및 제 2 질화 티타늄막의 형성시 상기 염화 티타늄 가스 및 암모니아 가스를 챔버 내부에 각각 30sccm 및 45sccm 유량으로 유동시키는 것을 특징으로 하는 질화 티타늄막 형성방법.
- 제 12 항에 있어서,상기 챔버 내부에 질소 가스를 300sccm 유량으로 더 유동시키는 것을 포함함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 1 질화 티타늄막 및 제 2 질화 티타늄은 2.2Torr 내지 5Torr의 진공도에서 형성함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 1 질화 티타늄막은 20Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 1 질화 티타늄의 표면에 유동되는 암모니아 가스는 5초간 공급함을 특징으로 하는 질화 티타늄막 형성방법.
- 제 6 항에 있어서,상기 제 2 질화 티타늄막은 200Å 내지 230Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막 형성방법.
- 전하 누설 방지를 위해 금속 전극을 이용한 캐패시터 제조방법에 있어서;반도체 기판 상에 하부 전극 및 유전막을 순차적으로 형성하는 단계;반도체 기판 상에 형성된 상기 유전막의 표면에 염화 티타늄 가스를 유동시키는 단계;소정의 유량비를 갖는 염화 티타늄 및 암모니아 가스를 소스로 사용하는 화학기상증착방법 또는 원자층 증착방법으로 제 1 온도에서 상기 유전막 상에 제 1 질화티타늄막을 형성하는 단계;상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계;상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 소스가스로 사용하는 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계; 및상기 제 2 질화티타늄막 상에 도전성 불순물로 도핑된 폴리 실리콘막을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 18 항에 있어서,상기 하부 전극을 형성하는 단계는,반도체 기판 상에 식각정지막, 주형막 및 하드 마스크막을 순차적으로 형성하는 단계;상기 하드 마스크막을 패터닝하고, 상기 주형막 및 식각정지막에 트렌치를 형성하는 단계; 및상기 트렌치를 포함하는 상기 주형막 및 식각정지막에 도전성 불순물을 포함하는 폴리 실리콘막을 형성하는 단계를 포함함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,유전막은 알루미나막 및 산화 하프늄막을 적층하여 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 20 항에 있어서,상기 알루미나막은 14Å 내지 28Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 20 항에 있어서,상기 산화 하프늄막은 30Å 내지 40Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 22 항에 있어서,상기 산화 하프늄막은 화학기상증착방법 또는 원자층증착방법으로 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 하부 전극과 상기 유전막 사이에 Ti막, Ta막, TiN막, TaN막, TaSiN막, TiSiN막, WN막 또는 WSiN막 중 어느하나로 이루어지는 하부 금속막을 화학기상증착방법 또는 원자층증착방법으로 형성하는 단계를 더 포함함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- (삭제)
- 제 18 항에 있어서,상기 염화티타늄 가스는 1초간 공급됨을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,제 1 온도는 450℃임을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 제 2 온도는 600℃ 이상으로 이루어짐을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 제 1 질화 티타늄막 및 제 2 질화 티타늄막의 형성시 상기 염화 티타늄 가스 및 암모니아) 가스를 챔버 내부에 각각 30sccm 및 45sccm 유량으로 유동시키는 것을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 29 에 있어서,상기 챔버 내부에 질소 가스를 300sccm 유량으로 더 유동시키는 것을 포함함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 에 있어서,상기 제 1 질화 티타늄막 및 제 2 질화 티타늄은 2.2Torr 내지 5Torr의 진공도에서 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 제 1 질화 티타늄막은 20Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 제 1 질화 티타늄의 표면에 유동되는 암모니아 가스는 5초간 공급함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 제 18 항에 있어서,상기 제 2 질화 티타늄막은 200Å 내지 230Å의 두께를 갖도록 형성함을 특징으로 하는 질화 티타늄막을 이용한 커패시터의 제조방법.
- 전하 누설 방지를 위한 질화 티타늄막을 이용한 캐패시터의 제조방법에 있어서;반도체 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극의 전면에 유전막을 형성하는 단계;상기 유전막의 표면에 염화 티타늄 가스를 유동시키는 단계;소정의 유량비를 갖는 염화 티티늄 및 암모니아 가스를 소스로 사용하는 화학기상증착방법 또는 원자층 증착방법으로 제 1 온도에서 상기 유전막 상에 제 1 질화티타늄막을 형성하는 단계;상기 제 1 질화티타늄막의 표면에 암모니아 가스를 유동시키는 단계;상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄 및 암모니아 가스를 소스가스로 사용하는 화학기상증착방법으로 상기 제 1 질화티타늄막 상에 제 2 질화티타늄막을 형성하는 단계; 및상기 제 2 질화티타늄막 상에 도전성 불순물로 도핑된 폴리 실리콘막을 형성하는 단계를 포함함을 특징으로 하는 방법.
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