JP3287392B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3287392B2 JP3287392B2 JP22666997A JP22666997A JP3287392B2 JP 3287392 B2 JP3287392 B2 JP 3287392B2 JP 22666997 A JP22666997 A JP 22666997A JP 22666997 A JP22666997 A JP 22666997A JP 3287392 B2 JP3287392 B2 JP 3287392B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- insulating film
- titanium nitride
- titanium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 90
- 239000010936 titanium Substances 0.000 claims description 69
- 229910052719 titanium Inorganic materials 0.000 claims description 67
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 65
- 239000011229 interlayer Substances 0.000 claims description 55
- 229910052731 fluorine Inorganic materials 0.000 claims description 48
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 46
- 239000011737 fluorine Substances 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 45
- 239000010410 layer Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 22
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 238000005304 joining Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 332
- 229910052751 metal Inorganic materials 0.000 description 70
- 239000002184 metal Substances 0.000 description 70
- 229910052782 aluminium Inorganic materials 0.000 description 43
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 43
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 34
- 229910052721 tungsten Inorganic materials 0.000 description 34
- 239000010937 tungsten Substances 0.000 description 34
- 238000004544 sputter deposition Methods 0.000 description 19
- 238000001312 dry etching Methods 0.000 description 17
- 125000005647 linker group Chemical group 0.000 description 12
- 229910008284 Si—F Inorganic materials 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上に金属膜
配線を有する半導体装置に関し、特に金属膜配線層と絶
縁膜の密着性が改善された半導体装置およびその製造方
法に関する。
配線を有する半導体装置に関し、特に金属膜配線層と絶
縁膜の密着性が改善された半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】集積回路の高密度化が進み、配線間隔が
サブミクロンの領域になると、配線間の容量が急増し、
この結果、配線による信号の伝達遅延が増大し、集積回
路の動作速度に大きな影響を及ぼすようになる。従っ
て、配線間の容量を低減する必要がでてきた。
サブミクロンの領域になると、配線間の容量が急増し、
この結果、配線による信号の伝達遅延が増大し、集積回
路の動作速度に大きな影響を及ぼすようになる。従っ
て、配線間の容量を低減する必要がでてきた。
【０００３】従来、配線間の絶縁膜としては、シリコン
酸化膜（ＳｉＯ2膜）が使用されてきた。シリコン酸化
膜の誘電率は、４．２から５．０程度である。配線間の
容量低減のために、この誘電率を低減する方法として、
シリコン酸化膜に弗素（Ｆ）を加えて、Ｓｉ−Ｆ結合基
を含む絶縁膜を形成する方法が知られている（たとえば
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ
１９９５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅ
ｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ ＳｔａｔｅＤｅｖｉｃ
ｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，１９９５ ｐｐ．
１５７−１５９のＦｌｕｏｒｉｎｅ Ｄｏｐｅｄ Ｓｉ
Ｏ2 ｆｏｒ Ｌｏｗ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎ
ｓｔａｎｔ Ｆｉｌｍｓ ｉｎ Ｓｕｂ−Ｈａｌｆ Ｍ
ｉｃｒｏｎ ＵＬＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ）。このＳｉ−Ｆ結合基を含
む絶縁膜の誘電率は、３．０から３．６であり、シリコ
ン酸化膜に比べ、１５から４０％程度低減できる。
酸化膜（ＳｉＯ2膜）が使用されてきた。シリコン酸化
膜の誘電率は、４．２から５．０程度である。配線間の
容量低減のために、この誘電率を低減する方法として、
シリコン酸化膜に弗素（Ｆ）を加えて、Ｓｉ−Ｆ結合基
を含む絶縁膜を形成する方法が知られている（たとえば
Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ
１９９５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅ
ｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ ＳｔａｔｅＤｅｖｉｃ
ｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，１９９５ ｐｐ．
１５７−１５９のＦｌｕｏｒｉｎｅ Ｄｏｐｅｄ Ｓｉ
Ｏ2 ｆｏｒ Ｌｏｗ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎ
ｓｔａｎｔ Ｆｉｌｍｓ ｉｎ Ｓｕｂ−Ｈａｌｆ Ｍ
ｉｃｒｏｎ ＵＬＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ）。このＳｉ−Ｆ結合基を含
む絶縁膜の誘電率は、３．０から３．６であり、シリコ
ン酸化膜に比べ、１５から４０％程度低減できる。
【０００４】しかしながら、Ｓｉ−Ｆ結合基を含む絶縁
膜は、チタン（Ｔｉ）配線層との密着性が悪く、配線層
が剥がれてしまうという欠点がある。以下、この問題に
ついて図面を参照して説明する。
膜は、チタン（Ｔｉ）配線層との密着性が悪く、配線層
が剥がれてしまうという欠点がある。以下、この問題に
ついて図面を参照して説明する。
【０００５】図１６は、表面に２層配線が形成された半
導体装置であって、接続孔内にタングステンプラグを形
成する半導体装置の製造方法を工程順に示す断面図であ
る。図１６（ａ）に示すように、既に、トランジスタ等
が形成された基板１００１上に、絶縁膜としてのシリコ
ン酸化膜１００２を堆積し、更に、チタン膜１００３
ａ、窒化チタン膜１００３ｂ、アルミニウム系金属膜１
００３ｃ、窒化チタン膜１００３ｄの順に堆積し、第１
の配線１００３をドライエッチングによりパターン形成
する。次いで、高密度プラズマＣＶＤ法により、Ｓｉ−
Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜１０
０４を形成後、ドライエッチングにより層間絶縁膜１０
０４の一部と第１の配線１００３表面の窒化チタン膜１
００３dの一部を選択的に除去し、第１の配線１００３
の一部に達する接続孔１００５を形成する。
導体装置であって、接続孔内にタングステンプラグを形
成する半導体装置の製造方法を工程順に示す断面図であ
る。図１６（ａ）に示すように、既に、トランジスタ等
が形成された基板１００１上に、絶縁膜としてのシリコ
ン酸化膜１００２を堆積し、更に、チタン膜１００３
ａ、窒化チタン膜１００３ｂ、アルミニウム系金属膜１
００３ｃ、窒化チタン膜１００３ｄの順に堆積し、第１
の配線１００３をドライエッチングによりパターン形成
する。次いで、高密度プラズマＣＶＤ法により、Ｓｉ−
Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜１０
０４を形成後、ドライエッチングにより層間絶縁膜１０
０４の一部と第１の配線１００３表面の窒化チタン膜１
００３dの一部を選択的に除去し、第１の配線１００３
の一部に達する接続孔１００５を形成する。
【０００６】次いで、図１６（ｂ）に示すように、チタ
ン膜１００７ａ、窒化チタン膜１００７ｂを順に堆積
後、ブランケットタングステンＣＶＤ法により、４５０
℃程度に基板を加熱して、タングステン膜１００６ａを
堆積し、接続孔１００５を埋設すると共に層間絶縁膜１
００４の上を覆う。ここで、チタン膜と窒化チタン膜
は、Ｆを含まないシリコン酸化膜からなる層間絶縁膜上
のタングステンの密着性向上を目的として使用されてき
たものである。また、チタン膜は、接続孔１００５底部
の第１の配線１００３のアルミニウム系金属膜との接触
抵抗を下げる役割も有する。
ン膜１００７ａ、窒化チタン膜１００７ｂを順に堆積
後、ブランケットタングステンＣＶＤ法により、４５０
℃程度に基板を加熱して、タングステン膜１００６ａを
堆積し、接続孔１００５を埋設すると共に層間絶縁膜１
００４の上を覆う。ここで、チタン膜と窒化チタン膜
は、Ｆを含まないシリコン酸化膜からなる層間絶縁膜上
のタングステンの密着性向上を目的として使用されてき
たものである。また、チタン膜は、接続孔１００５底部
の第１の配線１００３のアルミニウム系金属膜との接触
抵抗を下げる役割も有する。
【０００７】次いで、図１６（ｃ）に示すように、接続
孔１００５を除く層間絶縁膜１００４上のタングステン
膜をドライエッチングにより除去し、接続孔１００５内
にタングステンプラグ１００６ｂを残す。次いで、アル
ミニウム系金属膜１００７ｃ、窒化チタン膜１００７ｄ
の順に堆積後、第２の配線１００７をドライエッチング
によりパターン形成する。
孔１００５を除く層間絶縁膜１００４上のタングステン
膜をドライエッチングにより除去し、接続孔１００５内
にタングステンプラグ１００６ｂを残す。次いで、アル
ミニウム系金属膜１００７ｃ、窒化チタン膜１００７ｄ
の順に堆積後、第２の配線１００７をドライエッチング
によりパターン形成する。
【０００８】しかしながら、本製造方法では、４５０℃
程度の基板温度で、タングステン１００６ａを堆積する
際に、第２の配線のチタン膜１００７ａの一部と層間絶
縁膜１００４中のＦの一部が反応し、ＴｉとＦの化合物
を形成し、チタン膜１００７ａと層間絶縁膜１００４の
密着性を劣化させ、更に、タングステン膜１００６ａの
応力により、チタン膜１００７ａと層間絶縁膜１００４
の間で、剥がれが生じる。
程度の基板温度で、タングステン１００６ａを堆積する
際に、第２の配線のチタン膜１００７ａの一部と層間絶
縁膜１００４中のＦの一部が反応し、ＴｉとＦの化合物
を形成し、チタン膜１００７ａと層間絶縁膜１００４の
密着性を劣化させ、更に、タングステン膜１００６ａの
応力により、チタン膜１００７ａと層間絶縁膜１００４
の間で、剥がれが生じる。
【０００９】この剥がれの問題を解決する方法が、特開
平８−３２１５４７号公報に開示されている。図１７
は、その製造方法を工程順に示す断面図である。
平８−３２１５４７号公報に開示されている。図１７
は、その製造方法を工程順に示す断面図である。
【００１０】すなわち、図１７（ａ）に示すように、既
に、トランジスタ等が形成された基板１１０１上に、絶
縁膜としてのシリコン酸化膜１１０２を堆積し、更に、
チタン膜１１０３ａ、窒化チタン膜１１０３ｂ、アルミ
ニウム系金属膜１１０３ｃの順に堆積し、第１の配線１
１０３をドライエッチングによりパターン形成する。次
いで、高密度プラズマＣＶＤ法により、Ｓｉ−Ｆ結合基
を含むシリコン酸化膜からなる層間絶縁膜１１０４ａと
Ｆを含まないシリコン酸化膜からなる層間絶縁膜１１０
４ｂを順に堆積して、層間絶縁膜１１０４を形成する。
次いで、ドライエッチングにより層間絶縁膜１１０４の
一部を選択的に除去し、第１の配線１１０３の一部に達
する接続孔１１０５を形成する。
に、トランジスタ等が形成された基板１１０１上に、絶
縁膜としてのシリコン酸化膜１１０２を堆積し、更に、
チタン膜１１０３ａ、窒化チタン膜１１０３ｂ、アルミ
ニウム系金属膜１１０３ｃの順に堆積し、第１の配線１
１０３をドライエッチングによりパターン形成する。次
いで、高密度プラズマＣＶＤ法により、Ｓｉ−Ｆ結合基
を含むシリコン酸化膜からなる層間絶縁膜１１０４ａと
Ｆを含まないシリコン酸化膜からなる層間絶縁膜１１０
４ｂを順に堆積して、層間絶縁膜１１０４を形成する。
次いで、ドライエッチングにより層間絶縁膜１１０４の
一部を選択的に除去し、第１の配線１１０３の一部に達
する接続孔１１０５を形成する。
【００１１】次いで、図１７（ｂ）に示すように、選択
タングステンＣＶＤ法により、タングステン膜１１０６
を、接続孔１１０５内にのみ堆積する。ここで、前述の
チタン膜と窒化チタン膜は、層間絶縁膜上のタングステ
ンの密着性向上を目的として使用されるもので、接続孔
１１０５内にのみタングステンを堆積する場合には必要
ない。
タングステンＣＶＤ法により、タングステン膜１１０６
を、接続孔１１０５内にのみ堆積する。ここで、前述の
チタン膜と窒化チタン膜は、層間絶縁膜上のタングステ
ンの密着性向上を目的として使用されるもので、接続孔
１１０５内にのみタングステンを堆積する場合には必要
ない。
【００１２】次いで、図１７（ｃ）に示すように、チタ
ン膜１１０７ａ、窒化チタン膜１１０７ｂ、アルミニウ
ム系金属膜１１０７ｃの順に堆積後、第２の配線１１０
７をドライエッチングによりパターン形成する。
ン膜１１０７ａ、窒化チタン膜１１０７ｂ、アルミニウ
ム系金属膜１１０７ｃの順に堆積後、第２の配線１１０
７をドライエッチングによりパターン形成する。
【００１３】このように、本製造方法で形成した半導体
装置では、Ｓｉ−Ｆ結合基を含むシリコン酸化膜とチタ
ン膜が直接接触しないので、金属膜配線が剥がれるとい
う問題が解決できる。しかしながら、本製造方法では、
第１の配線のアルミニウム系金属膜上に直接タングステ
ン膜を形成するため、その接続部の抵抗が高くなるとい
う問題がある。
装置では、Ｓｉ−Ｆ結合基を含むシリコン酸化膜とチタ
ン膜が直接接触しないので、金属膜配線が剥がれるとい
う問題が解決できる。しかしながら、本製造方法では、
第１の配線のアルミニウム系金属膜上に直接タングステ
ン膜を形成するため、その接続部の抵抗が高くなるとい
う問題がある。
【００１４】一方、近年、接続孔のプラグの抵抗値を低
抵抗化するために、タングステンよりも比抵抗の小さい
アルミニウム合金によりプラグを形成する技術が重要と
なってきている。以下、接続孔内にアルミニウム系金属
プラグを形成する場合の製造方法について述べる。
抵抗化するために、タングステンよりも比抵抗の小さい
アルミニウム合金によりプラグを形成する技術が重要と
なってきている。以下、接続孔内にアルミニウム系金属
プラグを形成する場合の製造方法について述べる。
【００１５】図１８は、表面に２層配線が形成された半
導体装置であって、接続孔内にアルミニウム系金属プラ
グを形成する半導体装置の製造方法を工程順に示す断面
図である。
導体装置であって、接続孔内にアルミニウム系金属プラ
グを形成する半導体装置の製造方法を工程順に示す断面
図である。
【００１６】図１８（ａ）に示すように、既に、トラン
ジスタ等が形成された基板１２０１上に、絶縁膜として
のシリコン酸化膜１２０２を堆積し、更に、チタン膜１
２０３ａ、窒化チタン膜１２０３ｂ、アルミニウム系金
属膜１２０３ｃ、窒化チタン膜１２０３ｄの順に堆積
し、第１の配線１２０３をドライエッチングによりパタ
ーン形成する。次いで、高密度プラズマＣＶＤ法によ
り、Ｓｉ−Ｆ結合基を含むシリコン酸化膜からなる層間
絶縁膜１２０４を形成後、ドライエッチングにより層間
絶縁膜１２０４の一部と第１の配線１２０３表面の窒化
チタン膜の一部を選択的に除去し、第１の配線１２０３
の一部に達する接続孔１２０５を形成する。次いで、図
１８（ｂ）に示すように、チタン膜１２０６ａ堆積後、
４５０℃程度に基板を加熱した状態で、アルミニウム系
金属膜１２０６ｂをスパッタ堆積し、接続孔１２０５を
埋設すると共に層間絶縁膜１２０４の上を覆う。ここ
で、チタン膜１２０６ａは、アルミニウム系金属膜１２
０６ｂを、接続孔１２０５に埋め込み易くする役割を有
する。
ジスタ等が形成された基板１２０１上に、絶縁膜として
のシリコン酸化膜１２０２を堆積し、更に、チタン膜１
２０３ａ、窒化チタン膜１２０３ｂ、アルミニウム系金
属膜１２０３ｃ、窒化チタン膜１２０３ｄの順に堆積
し、第１の配線１２０３をドライエッチングによりパタ
ーン形成する。次いで、高密度プラズマＣＶＤ法によ
り、Ｓｉ−Ｆ結合基を含むシリコン酸化膜からなる層間
絶縁膜１２０４を形成後、ドライエッチングにより層間
絶縁膜１２０４の一部と第１の配線１２０３表面の窒化
チタン膜の一部を選択的に除去し、第１の配線１２０３
の一部に達する接続孔１２０５を形成する。次いで、図
１８（ｂ）に示すように、チタン膜１２０６ａ堆積後、
４５０℃程度に基板を加熱した状態で、アルミニウム系
金属膜１２０６ｂをスパッタ堆積し、接続孔１２０５を
埋設すると共に層間絶縁膜１２０４の上を覆う。ここ
で、チタン膜１２０６ａは、アルミニウム系金属膜１２
０６ｂを、接続孔１２０５に埋め込み易くする役割を有
する。
【００１７】次いで、図１８（ｃ）に示すように、窒化
チタン膜１２０６ｃ堆積後、第２の配線１２０６をドラ
イエッチングによりパターン形成する。
チタン膜１２０６ｃ堆積後、第２の配線１２０６をドラ
イエッチングによりパターン形成する。
【００１８】しかしながら、本製造方法では、４５０℃
程度の基板温度で、アルミニウム系金属膜１２０６ｂを
堆積する際に、第２の配線のチタン（Ｔｉ）膜１２０６
ａの一部と層間絶縁膜１２０４中のＦの一部が反応し、
ＴｉとＦの化合物を形成し、チタン膜１２０６ａと層間
絶縁膜１２０４の密着性を劣化させ、チタン膜と層間絶
縁膜１２０４の間で剥がれが生じる。
程度の基板温度で、アルミニウム系金属膜１２０６ｂを
堆積する際に、第２の配線のチタン（Ｔｉ）膜１２０６
ａの一部と層間絶縁膜１２０４中のＦの一部が反応し、
ＴｉとＦの化合物を形成し、チタン膜１２０６ａと層間
絶縁膜１２０４の密着性を劣化させ、チタン膜と層間絶
縁膜１２０４の間で剥がれが生じる。
【００１９】従って、比抵抗の小さなアルミニウム系金
属プラグを用いる場合、上述の剥がれの問題を解決する
ことはできない。
属プラグを用いる場合、上述の剥がれの問題を解決する
ことはできない。
【００２０】
【発明が解決しようとする課題】上述した従来技術にお
ける課題は、フッ素を含有する絶縁膜からなる層間絶縁
膜上に、直接チタン膜を堆積した場合、その後の熱処理
の過程でチタン膜の一部と層間絶縁膜中のＦの一部が反
応し、Ｔｉ−Ｆの化合物を形成し、チタン膜と層間絶縁
膜の密着性が劣化して、配線の剥がれが生じる点にあ
る。
ける課題は、フッ素を含有する絶縁膜からなる層間絶縁
膜上に、直接チタン膜を堆積した場合、その後の熱処理
の過程でチタン膜の一部と層間絶縁膜中のＦの一部が反
応し、Ｔｉ−Ｆの化合物を形成し、チタン膜と層間絶縁
膜の密着性が劣化して、配線の剥がれが生じる点にあ
る。
【００２１】本発明の目的は、このような金属膜配線の
剥がれが生じない信頼性の高い半導体装置およびその製
造方法を提供することにある。
剥がれが生じない信頼性の高い半導体装置およびその製
造方法を提供することにある。
【００２２】
【課題を解決するための手段】本発明は、上述の課題を
解決するために、フッ素を含有する絶縁膜からなる層間
絶縁膜上に窒化チタンからなる膜（Ｆ拡散のバリアメタ
ル層）を堆積することが非常に有効であることを見出す
ことにより完成された。
解決するために、フッ素を含有する絶縁膜からなる層間
絶縁膜上に窒化チタンからなる膜（Ｆ拡散のバリアメタ
ル層）を堆積することが非常に有効であることを見出す
ことにより完成された。
【００２３】すなわち本発明は、半導体基板上に形成さ
れたチタン膜と、フッ素を含有した絶縁膜を少なくとも
一部に含む絶縁膜との間に、窒化チタン膜を有すること
を特徴とする半導体装置であり、半導体基板上に形成さ
れた配線層間絶縁膜がフッ素を含有した絶縁膜を少なく
とも一部に含む絶縁膜で構成され、かつ、配線接合部の
側面部が窒化チタン膜で構成され、底部がチタン膜で構
成されていることを特徴とする半導体装置であり、半導
体基板上に形成された下層配線と、フッ素を含有した絶
縁膜を少なくとも一部に含む絶縁膜と、上層配線とを有
し、かつ該下層配線層の最上層が窒化チタン膜で構成さ
れ、該上層配線の最下層が窒化チタン膜で構成され、か
つ下層配線と上層配線を接合する配線接合部の側壁部が
窒化チタン膜で構成され、底部がチタン膜で構成されて
いることを特徴とする半導体装置であり、 半導体基板上
に第１の導電層を形成する工程と、該第１の導電層上
に、フッ素を含有した絶縁膜を形成する工程またはフッ
素を含有する絶縁膜とその他の絶縁膜を積層で形成する
工程と、全面に窒化チタン膜を形成する工程と、前記窒
化チタン層及びフッ素を含有する絶縁膜またはフッ素を
含有する絶縁膜とその他の絶縁膜を貫通して前記第１の
導電層との接続孔を開口する工程と、チタン膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法である。
れたチタン膜と、フッ素を含有した絶縁膜を少なくとも
一部に含む絶縁膜との間に、窒化チタン膜を有すること
を特徴とする半導体装置であり、半導体基板上に形成さ
れた配線層間絶縁膜がフッ素を含有した絶縁膜を少なく
とも一部に含む絶縁膜で構成され、かつ、配線接合部の
側面部が窒化チタン膜で構成され、底部がチタン膜で構
成されていることを特徴とする半導体装置であり、半導
体基板上に形成された下層配線と、フッ素を含有した絶
縁膜を少なくとも一部に含む絶縁膜と、上層配線とを有
し、かつ該下層配線層の最上層が窒化チタン膜で構成さ
れ、該上層配線の最下層が窒化チタン膜で構成され、か
つ下層配線と上層配線を接合する配線接合部の側壁部が
窒化チタン膜で構成され、底部がチタン膜で構成されて
いることを特徴とする半導体装置であり、 半導体基板上
に第１の導電層を形成する工程と、該第１の導電層上
に、フッ素を含有した絶縁膜を形成する工程またはフッ
素を含有する絶縁膜とその他の絶縁膜を積層で形成する
工程と、全面に窒化チタン膜を形成する工程と、前記窒
化チタン層及びフッ素を含有する絶縁膜またはフッ素を
含有する絶縁膜とその他の絶縁膜を貫通して前記第１の
導電層との接続孔を開口する工程と、チタン膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法である。
【００２４】前述の通り、Ｓｉ−Ｆ結合基を有するシリ
コン酸化膜からなる層間絶縁膜上に、直接、チタン膜を
堆積した場合、その後の熱処理の過程で、チタン膜の一
部と層間絶縁膜中のＦの一部が反応し、Ｔｉ−Ｆの化合
物を形成し、チタン膜と層間絶縁膜の密着性が劣化し
て、第２の配線の剥がれが生じる。本発明では、Ｓｉ−
Ｆ結合基を有するシリコン酸化膜からなる層間絶縁膜上
に窒化チタンからなるＦ拡散のバリアメタル層を堆積し
た上に、チタン膜等の金属膜配線を堆積するので、チタ
ン膜等の金属膜配線とＦが反応することなく、また、剥
がれが生じない信頼性の高い金属膜配線の形成が可能と
なる。
コン酸化膜からなる層間絶縁膜上に、直接、チタン膜を
堆積した場合、その後の熱処理の過程で、チタン膜の一
部と層間絶縁膜中のＦの一部が反応し、Ｔｉ−Ｆの化合
物を形成し、チタン膜と層間絶縁膜の密着性が劣化し
て、第２の配線の剥がれが生じる。本発明では、Ｓｉ−
Ｆ結合基を有するシリコン酸化膜からなる層間絶縁膜上
に窒化チタンからなるＦ拡散のバリアメタル層を堆積し
た上に、チタン膜等の金属膜配線を堆積するので、チタ
ン膜等の金属膜配線とＦが反応することなく、また、剥
がれが生じない信頼性の高い金属膜配線の形成が可能と
なる。
【００２５】本発明者は、本発明を完成するに当たり、
例えば、以下のような密着性の実験を行った。即ち、シ
リコン基板上に、高密度プラズマＣＶＤ法により、Ｓｉ
−Ｆ結合基を有するシリコン酸化膜からなる層間絶縁膜
を堆積し、その後、４０ｎｍの膜厚のチタン膜、７０
０ｎｍの膜厚のアルミニウム合金膜を順にスパッタ堆積
したもの、２５ｎｍの膜厚の窒化チタン膜、４０ｎｍ
の膜厚のチタン膜、７００ｎｍの膜厚のアルミニウム合
金膜を順にスパッタ堆積したもの、５０ｎｍの膜厚の
窒化チタン膜、４０ｎｍの膜厚のチタン膜、７００ｎｍ
の膜厚のアルミニウム合金膜を順にスパッタ堆積したも
のの、３つの試料を用意した。層間絶縁膜中のＦ濃度
は、３×１０21ａｔｏｍｓ ｃｍ-3であり、アルミニウ
ム合金膜のスパッタ堆積時の基板温度は４５０℃に加熱
して行った。その後、密着性評価のため、ピーリングテ
ストを行ったところ、の試料は、チタン膜と層間絶縁
膜の界面で剥がれが生じたが、との試料について
は、剥がれは生じなかった。更に、との試料につい
ては、４００℃、３０分間の熱処理を加えた後、再度ピ
ーリングテストを行ったが、剥がれは生じなかった。
例えば、以下のような密着性の実験を行った。即ち、シ
リコン基板上に、高密度プラズマＣＶＤ法により、Ｓｉ
−Ｆ結合基を有するシリコン酸化膜からなる層間絶縁膜
を堆積し、その後、４０ｎｍの膜厚のチタン膜、７０
０ｎｍの膜厚のアルミニウム合金膜を順にスパッタ堆積
したもの、２５ｎｍの膜厚の窒化チタン膜、４０ｎｍ
の膜厚のチタン膜、７００ｎｍの膜厚のアルミニウム合
金膜を順にスパッタ堆積したもの、５０ｎｍの膜厚の
窒化チタン膜、４０ｎｍの膜厚のチタン膜、７００ｎｍ
の膜厚のアルミニウム合金膜を順にスパッタ堆積したも
のの、３つの試料を用意した。層間絶縁膜中のＦ濃度
は、３×１０21ａｔｏｍｓ ｃｍ-3であり、アルミニウ
ム合金膜のスパッタ堆積時の基板温度は４５０℃に加熱
して行った。その後、密着性評価のため、ピーリングテ
ストを行ったところ、の試料は、チタン膜と層間絶縁
膜の界面で剥がれが生じたが、との試料について
は、剥がれは生じなかった。更に、との試料につい
ては、４００℃、３０分間の熱処理を加えた後、再度ピ
ーリングテストを行ったが、剥がれは生じなかった。
【００２６】これらの結果により、２５ｎｍと薄い膜厚
の窒化チタン膜でも、層間絶縁膜からチタン膜へのＦの
拡散を抑制し、金属膜の剥がれを防止していることが明
らかとなった。
の窒化チタン膜でも、層間絶縁膜からチタン膜へのＦの
拡散を抑制し、金属膜の剥がれを防止していることが明
らかとなった。
【００２７】
【発明の実施の形態】以下、本発明の好適な実施形態
を、具体的データと共に説明する。
を、具体的データと共に説明する。
【００２８】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る半導体装置の金属配線部の断面図であ
る。トランジスタ等が形成された基板２０１上に、シリ
コン酸化膜２０２が形成され、その表面の一部に、第１
の配線２０３が形成される。この第１の配線２０３は、
チタン膜２０３ａと窒化チタン膜２０３ｂとアルミニウ
ム系金属膜２０３ｃとチタン膜２０３ｄと窒化チタン膜
２０３ｅとから成る積層構造体の配線である。
の実施形態に係る半導体装置の金属配線部の断面図であ
る。トランジスタ等が形成された基板２０１上に、シリ
コン酸化膜２０２が形成され、その表面の一部に、第１
の配線２０３が形成される。この第１の配線２０３は、
チタン膜２０３ａと窒化チタン膜２０３ｂとアルミニウ
ム系金属膜２０３ｃとチタン膜２０３ｄと窒化チタン膜
２０３ｅとから成る積層構造体の配線である。
【００２９】これらの上に、Ｓｉ−Ｆ結合基を含むシリ
コン酸化膜からなる層間絶縁膜２０４が形成されてお
り、前記第１の配線２０３上の一部には、接続孔配線と
して、窒化チタン膜２０７ａとタングステン膜２０６ｂ
とから成る積層構造体の配線が形成され、前記層間絶縁
膜２０４の表面に電極を引き出している。前記層間絶縁
膜２０４の表面の一部には、第２の配線２０７が形成さ
れており、その一部は、接続孔配線に接続されている。
この第２の配線は、窒化チタン膜２０７ａとアルミニウ
ム系金属膜２０７ｂと窒化チタン膜２０７ｃから成る積
層構造体の配線である。
コン酸化膜からなる層間絶縁膜２０４が形成されてお
り、前記第１の配線２０３上の一部には、接続孔配線と
して、窒化チタン膜２０７ａとタングステン膜２０６ｂ
とから成る積層構造体の配線が形成され、前記層間絶縁
膜２０４の表面に電極を引き出している。前記層間絶縁
膜２０４の表面の一部には、第２の配線２０７が形成さ
れており、その一部は、接続孔配線に接続されている。
この第２の配線は、窒化チタン膜２０７ａとアルミニウ
ム系金属膜２０７ｂと窒化チタン膜２０７ｃから成る積
層構造体の配線である。
【００３０】図２は、本発明の第１の実施形態を製造工
程順に示した断面図である。図２（ａ）に示すように、
既に、トランジスタ等が形成された基板２０１上に、絶
縁膜としてのシリコン酸化膜２０２を堆積し、更に、３
０ｎｍの膜厚のチタン膜２０３ａ、１００ｎｍの膜厚の
窒化チタン膜２０３ｂ、４５０ｎｍの膜厚のアルミニウ
ム系金属膜２０３ｃ、２５ｎｍの膜厚のチタン膜２０３
ｄ、５０ｎｍの膜厚の窒化チタン膜２０３ｅを順にスパ
ッタ堆積し、第１の配線２０３をドライエッチングによ
りパターン形成する。
程順に示した断面図である。図２（ａ）に示すように、
既に、トランジスタ等が形成された基板２０１上に、絶
縁膜としてのシリコン酸化膜２０２を堆積し、更に、３
０ｎｍの膜厚のチタン膜２０３ａ、１００ｎｍの膜厚の
窒化チタン膜２０３ｂ、４５０ｎｍの膜厚のアルミニウ
ム系金属膜２０３ｃ、２５ｎｍの膜厚のチタン膜２０３
ｄ、５０ｎｍの膜厚の窒化チタン膜２０３ｅを順にスパ
ッタ堆積し、第１の配線２０３をドライエッチングによ
りパターン形成する。
【００３１】次いで、高密度プラズマＣＶＤ法により、
ＳｉＦ4、ＳｉＨ4、ＡｒおよびＯ2ガスを用いて、Ｓｉ
−Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜２
０４を１．８μｍ堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用
いて層間絶縁膜の平坦化を行う。次いで、ドライエッチ
ングにより層間絶縁膜２０４の一部を選択的に除去し、
第１の配線２０３の一部に達する接続孔２０５を形成す
る。この時、接続孔２０５の底部の第１の配線２０３表
面の窒化チタン膜２０３ｅは、エッチングせずに残して
おく。
ＳｉＦ4、ＳｉＨ4、ＡｒおよびＯ2ガスを用いて、Ｓｉ
−Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜２
０４を１．８μｍ堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用
いて層間絶縁膜の平坦化を行う。次いで、ドライエッチ
ングにより層間絶縁膜２０４の一部を選択的に除去し、
第１の配線２０３の一部に達する接続孔２０５を形成す
る。この時、接続孔２０５の底部の第１の配線２０３表
面の窒化チタン膜２０３ｅは、エッチングせずに残して
おく。
【００３２】次いで、図２（ｂ）に示すように、Ａｒ逆
スパッタにより、接続孔２０５の底部の窒化チタン膜２
０３ｅを１０ｎｍの膜厚分のみエッチングした後、５０
ｎｍの膜厚の窒化チタン膜２０７ａをスパッタ堆積す
る。この時も、Ａｒ逆スパッタ後に、接続孔２０５の底
部の窒化チタン膜２０３ｅの一部は残るようにする。次
いで、ブランケットタングステンＣＶＤ法により、４５
０℃程度に基板を加熱して、ＷＦ6、ＳｉＨ4 、Ｈ2ガス
により、タングステン膜２０６ａを堆積し、接続孔２０
５を埋設すると共に層間絶縁膜２０４の上を覆う。
スパッタにより、接続孔２０５の底部の窒化チタン膜２
０３ｅを１０ｎｍの膜厚分のみエッチングした後、５０
ｎｍの膜厚の窒化チタン膜２０７ａをスパッタ堆積す
る。この時も、Ａｒ逆スパッタ後に、接続孔２０５の底
部の窒化チタン膜２０３ｅの一部は残るようにする。次
いで、ブランケットタングステンＣＶＤ法により、４５
０℃程度に基板を加熱して、ＷＦ6、ＳｉＨ4 、Ｈ2ガス
により、タングステン膜２０６ａを堆積し、接続孔２０
５を埋設すると共に層間絶縁膜２０４の上を覆う。
【００３３】次いで、図２（ｃ）に示すように、接続孔
２０５を除く層間絶縁膜２０４上のタングステン膜をド
ライエッチングにより除去し、接続孔２０５内にタング
ステンプラグ２０６ｂを残す。次いで、４５０ｎｍの膜
厚のアルミニウム系金属２０７ｂ、５０ｎｍの膜厚の窒
化チタン膜２０７ｃを順に堆積後、第２の配線２０７を
ドライエッチングによりパターン形成する。
２０５を除く層間絶縁膜２０４上のタングステン膜をド
ライエッチングにより除去し、接続孔２０５内にタング
ステンプラグ２０６ｂを残す。次いで、４５０ｎｍの膜
厚のアルミニウム系金属２０７ｂ、５０ｎｍの膜厚の窒
化チタン膜２０７ｃを順に堆積後、第２の配線２０７を
ドライエッチングによりパターン形成する。
【００３４】本方法では、接続孔２０５の底部で、第１
の配線の表面の窒化チタン膜と第２の配線の下層の窒化
チタン膜が接触する。この場合、同じ金属膜の接触であ
るので、低抵抗で、かつ信頼性の高い接続が得られる。
更に、第１の配線上層のチタン膜２０３ｄは、第１の配
線上層の窒化チタン層２０３ｅ堆積時に、アルミニウム
系金属膜２０３ｃの表面が窒化し、高抵抗化するのを防
ぐ働きがある。
の配線の表面の窒化チタン膜と第２の配線の下層の窒化
チタン膜が接触する。この場合、同じ金属膜の接触であ
るので、低抵抗で、かつ信頼性の高い接続が得られる。
更に、第１の配線上層のチタン膜２０３ｄは、第１の配
線上層の窒化チタン層２０３ｅ堆積時に、アルミニウム
系金属膜２０３ｃの表面が窒化し、高抵抗化するのを防
ぐ働きがある。
【００３５】＜第２の実施形態＞図３は、本発明の第２
の実施形態に係る半導体装置の金属配線部の断面図であ
る。トランジスタ等が形成された基板４０１上に、シリ
コン酸化膜４０２が形成され、その表面の一部に、第１
の配線４０３が形成される。この第１の配線４０３は、
チタン膜４０３ａと窒化チタン膜４０３ｂとアルミニウ
ム系金属膜４０３ｃとチタン膜４０３ｄと窒化チタン膜
４０３ｅとからなる積層構造体の配線である。
の実施形態に係る半導体装置の金属配線部の断面図であ
る。トランジスタ等が形成された基板４０１上に、シリ
コン酸化膜４０２が形成され、その表面の一部に、第１
の配線４０３が形成される。この第１の配線４０３は、
チタン膜４０３ａと窒化チタン膜４０３ｂとアルミニウ
ム系金属膜４０３ｃとチタン膜４０３ｄと窒化チタン膜
４０３ｅとからなる積層構造体の配線である。
【００３６】これらの上に、Ｓｉ−Ｆ結合基を含むシリ
コン酸化膜からなる層間絶縁膜４０４が形成されてお
り、前記第１の配線４０３上の一部には、接続孔配線と
して、窒化チタン膜４０６ａとチタン膜４０６ｂとアル
ミニウム系金属４０６ｃとから成る積層構造体の配線が
形成され、前記層間絶縁膜４０４の表面に電極を引き出
している。前記層間絶縁膜４０４の表面の一部には、第
２の配線４０６が形成されており、その一部は、接続孔
配線に接続されている。この第２の配線は、窒化チタン
膜４０６ａとチタン膜４０６ｂとアルミニウム系金属膜
４０６ｃと窒化チタン膜４０６ｄから成る積層構造体の
配線である。
コン酸化膜からなる層間絶縁膜４０４が形成されてお
り、前記第１の配線４０３上の一部には、接続孔配線と
して、窒化チタン膜４０６ａとチタン膜４０６ｂとアル
ミニウム系金属４０６ｃとから成る積層構造体の配線が
形成され、前記層間絶縁膜４０４の表面に電極を引き出
している。前記層間絶縁膜４０４の表面の一部には、第
２の配線４０６が形成されており、その一部は、接続孔
配線に接続されている。この第２の配線は、窒化チタン
膜４０６ａとチタン膜４０６ｂとアルミニウム系金属膜
４０６ｃと窒化チタン膜４０６ｄから成る積層構造体の
配線である。
【００３７】図４は、本発明の第２の実施形態を製造工
程順に示した断面図である。図４（ａ）に示すように、
既に、トランジスタ等が形成された基板４０１上に、絶
縁膜としてのシリコン酸化膜４０２を堆積し、更に、３
０ｎｍの膜厚のチタン膜４０３ａ、１００ｎｍの膜厚の
窒化チタン膜４０３ｂ、４５０ｎｍの膜厚のアルミニウ
ム系金属膜４０３ｃ、２５ｎｍの膜厚のチタン膜４０３
ｄ、５０ｎｍの膜厚の窒化チタン膜４０３ｅを順にスパ
ッタ堆積し、第１の配線４０３をドライエッチングによ
りパターン形成する。
程順に示した断面図である。図４（ａ）に示すように、
既に、トランジスタ等が形成された基板４０１上に、絶
縁膜としてのシリコン酸化膜４０２を堆積し、更に、３
０ｎｍの膜厚のチタン膜４０３ａ、１００ｎｍの膜厚の
窒化チタン膜４０３ｂ、４５０ｎｍの膜厚のアルミニウ
ム系金属膜４０３ｃ、２５ｎｍの膜厚のチタン膜４０３
ｄ、５０ｎｍの膜厚の窒化チタン膜４０３ｅを順にスパ
ッタ堆積し、第１の配線４０３をドライエッチングによ
りパターン形成する。
【００３８】次いで、高密度プラズマＣＶＤ法により、
ＳｉＦ4、ＳｉＨ4、ＡｒおよびＯ2ガスを用いて、Ｓｉ
−Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜４
０４を１．８μｍ堆積後、ＣＭＰ技術を用いて層間絶縁
膜の平坦化を行う。次いで、ドライエッチングにより層
間絶縁膜４０４の一部を選択的に除去し、第１の配線４
０３の一部に達する接続孔４０５を形成する。この時、
接続孔４０５の底部の第１の配線４０３表面の窒化チタ
ン膜４０３ｅは、エッチングせずに残しておく。
ＳｉＦ4、ＳｉＨ4、ＡｒおよびＯ2ガスを用いて、Ｓｉ
−Ｆ結合基を含むシリコン酸化膜からなる層間絶縁膜４
０４を１．８μｍ堆積後、ＣＭＰ技術を用いて層間絶縁
膜の平坦化を行う。次いで、ドライエッチングにより層
間絶縁膜４０４の一部を選択的に除去し、第１の配線４
０３の一部に達する接続孔４０５を形成する。この時、
接続孔４０５の底部の第１の配線４０３表面の窒化チタ
ン膜４０３ｅは、エッチングせずに残しておく。
【００３９】次いで、図４（ｂ）に示すように、Ａｒ逆
スパッタにより、接続孔４０５の底部の窒化チタン膜４
０３ｅを１０ｎｍの膜厚分のみエッチングした後、５０
ｎｍの膜厚の窒化チタン膜４０６ａをスパッタ堆積す
る。この時も、Ａｒ逆スパッタ後に、接続孔４０５の底
部の窒化チタン膜の一部は残るようにする。次いで、４
０ｎｍの膜厚のチタン膜４０６ｂ堆積後、４５０℃程度
に基板を加熱してた状態で、４５０ｎｍの膜厚のアルミ
ニウム系金属膜４０６ｃをスパッタ堆積し、接続孔４０
５を埋設すると共に層間絶縁膜４０４の上を覆う。
スパッタにより、接続孔４０５の底部の窒化チタン膜４
０３ｅを１０ｎｍの膜厚分のみエッチングした後、５０
ｎｍの膜厚の窒化チタン膜４０６ａをスパッタ堆積す
る。この時も、Ａｒ逆スパッタ後に、接続孔４０５の底
部の窒化チタン膜の一部は残るようにする。次いで、４
０ｎｍの膜厚のチタン膜４０６ｂ堆積後、４５０℃程度
に基板を加熱してた状態で、４５０ｎｍの膜厚のアルミ
ニウム系金属膜４０６ｃをスパッタ堆積し、接続孔４０
５を埋設すると共に層間絶縁膜４０４の上を覆う。
【００４０】前述の通り、チタン膜４０６ｂは、アルミ
ニウム系金属膜４０６ｃを接続孔４０５に埋め込み易く
する役割を有するので、チタン膜４０６ｂのスパッタ堆
積後は、チタン膜４０６ｂ表面の酸化を防ぐため、真空
を破ることなく、アルミニウム系金属膜４０６ｃを高温
スパッタ堆積することが望ましい。また、このチタン膜
４０６ｂは、接続孔４０５のアスペクト比が小さく、ア
ルミニウム系金属膜４０６ｃの埋め込みが容易な場合
は、堆積しなくても良い。
ニウム系金属膜４０６ｃを接続孔４０５に埋め込み易く
する役割を有するので、チタン膜４０６ｂのスパッタ堆
積後は、チタン膜４０６ｂ表面の酸化を防ぐため、真空
を破ることなく、アルミニウム系金属膜４０６ｃを高温
スパッタ堆積することが望ましい。また、このチタン膜
４０６ｂは、接続孔４０５のアスペクト比が小さく、ア
ルミニウム系金属膜４０６ｃの埋め込みが容易な場合
は、堆積しなくても良い。
【００４１】次いで、図４（ｃ）に示すように、窒化チ
タン膜４０６ｄ堆積後、第２の配線４０６をドライエッ
チングによりパターン形成する。
タン膜４０６ｄ堆積後、第２の配線４０６をドライエッ
チングによりパターン形成する。
【００４２】本方法でも、接続孔４０５の底部で、第１
の配線の表面の窒化チタン膜４０３ｅと第２の配線の下
層の窒化チタン膜４０６ａが接触する。この場合、同じ
金属膜の接触であるので、低抵抗で、かつ信頼性の高い
接続が得られる。更に、第１の配線上層のチタン膜４０
３ｄは、第１の配線上層の窒化チタン層４０３ｅ堆積時
に、アルミニウム系金属膜４０３ｃの表面が窒化し、高
抵抗化するのを防ぐ働きがある。
の配線の表面の窒化チタン膜４０３ｅと第２の配線の下
層の窒化チタン膜４０６ａが接触する。この場合、同じ
金属膜の接触であるので、低抵抗で、かつ信頼性の高い
接続が得られる。更に、第１の配線上層のチタン膜４０
３ｄは、第１の配線上層の窒化チタン層４０３ｅ堆積時
に、アルミニウム系金属膜４０３ｃの表面が窒化し、高
抵抗化するのを防ぐ働きがある。
【００４３】＜第３の実施形態＞図５は、本発明の第３
の実施形態に係る半導体装置の金属配線部の断面図であ
る。半導体基板上５０１上に第１の配線が形成されてお
り、この第１の配線は、第１のアルミニウム系合金膜５
０２と第１の窒化チタン膜５０３から形成される積層構
造である。第１の配線上には、その上部の配線と電気的
に絶縁するための層間絶縁膜が形成されている。層間絶
縁膜はフッ素を含有した絶縁膜５０４により形成されて
いる。フッ素を含有した絶縁膜としては、例えば、フッ
素を含有するシリコン酸化膜、フッ素を含有する炭素系
絶縁膜、などがあるがここではフッ素を含有するシリコ
ン酸化膜を使用した。フッ素を含有するシリコン酸化膜
の上には、第２の窒化チタン膜５０５が形成されてい
る。さらにその上部には第２の配線が形成されている。
第２の配線は、第２のアルミニウム系合金膜５０９、第
４の窒化チタン膜５１０による積層構造である。さら
に、下層配線と上層配線とを接続するための接続孔が形
成され、接続孔内部はタングステン５０８により埋めら
れている。また、ここではタングステンプラグのバリア
メタル層として第１のチタン膜５０６、第３の窒化チタ
ン膜５０７の積層構造を用いている。
の実施形態に係る半導体装置の金属配線部の断面図であ
る。半導体基板上５０１上に第１の配線が形成されてお
り、この第１の配線は、第１のアルミニウム系合金膜５
０２と第１の窒化チタン膜５０３から形成される積層構
造である。第１の配線上には、その上部の配線と電気的
に絶縁するための層間絶縁膜が形成されている。層間絶
縁膜はフッ素を含有した絶縁膜５０４により形成されて
いる。フッ素を含有した絶縁膜としては、例えば、フッ
素を含有するシリコン酸化膜、フッ素を含有する炭素系
絶縁膜、などがあるがここではフッ素を含有するシリコ
ン酸化膜を使用した。フッ素を含有するシリコン酸化膜
の上には、第２の窒化チタン膜５０５が形成されてい
る。さらにその上部には第２の配線が形成されている。
第２の配線は、第２のアルミニウム系合金膜５０９、第
４の窒化チタン膜５１０による積層構造である。さら
に、下層配線と上層配線とを接続するための接続孔が形
成され、接続孔内部はタングステン５０８により埋めら
れている。また、ここではタングステンプラグのバリア
メタル層として第１のチタン膜５０６、第３の窒化チタ
ン膜５０７の積層構造を用いている。
【００４４】図６及び図７は本発明の第３の実施形態を
製造工程順に示した断面図である。図６（ａ）に示すよ
うに、半導体基板６０１上に第１のアルミニウム系合金
膜６０２、第１の窒化チタン層６０３をスパッタリング
法により成膜する。第１の窒化チタン層６０３は、この
後、所望の配線パターンをフォトリソグラフィー法によ
り形成する際に、光が反射するのを防ぐために用いる。
従って、その他の反射を防止する薄膜を用いてもよい。
その後、フォトリソグラフィー法を用いて所望の配線パ
ターンを形成する。
製造工程順に示した断面図である。図６（ａ）に示すよ
うに、半導体基板６０１上に第１のアルミニウム系合金
膜６０２、第１の窒化チタン層６０３をスパッタリング
法により成膜する。第１の窒化チタン層６０３は、この
後、所望の配線パターンをフォトリソグラフィー法によ
り形成する際に、光が反射するのを防ぐために用いる。
従って、その他の反射を防止する薄膜を用いてもよい。
その後、フォトリソグラフィー法を用いて所望の配線パ
ターンを形成する。
【００４５】次いで図６（ｂ）に示すように、プラズマ
ＣＶＤ法を用いてフッ素を含有するシリコン酸化膜を形
成する。ここでは、成膜法として高密度のプラズマを発
生させ、かつ基板にＲＦパワーを印加しながら成膜する
高密度プラズマＣＶＤ法を用いた。具体的には、プラズ
マ発生源として誘導結合型のプラズマを用い、プラズマ
ソースに２ＭＨｚのＲＦを３０００Ｗのパワーで、基板
には１．８ＭＨｚのＲＦを１５００Ｗのパワーで印加
し、成膜材料としてＳｉＨ4、ＳｉＦ4、Ｏ2およびＡｒ
をそれぞれ３０ｓｃｃｍ、３０ｓｃｃｍ、１２０ｓｃｃ
ｍ、３０ｓｃｃｍ導入した。フッ素を含有するシリコン
酸化膜の膜厚は、１．５μｍとした。ここでは、成膜法
として高密度プラズマＣＶＤ法を用いたが、他の方法、
たとえば平行平板型のプラズマＣＶＤ法などで成膜した
フッ素含有シリコン酸化膜でも良い。その場合は、それ
に応じた成膜ガス等を選ぶ必要がある。
ＣＶＤ法を用いてフッ素を含有するシリコン酸化膜を形
成する。ここでは、成膜法として高密度のプラズマを発
生させ、かつ基板にＲＦパワーを印加しながら成膜する
高密度プラズマＣＶＤ法を用いた。具体的には、プラズ
マ発生源として誘導結合型のプラズマを用い、プラズマ
ソースに２ＭＨｚのＲＦを３０００Ｗのパワーで、基板
には１．８ＭＨｚのＲＦを１５００Ｗのパワーで印加
し、成膜材料としてＳｉＨ4、ＳｉＦ4、Ｏ2およびＡｒ
をそれぞれ３０ｓｃｃｍ、３０ｓｃｃｍ、１２０ｓｃｃ
ｍ、３０ｓｃｃｍ導入した。フッ素を含有するシリコン
酸化膜の膜厚は、１．５μｍとした。ここでは、成膜法
として高密度プラズマＣＶＤ法を用いたが、他の方法、
たとえば平行平板型のプラズマＣＶＤ法などで成膜した
フッ素含有シリコン酸化膜でも良い。その場合は、それ
に応じた成膜ガス等を選ぶ必要がある。
【００４６】このフッ素含有酸化シリコン膜の成膜後
に、ＣＭＰ法により半導体基板表面を平坦化して、層間
絶縁膜としてフッ素を含有する酸化シリコン膜６０４を
完成させる。層間絶縁膜は配線上で１μｍとなるように
した。ここでは、ＣＭＰ法により平坦化したが、その他
の方法を用いて平坦化しても良い。
に、ＣＭＰ法により半導体基板表面を平坦化して、層間
絶縁膜としてフッ素を含有する酸化シリコン膜６０４を
完成させる。層間絶縁膜は配線上で１μｍとなるように
した。ここでは、ＣＭＰ法により平坦化したが、その他
の方法を用いて平坦化しても良い。
【００４７】次いで図６（ｃ）に示すように、フッ素を
含有するシリコン酸化膜６０４を形成した後に、スパッ
タ法によりウェハ全面に第２の窒化チタン膜６０５を２
５ｎｍの膜厚で形成する。
含有するシリコン酸化膜６０４を形成した後に、スパッ
タ法によりウェハ全面に第２の窒化チタン膜６０５を２
５ｎｍの膜厚で形成する。
【００４８】次いで図６（ｄ）に示すように、フォトリ
ソグラフィー法により下層配線と上層配線を電気的に接
続するための接続孔を開口するための所望のレジストパ
ターンを形成した後、ドライエッチング法により接続孔
６０６を開口する。
ソグラフィー法により下層配線と上層配線を電気的に接
続するための接続孔を開口するための所望のレジストパ
ターンを形成した後、ドライエッチング法により接続孔
６０６を開口する。
【００４９】ここでは、最上層の第２の窒化チタン膜６
０５とフッ素を含有する酸化シリコン膜６０４は、同一
条件によりエッチングを行ったが、別の条件を用いて、
まず最上層の第２の窒化チタン膜６０５をエッチングし
た後、その第２の窒化チタン層６０５をマスクとしてフ
ッ素を含有するシリコン酸化膜６０４を開口してもよ
い。また、接続孔６０６を開口する際には、下層の配線
の最上層に形成されている第１の窒化チタン６０３も除
去し、第１のアルミニウム系合金膜６０２を露出した方
が良い。その方が、接続抵抗を低くすることができる。
接続孔６０６の開口後、基板表面に残っているフォトレ
ジストを除去する。
０５とフッ素を含有する酸化シリコン膜６０４は、同一
条件によりエッチングを行ったが、別の条件を用いて、
まず最上層の第２の窒化チタン膜６０５をエッチングし
た後、その第２の窒化チタン層６０５をマスクとしてフ
ッ素を含有するシリコン酸化膜６０４を開口してもよ
い。また、接続孔６０６を開口する際には、下層の配線
の最上層に形成されている第１の窒化チタン６０３も除
去し、第１のアルミニウム系合金膜６０２を露出した方
が良い。その方が、接続抵抗を低くすることができる。
接続孔６０６の開口後、基板表面に残っているフォトレ
ジストを除去する。
【００５０】次いで図７（ｅ）に示すように、接続孔の
開口後、次に形成されるタングステン膜用のバリアメタ
ル層として第１のチタン膜６０７、第３の窒化チタン膜
６０８をスパッタ法によりそれぞれ５０ｎｍ、１００ｎ
ｍの膜厚で成膜する。第１のチタン膜は、接続孔６０６
の底部に露出しているアルミニウム系金属膜６０３の表
面に形成されている酸化膜を還元することで、接続抵抗
を低減する働きをする。また、第３の窒化チタン膜６０
８は、次に行うタングステン成長時にタングステンの剥
がれを防ぐため、また、タングステン成長後に行う全面
エッチバック時のストッパー層として用いる。この後
に、ＣＶＤ法によリタングステン膜をウェハ全面に成膜
して、ドライエッチング法を用いた全面エッチバック法
によりビアホール内部にのみタングステン６０９を残
す。
開口後、次に形成されるタングステン膜用のバリアメタ
ル層として第１のチタン膜６０７、第３の窒化チタン膜
６０８をスパッタ法によりそれぞれ５０ｎｍ、１００ｎ
ｍの膜厚で成膜する。第１のチタン膜は、接続孔６０６
の底部に露出しているアルミニウム系金属膜６０３の表
面に形成されている酸化膜を還元することで、接続抵抗
を低減する働きをする。また、第３の窒化チタン膜６０
８は、次に行うタングステン成長時にタングステンの剥
がれを防ぐため、また、タングステン成長後に行う全面
エッチバック時のストッパー層として用いる。この後
に、ＣＶＤ法によリタングステン膜をウェハ全面に成膜
して、ドライエッチング法を用いた全面エッチバック法
によりビアホール内部にのみタングステン６０９を残
す。
【００５１】次いで図７（ｆ）に示すように、上層配線
として、第２のアルミニウム系金属膜６１０、第４の窒
化チタン膜６１１を、スパッタ法によりそれぞれ５００
ｎｍ、５０ｎｍの膜厚で形成して、引き続きフォトリソ
グラフィー法を用いて、所望の配線パターンを形成す
る。
として、第２のアルミニウム系金属膜６１０、第４の窒
化チタン膜６１１を、スパッタ法によりそれぞれ５００
ｎｍ、５０ｎｍの膜厚で形成して、引き続きフォトリソ
グラフィー法を用いて、所望の配線パターンを形成す
る。
【００５２】＜第４の実施形態＞図８は、本発明の第３
の実施形態に係る半導体装置の金属配線部の断面図であ
る。配線層間膜が第１のフッ素含有シリコン酸化膜７０
７で形成されており、かつ接続孔の側面部が第３の窒化
チタン膜７０９で形成され、かつ接続孔の底部が第２の
チタン膜７１０で形成されている構造を取っている。接
続金属は第１のタングステンＣＶＤ層７１２を使用して
いる。
の実施形態に係る半導体装置の金属配線部の断面図であ
る。配線層間膜が第１のフッ素含有シリコン酸化膜７０
７で形成されており、かつ接続孔の側面部が第３の窒化
チタン膜７０９で形成され、かつ接続孔の底部が第２の
チタン膜７１０で形成されている構造を取っている。接
続金属は第１のタングステンＣＶＤ層７１２を使用して
いる。
【００５３】図９〜図１４は本発明の第４の実施形態を
製造工程順に示した断面図である。図９に示すように、
シリコン基板８１０上に第１のシリコン酸化膜８０２を
形成する。スパッタ法による第１のチタン膜８０３を約
３０ｎｍ形成する。続いてスパッタ法による第１の窒化
チタン膜８０４を約５０ｎｍ形成する。引き続き第１の
アルミニウム系金属膜８０５を約５００ｎｍ、第２の窒
化チタン膜８０６を約５０ｎｍ形成する。その金属層を
塩素系のガスにより微細加工を行い第１の金属配線を形
成する。
製造工程順に示した断面図である。図９に示すように、
シリコン基板８１０上に第１のシリコン酸化膜８０２を
形成する。スパッタ法による第１のチタン膜８０３を約
３０ｎｍ形成する。続いてスパッタ法による第１の窒化
チタン膜８０４を約５０ｎｍ形成する。引き続き第１の
アルミニウム系金属膜８０５を約５００ｎｍ、第２の窒
化チタン膜８０６を約５０ｎｍ形成する。その金属層を
塩素系のガスにより微細加工を行い第１の金属配線を形
成する。
【００５４】次いで図１０に示すように、微細加工され
たその第１の金属配線上にフッ素含有シリコン酸化膜８
０７を全面に約１４００ｎｍ形成しＣＭＰを配線上に約
７００ｎｍ残るように施す。さらに第２のシリコン酸化
膜８０８を約２００ｎｍ成膜する。
たその第１の金属配線上にフッ素含有シリコン酸化膜８
０７を全面に約１４００ｎｍ形成しＣＭＰを配線上に約
７００ｎｍ残るように施す。さらに第２のシリコン酸化
膜８０８を約２００ｎｍ成膜する。
【００５５】次いで図１１に示すように、ホトレジスト
技術を用いて前記第１の金属配線との開口をＣＨＦ3ガ
スなどのフルオロカーボン系のガスで行う。その後、全
面、第３の窒化チタン膜８０９を５０ｎｍ成膜する。
技術を用いて前記第１の金属配線との開口をＣＨＦ3ガ
スなどのフルオロカーボン系のガスで行う。その後、全
面、第３の窒化チタン膜８０９を５０ｎｍ成膜する。
【００５６】次いで図１２に示すように、塩素系のガス
を使用し前記、第３の窒化チタンをエッチバックし開口
部の側面部すなわち、第１のフッ素含有酸化膜８０７と
の界面部のみ残すようにする。
を使用し前記、第３の窒化チタンをエッチバックし開口
部の側面部すなわち、第１のフッ素含有酸化膜８０７と
の界面部のみ残すようにする。
【００５７】次いで図１３に示すように、その上から第
３のチタン膜８１０を３０ｎｍ全面に形成し、続いて、
第４の窒化チタン膜８１１を３０ｎｍ全面に形成する。
さらにブランケットタングステンＣＶＤ膜８１２を約５
００ｎｍ形成する。その後エッチバックにより、接続孔
以外の金属を除去する。その後、第５の窒化チタン８１
２を５０ｎｍ形成する。
３のチタン膜８１０を３０ｎｍ全面に形成し、続いて、
第４の窒化チタン膜８１１を３０ｎｍ全面に形成する。
さらにブランケットタングステンＣＶＤ膜８１２を約５
００ｎｍ形成する。その後エッチバックにより、接続孔
以外の金属を除去する。その後、第５の窒化チタン８１
２を５０ｎｍ形成する。
【００５８】次いで図１４に示すように、第２のアルミ
ニウム系金属膜８１４を約５００ｎｍ形成する。そして
第６の窒化チタン膜８１５を５０ｎｍ形成する。この金
属層をホトレジストにより、再び塩素系ガスで加工し第
２の金属配線が形成される。これを積層することにより
多層配線を形成する。
ニウム系金属膜８１４を約５００ｎｍ形成する。そして
第６の窒化チタン膜８１５を５０ｎｍ形成する。この金
属層をホトレジストにより、再び塩素系ガスで加工し第
２の金属配線が形成される。これを積層することにより
多層配線を形成する。
【００５９】＜第５の実施形態＞図１５は、本発明の第
５の実施形態に係る半導体装置の金属配線部の断面図で
ある。この実施形態は、第３及び第４の実施形態を組み
合わせたものである。図８との違いはシリコン酸化膜７
０８がないだけである。製造方法は前記と同等に行えば
よい。第３及び第４の実施形態に対しての利点は、第３
の実施形態より接続金属部の密着に対する信頼性に優
れ、第４の実施形態に対しては第２の金属の底部の密着
信頼性に優れるという両方を実現することである。
５の実施形態に係る半導体装置の金属配線部の断面図で
ある。この実施形態は、第３及び第４の実施形態を組み
合わせたものである。図８との違いはシリコン酸化膜７
０８がないだけである。製造方法は前記と同等に行えば
よい。第３及び第４の実施形態に対しての利点は、第３
の実施形態より接続金属部の密着に対する信頼性に優
れ、第４の実施形態に対しては第２の金属の底部の密着
信頼性に優れるという両方を実現することである。
【００６０】第１、３、４、５の実施形態については、
ビアプラグがブランケットタングステン膜を使用した
が、アルミニウム系金属の配線で埋設しても良い。その
時は、バリアメタルの構造を変えることが可能である。
アルミニウム系の配線では、タングステンのように剥が
れやエッチバック時のストッパーの問題がないので、た
とえば、第３の実施形態の第３の窒化チタン膜５０７は
必要がなくなる。また、第２のアルミニウム系金属膜５
０９も接続孔の埋設時に同時に形成することが可能とな
る。
ビアプラグがブランケットタングステン膜を使用した
が、アルミニウム系金属の配線で埋設しても良い。その
時は、バリアメタルの構造を変えることが可能である。
アルミニウム系の配線では、タングステンのように剥が
れやエッチバック時のストッパーの問題がないので、た
とえば、第３の実施形態の第３の窒化チタン膜５０７は
必要がなくなる。また、第２のアルミニウム系金属膜５
０９も接続孔の埋設時に同時に形成することが可能とな
る。
【００６１】フッ素を含有した絶縁膜としては、例え
ば、フッ素を含有したシリコン酸化膜、フッ素樹脂、フ
ッ素化ポリイミド、フッ素化アモルファスカーボン等が
使用できる。すなわち、フッ素含有シリコン酸化膜の代
わりにフッ素樹脂（テフロン膜、フッ素化ポリアリルエ
ーテルなど）、フッ素化ポリイミドやフッ素化アモルフ
ァスカーボン膜に置き換えることもできる。この時には
約４５０℃のアルミニウムスパッタ法でなく２００から
３００℃レベルの成膜温度で埋設が可能なブランケット
アルミニウムＣＶＤ法が望ましい。
ば、フッ素を含有したシリコン酸化膜、フッ素樹脂、フ
ッ素化ポリイミド、フッ素化アモルファスカーボン等が
使用できる。すなわち、フッ素含有シリコン酸化膜の代
わりにフッ素樹脂（テフロン膜、フッ素化ポリアリルエ
ーテルなど）、フッ素化ポリイミドやフッ素化アモルフ
ァスカーボン膜に置き換えることもできる。この時には
約４５０℃のアルミニウムスパッタ法でなく２００から
３００℃レベルの成膜温度で埋設が可能なブランケット
アルミニウムＣＶＤ法が望ましい。
【００６２】
【発明の効果】以上のように本発明によれば、フッ素含
有絶縁膜からなる層間絶縁膜上に窒化チタンからなるＦ
拡散のバリアメタル層を堆積した上に、チタン膜等の金
属膜配線を堆積するので、チタン膜等の金属膜配線とＦ
が反応することなく、また、剥がれが生じない信頼性の
高い金属膜配線の形成が可能となる。
有絶縁膜からなる層間絶縁膜上に窒化チタンからなるＦ
拡散のバリアメタル層を堆積した上に、チタン膜等の金
属膜配線を堆積するので、チタン膜等の金属膜配線とＦ
が反応することなく、また、剥がれが生じない信頼性の
高い金属膜配線の形成が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の断
面図である。
面図である。
【図２】本発明の第１の実施形態の製造工程の断面図で
ある。
ある。
【図３】本発明の第２の実施形態に係る半導体装置の断
面図である。
面図である。
【図４】本発明の第２の実施形態の製造工程の断面図で
ある。
ある。
【図５】本発明の第３の実施形態に係る半導体装置の断
面図である。
面図である。
【図６】本発明の第３の実施形態の製造工程の断面図で
ある。
ある。
【図７】本発明の第３の実施形態の製造工程の断面図で
ある。
ある。
【図８】本発明の第４の実施形態に係る半導体装置の断
面図である。
面図である。
【図９】本発明の第４の実施形態の製造工程の断面図で
ある。
ある。
【図１０】本発明の第４の実施形態の製造工程の断面図
である。
である。
【図１１】本発明の第４の実施形態の製造工程の断面図
である。
である。
【図１２】本発明の第４の実施形態の製造工程の断面図
である。
である。
【図１３】本発明の第４の実施形態の製造工程の断面図
である。
である。
【図１４】本発明の第４の実施形態の製造工程の断面図
である。
である。
【図１５】本発明の第５の実施形態に係る半導体装置の
断面図である。
断面図である。
【図１６】従来の半導体装置の製造方法を説明するため
の図であり、接続孔内にタングステンプラグを形成する
半導体装置の製造工程の断面図である。
の図であり、接続孔内にタングステンプラグを形成する
半導体装置の製造工程の断面図である。
【図１７】従来の半導体装置の製造方法を説明するため
の図であり、接続孔内にタングステンプラグを形成する
改善された半導体装置の製造工程の断面図である。
の図であり、接続孔内にタングステンプラグを形成する
改善された半導体装置の製造工程の断面図である。
【図１８】従来の半導体装置の製造方法を説明するため
の図であり、接続孔内にアルミニウム系金属プラグを形
成する半導体装置の製造工程の断面図である。
の図であり、接続孔内にアルミニウム系金属プラグを形
成する半導体装置の製造工程の断面図である。
２０１ 基板 ２０２ シリコン酸化膜 ２０３ 第１の配線 ２０３ａ チタン膜 ２０３ｂ 窒化チタン膜 ２０３ｃ アルミニウム系金属膜 ２０３ｄ チタン膜 ２０３ｅ 窒化チタン膜 ２０４ 層間絶縁膜 ２０５ 接続孔 ２０６ａ タングステン膜 ２０６ｂ タングステンプラグ ２０７ 第２の配線 ２０７ａ 窒化チタン膜 ２０７ｂ アルミニウム系金属膜 ２０７ｄ 窒化チタン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸本 光司 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−304213（ＪＰ，Ａ) 特開 平９−17860（ＪＰ，Ａ) 特開 平６−21055（ＪＰ，Ａ) 特開 平５−190551（ＪＰ，Ａ) 特開 平10−144676（ＪＰ，Ａ) 特開 平10−98102（ＪＰ，Ａ) 特開 平10−326829（ＪＰ，Ａ) 特開 平11−87353（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板上に形成されたチタン膜と、
フッ素を含有した絶縁膜を少なくとも一部に含む絶縁膜
との間に、窒化チタン膜を有することを特徴とする半導
体装置。 - 【請求項２】 半導体基板上に形成された配線層間絶縁
膜がフッ素を含有した絶縁膜を少なくとも一部に含む絶
縁膜で構成され、かつ、配線接合部の側面部が窒化チタ
ン膜で構成され、底部がチタン膜で構成されていること
を特徴とする半導体装置。 - 【請求項３】 半導体基板上に形成された下層配線と、
フッ素を含有した絶縁膜を少なくとも一部に含む絶縁膜
と、上層配線とを有し、かつ該下層配線層の最上層が窒
化チタン膜で構成され、該上層配線の最下層が窒化チタ
ン膜で構成され、かつ下層配線と上層配線を接合する配
線接合部の側壁部が窒化チタン膜で構成され、底部がチ
タン膜で構成されていることを特徴とする半導体装置。 - 【請求項４】 前記フッ素を含有した絶縁膜が、フッ素
を含有したシリコン酸化膜、フッ素樹脂、フッ素化ポリ
イミド、及び、フッ素化アモルファスカーボンから成る
群から選ばれる少なくとも一種の膜である請求項１〜３
の何れか一項記載の半導体装置。 - 【請求項５】 半導体基板上に第１の導電層を形成する
工程と、該第１の導電層上に、フッ素を含有した絶縁膜
を形成する工程またはフッ素を含有する絶縁膜とその他
の絶縁膜を積層で形成する工程と、全面に窒化チタン膜
を形成する工程と、前記窒化チタン層及びフッ素を含有
する絶縁膜またはフッ素を含有する絶縁膜とその他の絶
縁膜を貫通して前記第１の導電層との接続孔を開口する
工程と、チタン膜を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項６】 請求項１記載の半導体装置を製造するた
めの方法であって、窒化チタン膜を全面に形成する工程
と、開口部の側面部のみ窒化チタンを残す様にエッチバ
ックを行う工程と、その上よりチタン膜を形成する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記フッ素を含有した絶縁膜が、フッ素
を含有したシリコン酸化膜、フッ素樹脂、フッ素化ポリ
イミド、及び、フッ素化アモルファスカーボンから成る
群から選ばれる少なくとも一種の膜である請求項５また
は６記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666997A JP3287392B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
| TW087113694A TW405169B (en) | 1997-08-22 | 1998-08-19 | Semiconductor device and process for production thereof |
| KR1019980033828A KR100322261B1 (ko) | 1997-08-22 | 1998-08-20 | 반도체장치및그제조방법 |
| US09/138,011 US6005291A (en) | 1997-08-22 | 1998-08-21 | Semiconductor device and process for production thereof |
| CNB981199968A CN1139111C (zh) | 1997-08-22 | 1998-08-22 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666997A JP3287392B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167907A JPH1167907A (ja) | 1999-03-09 |
| JP3287392B2 true JP3287392B2 (ja) | 2002-06-04 |
Family
ID=16848811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22666997A Expired - Fee Related JP3287392B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6005291A (ja) |
| JP (1) | JP3287392B2 (ja) |
| KR (1) | KR100322261B1 (ja) |
| CN (1) | CN1139111C (ja) |
| TW (1) | TW405169B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437441B1 (en) * | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| JP3574734B2 (ja) * | 1997-11-27 | 2004-10-06 | 東京エレクトロン株式会社 | 半導体デバイスの製造方法 |
| KR100249047B1 (ko) | 1997-12-12 | 2000-03-15 | 윤종용 | 반도체 소자 및 그 제조 방법 |
| US6020266A (en) * | 1997-12-31 | 2000-02-01 | Intel Corporation | Single step electroplating process for interconnect via fill and metal line patterning |
| EP0933814A1 (en) * | 1998-01-28 | 1999-08-04 | Interuniversitair Micro-Elektronica Centrum Vzw | A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof |
| KR100331545B1 (ko) | 1998-07-22 | 2002-04-06 | 윤종용 | 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법 |
| JP4361625B2 (ja) | 1998-10-05 | 2009-11-11 | 東京エレクトロン株式会社 | 半導体装置及びその製造方法 |
| US6486081B1 (en) * | 1998-11-13 | 2002-11-26 | Applied Materials, Inc. | Gas distribution system for a CVD processing chamber |
| US6147404A (en) * | 1999-05-24 | 2000-11-14 | Advanced Micro Devices, Inc. | Dual barrier and conductor deposition in a dual damascene process for semiconductors |
| JP4972257B2 (ja) * | 1999-06-01 | 2012-07-11 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| US6214714B1 (en) * | 1999-06-25 | 2001-04-10 | Applied Materials, Inc. | Method of titanium/titanium nitride integration |
| KR20030039286A (ko) * | 2001-11-12 | 2003-05-17 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100813415B1 (ko) * | 2001-12-13 | 2008-03-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| KR100826787B1 (ko) * | 2002-04-12 | 2008-04-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| TWI228793B (en) | 2003-04-28 | 2005-03-01 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
| JP4500262B2 (ja) | 2003-09-05 | 2010-07-14 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US6960831B2 (en) * | 2003-09-25 | 2005-11-01 | International Business Machines Corporation | Semiconductor device having a composite layer in addition to a barrier layer between copper wiring and aluminum bond pad |
| JP2005235860A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2006019455A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100587686B1 (ko) * | 2004-07-15 | 2006-06-08 | 삼성전자주식회사 | 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법 |
| US20060038293A1 (en) * | 2004-08-23 | 2006-02-23 | Rueger Neal R | Inter-metal dielectric fill |
| DE102007004860B4 (de) * | 2007-01-31 | 2008-11-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema |
| US7833899B2 (en) * | 2008-06-20 | 2010-11-16 | Intel Corporation | Multi-layer thick metallization structure for a microelectronic device, intergrated circuit containing same, and method of manufacturing an integrated circuit containing same |
| CN101673707A (zh) * | 2009-09-25 | 2010-03-17 | 上海宏力半导体制造有限公司 | 金属层互连制作方法 |
| US11955382B2 (en) | 2020-12-03 | 2024-04-09 | Applied Materials, Inc. | Reverse selective etch stop layer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318594A (ja) * | 1993-05-10 | 1994-11-15 | Kawasaki Steel Corp | 半導体集積回路の配線構造体及びその製造方法 |
| JP2596331B2 (ja) * | 1993-09-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5753975A (en) * | 1994-09-01 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film |
| JP2768304B2 (ja) * | 1995-04-13 | 1998-06-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5866484A (en) * | 1996-07-09 | 1999-02-02 | Nippon Steel Corporation | Semiconductor device and process of producing same |
-
1997
- 1997-08-22 JP JP22666997A patent/JP3287392B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-19 TW TW087113694A patent/TW405169B/zh not_active IP Right Cessation
- 1998-08-20 KR KR1019980033828A patent/KR100322261B1/ko not_active IP Right Cessation
- 1998-08-21 US US09/138,011 patent/US6005291A/en not_active Expired - Lifetime
- 1998-08-22 CN CNB981199968A patent/CN1139111C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1215916A (zh) | 1999-05-05 |
| KR19990023749A (ko) | 1999-03-25 |
| JPH1167907A (ja) | 1999-03-09 |
| KR100322261B1 (ko) | 2002-05-13 |
| TW405169B (en) | 2000-09-11 |
| US6005291A (en) | 1999-12-21 |
| CN1139111C (zh) | 2004-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3287392B2 (ja) | 半導体装置およびその製造方法 | |
| JP3240724B2 (ja) | 配線形成方法 | |
| US6372628B1 (en) | Insulating film comprising amorphous carbon fluoride, a semiconductor device comprising such an insulating film, and a method for manufacturing the semiconductor device | |
| US6424044B1 (en) | Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization | |
| US5475267A (en) | Multilayer interconnection structure for a semiconductor device | |
| US5747379A (en) | Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back | |
| JPH08204014A (ja) | 半導体装置とその製造方法 | |
| JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
| US6522013B1 (en) | Punch-through via with conformal barrier liner | |
| US6027994A (en) | Method to fabricate a dual metal-damascene structure in a substrate | |
| JP3012187B2 (ja) | 半導体装置の製造方法 | |
| JPH06244185A (ja) | 配線構造とその製法 | |
| JP2002231723A (ja) | 集積回路の製造における銅被覆のためのバリア層 | |
| US6261949B1 (en) | Method for manufacturing semiconductor device | |
| JP3062163B2 (ja) | 半導体装置及び半導体装置の膜の形成方法 | |
| JPH09326368A (ja) | 半導体素子の金属配線構造およびその形成方法 | |
| JP2000243836A (ja) | 半導体素子の配線形成方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| JP3087692B2 (ja) | 半導体装置の製造方法 | |
| JP3353524B2 (ja) | 接続孔を形成する工程を有する半導体装置の製造方法 | |
| KR100352304B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3666560B2 (ja) | 半導体装置の製造方法 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JP3070564B2 (ja) | 半導体装置の製造方法 | |
| JPH01107557A (ja) | 配線の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120315 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130315 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130315 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140315 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |