JP3240724B2 - 配線形成方法 - Google Patents
配線形成方法Info
- Publication number
- JP3240724B2 JP3240724B2 JP02143493A JP2143493A JP3240724B2 JP 3240724 B2 JP3240724 B2 JP 3240724B2 JP 02143493 A JP02143493 A JP 02143493A JP 2143493 A JP2143493 A JP 2143493A JP 3240724 B2 JP3240724 B2 JP 3240724B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- etching
- material layer
- layer
- wiring material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 26
- 230000015572 biosynthetic process Effects 0.000 title claims description 10
- 239000000463 material Substances 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 238000001312 dry etching Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 18
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 14
- 229910052731 fluorine Inorganic materials 0.000 claims description 14
- 239000011737 fluorine Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 102
- 230000004888 barrier function Effects 0.000 description 23
- 239000007789 gas Substances 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、例えば半導体装置にお
ける配線形成方法に係わる。
ける配線形成方法に係わる。
【0002】
【従来の技術】半導体集積回路VLSI,ULSI等の
各種電子デバイスにおいて、その小型、高密度化の要求
から、その配線ないしは電極(本明細書では配線と称す
る)は層間絶縁層を介した例えば多層配線構造がとられ
ているが、昨今益々電子デバイスの小型化、高密度化の
要求が高まり、これに伴って配線の高密度、微細パター
ン化が進められている。
各種電子デバイスにおいて、その小型、高密度化の要求
から、その配線ないしは電極(本明細書では配線と称す
る)は層間絶縁層を介した例えば多層配線構造がとられ
ているが、昨今益々電子デバイスの小型化、高密度化の
要求が高まり、これに伴って配線の高密度、微細パター
ン化が進められている。
【0003】このため、層間絶縁層に穿設したコンタク
トホール、ヴィアホール等の接続孔を通じて層間絶縁層
上に形成される配線を、層間絶縁層下の他の配線部、あ
るいは例えばSi半導体における不純物拡散領域等の半
導体領域部(以下これらをコンタクト部という)に対し
てオーミックコンタクトする場合の接続孔の径も必然的
に小さくなる。
トホール、ヴィアホール等の接続孔を通じて層間絶縁層
上に形成される配線を、層間絶縁層下の他の配線部、あ
るいは例えばSi半導体における不純物拡散領域等の半
導体領域部(以下これらをコンタクト部という)に対し
てオーミックコンタクトする場合の接続孔の径も必然的
に小さくなる。
【0004】この場合、層間絶縁層は、その電気的信頼
性、寄生容量等の問題から、所定の厚さを確保する必要
があり、畢竟その接続孔のアスペクト比(深さ/直径)
が大となる。
性、寄生容量等の問題から、所定の厚さを確保する必要
があり、畢竟その接続孔のアスペクト比(深さ/直径)
が大となる。
【0005】このように、アスペクト比の大なる接続孔
内に上層配線、ないしはその接続のためのいわゆるメタ
ルプラグを埋め込む方法としてCVD(化学的気相成
長)法によるブランケットタングステン(以下Blkー
Wという)によるものがある。
内に上層配線、ないしはその接続のためのいわゆるメタ
ルプラグを埋め込む方法としてCVD(化学的気相成
長)法によるブランケットタングステン(以下Blkー
Wという)によるものがある。
【0006】この場合のCVDBlkーW下には密着性
等の目的から、下地層としてTi系のバリアメタル層の
形成が行われる(例えば信学技報SMD91ー133,
p19〜24参照)。
等の目的から、下地層としてTi系のバリアメタル層の
形成が行われる(例えば信学技報SMD91ー133,
p19〜24参照)。
【0007】すなわち、図4に、その一例の工程図を示
すように、例えば半導体基板による基体1の半導体領域
2に、この基体1の表面に形成された層間絶縁層3に穿
設した接続孔4を通じて配線の接続を行う場合、先ず図
4Aに示すように、Ti系のバリアメタル層5、通常は
Tiによる下層のバリアメタル層5AとTiNによる上
層のバリアメタル層5Bの多層構造が採られる。
すように、例えば半導体基板による基体1の半導体領域
2に、この基体1の表面に形成された層間絶縁層3に穿
設した接続孔4を通じて配線の接続を行う場合、先ず図
4Aに示すように、Ti系のバリアメタル層5、通常は
Tiによる下層のバリアメタル層5AとTiNによる上
層のバリアメタル層5Bの多層構造が採られる。
【0008】そして、このバリアメタル層5上に接続孔
4の存在によって生ずる凹部を埋め込むように上述のB
lkーWによる配線材料層6が形成される。
4の存在によって生ずる凹部を埋め込むように上述のB
lkーWによる配線材料層6が形成される。
【0009】図4において7は基体1の表面に形成され
た素子分離の熱酸化による厚い絶縁層いわゆる LOCOS、
8はこれの下の半導体表面に形成された高不純物濃度の
チャネルストップ領域である。
た素子分離の熱酸化による厚い絶縁層いわゆる LOCOS、
8はこれの下の半導体表面に形成された高不純物濃度の
チャネルストップ領域である。
【0010】次に、配線材料層6及びバリアメタル層5
に対してふっ素系ガスによる異方性ドライエッチングを
行って接続孔4内以外の平坦部をエッチバックによって
除去して接続孔4内を主としてBlkーW配線材料層6
によるメタルプラグによって埋め込んだ配線コンタクト
部を形成する。
に対してふっ素系ガスによる異方性ドライエッチングを
行って接続孔4内以外の平坦部をエッチバックによって
除去して接続孔4内を主としてBlkーW配線材料層6
によるメタルプラグによって埋め込んだ配線コンタクト
部を形成する。
【0011】ところがこのようにふっ素系ガスの例えば
SF6 あるいはCF4 による異方性ドライエッチングに
よってエッチバックを行う場合、BlkーW配線材料層
6に対するエッチバックが進行してこれの下のTi系の
バリアメタル層5が露呈すると、これより後は、Blk
ーWによる配線材料層6に対するエッチバックが殆ど停
止し、バリアメタル層5ついてのみエッチングが進行す
ることによって、また一般にこのエッチバックは多少オ
ーバエッチングを行うことから、図4Cに示すように、
BlkーW配線材料層6が他部に比して突出して形成さ
れ、これの上にAlその他の配線パターンを形成する場
合、断切れなどの不都合を招来する。
SF6 あるいはCF4 による異方性ドライエッチングに
よってエッチバックを行う場合、BlkーW配線材料層
6に対するエッチバックが進行してこれの下のTi系の
バリアメタル層5が露呈すると、これより後は、Blk
ーWによる配線材料層6に対するエッチバックが殆ど停
止し、バリアメタル層5ついてのみエッチングが進行す
ることによって、また一般にこのエッチバックは多少オ
ーバエッチングを行うことから、図4Cに示すように、
BlkーW配線材料層6が他部に比して突出して形成さ
れ、これの上にAlその他の配線パターンを形成する場
合、断切れなどの不都合を招来する。
【0012】このような現象の発生原因は、Ti系のバ
リアメタル層5が露呈した時点でそのTiとドライエッ
チングのガス例えばSF6 あるいはCF4 とが反応し、
Tiのふっ化物のTiFが生成し、これが図4Bに示す
ように、BlkーWによる配線材料層6上に再付着して
Ti系バリアメタル層5に比し格段にエッチング速度の
遅いTiFの被膜9が形成されることにあることが究明
された。
リアメタル層5が露呈した時点でそのTiとドライエッ
チングのガス例えばSF6 あるいはCF4 とが反応し、
Tiのふっ化物のTiFが生成し、これが図4Bに示す
ように、BlkーWによる配線材料層6上に再付着して
Ti系バリアメタル層5に比し格段にエッチング速度の
遅いTiFの被膜9が形成されることにあることが究明
された。
【0013】また、上述したTiのふっ化物の生成によ
る配線形成における不都合は、上述の層間絶縁層に穿設
した接続孔に対するメタルプラグ形成による配線形成に
限らず、図5に示すように、配線形成面11に段差12
が存在する基体13上に、上述したようなふっ素系ガス
による異方性ドライエッチングを行う配線材料層6例え
ばW,Mo,多結晶Si等による配線を形成し、これの
下にTi系下地層のバリアメタル層5を形成する態様を
採り、これらを段差12を跨る所定のパターンにエッチ
ングする場合おいても同様に生じる。
る配線形成における不都合は、上述の層間絶縁層に穿設
した接続孔に対するメタルプラグ形成による配線形成に
限らず、図5に示すように、配線形成面11に段差12
が存在する基体13上に、上述したようなふっ素系ガス
による異方性ドライエッチングを行う配線材料層6例え
ばW,Mo,多結晶Si等による配線を形成し、これの
下にTi系下地層のバリアメタル層5を形成する態様を
採り、これらを段差12を跨る所定のパターンにエッチ
ングする場合おいても同様に生じる。
【0014】すなわち、図5Aに示すように、段差12
を有する基体13の配線形成面11上に全面的に形成さ
れたTiによる下層のバリアメタル層5AとTiNによ
る上層のバリアメタル層5BとによるTi系のバリアメ
タル層5上に、全面的に配線材料層6が形成され、これ
らを図5Bに示すように、所要のパターンにエッチング
して所要のパターンの配線を形成する場合において、こ
の所要のパターンのエッチングレジスト10を形成し、
これをマスクとして配線材料層6の表面からふっ素系ガ
スによる異方性ドライエッチングを行うものであるが、
この場合配線材料層6を例えばCVDによって形成する
場合、その段差12の壁面にも配線材料層6の被着がな
されることから、この部分におけるエッチング方向に関
する厚さが大となる。
を有する基体13の配線形成面11上に全面的に形成さ
れたTiによる下層のバリアメタル層5AとTiNによ
る上層のバリアメタル層5BとによるTi系のバリアメ
タル層5上に、全面的に配線材料層6が形成され、これ
らを図5Bに示すように、所要のパターンにエッチング
して所要のパターンの配線を形成する場合において、こ
の所要のパターンのエッチングレジスト10を形成し、
これをマスクとして配線材料層6の表面からふっ素系ガ
スによる異方性ドライエッチングを行うものであるが、
この場合配線材料層6を例えばCVDによって形成する
場合、その段差12の壁面にも配線材料層6の被着がな
されることから、この部分におけるエッチング方向に関
する厚さが大となる。
【0015】したがって、この場合エッチング方向の厚
さが小なる平坦面上の配線材料層6に関してそのエッチ
ングが終了してこれの下のバリアメタル層5が露出して
も、段差9の側面部の大なる厚さの部分では未だ配線材
料層6が残存した状態にあってこの残存部6sに前述し
たTiFによる被膜4が形成されることから、この部分
のエッチングが殆ど進行しなくなり、ここに不要な配線
材料が残ってしまう。
さが小なる平坦面上の配線材料層6に関してそのエッチ
ングが終了してこれの下のバリアメタル層5が露出して
も、段差9の側面部の大なる厚さの部分では未だ配線材
料層6が残存した状態にあってこの残存部6sに前述し
たTiFによる被膜4が形成されることから、この部分
のエッチングが殆ど進行しなくなり、ここに不要な配線
材料が残ってしまう。
【0016】このため、この配線材料層の残存部6sに
よって配線相互の短絡を生じる。そしてこのような不都
合を回避するために、この段差12においても不要な残
存部6sが生じないように、上述のエッチング速度がき
わめて遅い被膜9とこれの下の配線材料層をエッチング
除去するようなきわめて長時間のエッチングを行う場合
は、平坦部に関するエッチングがオーバーエッチングと
なってしまって配線の細りが生じる。したがって、いず
れにしても例えばULSIの高密度微細配線パターンを
高い信頼性をもって形成しにくいという問題がある。
よって配線相互の短絡を生じる。そしてこのような不都
合を回避するために、この段差12においても不要な残
存部6sが生じないように、上述のエッチング速度がき
わめて遅い被膜9とこれの下の配線材料層をエッチング
除去するようなきわめて長時間のエッチングを行う場合
は、平坦部に関するエッチングがオーバーエッチングと
なってしまって配線の細りが生じる。したがって、いず
れにしても例えばULSIの高密度微細配線パターンを
高い信頼性をもって形成しにくいという問題がある。
【0017】
【発明が解決しようとする課題】本発明は、上述したよ
うな配線形成面に段差が存在する場合においても、確実
に配線形成を行うことができる配線形成方法を提供す
る。
うな配線形成面に段差が存在する場合においても、確実
に配線形成を行うことができる配線形成方法を提供す
る。
【0018】
【課題を解決するための手段】本発明は、図1にその一
例の工程図を示すように、配線形成面11に段差12を
有する基体13上に、Ti系金属の下地層5を介して配
線材料層6が形成され、これら配線材料層6と下地層5
に対するふっ素系ガスのドライエッチング工程を有する
配線形成方法において、そのドライエッチングを、少な
くとも配線材料層6に対するエッチングが進行して下地
層5の表面が露出した時点以降で基体温度を250℃か
ら600℃として行う。
例の工程図を示すように、配線形成面11に段差12を
有する基体13上に、Ti系金属の下地層5を介して配
線材料層6が形成され、これら配線材料層6と下地層5
に対するふっ素系ガスのドライエッチング工程を有する
配線形成方法において、そのドライエッチングを、少な
くとも配線材料層6に対するエッチングが進行して下地
層5の表面が露出した時点以降で基体温度を250℃か
ら600℃として行う。
【0019】上述したドライエッチングは、下地層5を
残す位置まで行う。
残す位置まで行う。
【0020】あるいは、上述のドライエッチングは、配
線材料層6のエッチング排除部下の下地層5を除去する
まで行う。
線材料層6のエッチング排除部下の下地層5を除去する
まで行う。
【0021】また、本発明では、上述したドライエッチ
ングを異方性エッチングによって行う。
ングを異方性エッチングによって行う。
【0022】
【0023】
【0024】
【0025】
【作用】本発明方法によれば、配線材料層6のエッチン
グがなされ、その下地層5すなわち例えばバリアメタル
層が露出するまでは、例えば従来と同様に基体13に対
してなんら加熱を施さないとしても、少なくとも下地層
5が露出して後は、基体13を250℃〜600℃に加
熱するものであり、このようにすることによって配線材
料層6はその後も、なんらエッチングを阻害することな
く、このエッチングを良好に進行させることができた。
グがなされ、その下地層5すなわち例えばバリアメタル
層が露出するまでは、例えば従来と同様に基体13に対
してなんら加熱を施さないとしても、少なくとも下地層
5が露出して後は、基体13を250℃〜600℃に加
熱するものであり、このようにすることによって配線材
料層6はその後も、なんらエッチングを阻害することな
く、このエッチングを良好に進行させることができた。
【0026】これは、Ti系下地層5が露出し、ドライ
エッチングに用いられるふっ素系ガスにそのTiがさら
されることによってTiFが生成されても、これが基体
13に対する加熱によって昇華されてこれが消失してし
まいこの生成物が配線材料層6の表面に再付着されるこ
とが回避されることによる。
エッチングに用いられるふっ素系ガスにそのTiがさら
されることによってTiFが生成されても、これが基体
13に対する加熱によって昇華されてこれが消失してし
まいこの生成物が配線材料層6の表面に再付着されるこ
とが回避されることによる。
【0027】そして、この場合Ti系下地層5が露出さ
れるまでは、基体13は加熱しないことが、いわゆる切
れの良いエッチングを行う上で有利であることから、配
線材料層6のエッチングが進行してその下の下地層5が
露出するまで、すなわち具体的には段差12以外の平坦
部での配線材料層6の厚さが小さい部分下の下地層5が
露出した後に基体13の加熱を行うことが望ましい。
れるまでは、基体13は加熱しないことが、いわゆる切
れの良いエッチングを行う上で有利であることから、配
線材料層6のエッチングが進行してその下の下地層5が
露出するまで、すなわち具体的には段差12以外の平坦
部での配線材料層6の厚さが小さい部分下の下地層5が
露出した後に基体13の加熱を行うことが望ましい。
【0028】
【実施例】図1を参照して本発明方法の実施例を詳細に
説明する。
説明する。
【0029】図1の例では、図4で説明した例における
と同様に、半導体基体1例えば第1導電型の例えば低濃
度のp型Si単結晶半導体基体に、第2の導電型の例え
ばn型不純物の選択的拡散あるいはイオン注入によって
形成された例えばMOSトランジスタ(絶縁型電界効果
トランジスタ)のソースないしはドレイン領域となるの
半導体領域2に、この基体1の表面に形成された層間絶
縁層3に穿設した接続孔4を通じて配線の接続を行う場
合で、この層間絶縁層3の接続孔4の存在によって配線
形成面11に段差12が生じている基体13が構成され
ている場合である。
と同様に、半導体基体1例えば第1導電型の例えば低濃
度のp型Si単結晶半導体基体に、第2の導電型の例え
ばn型不純物の選択的拡散あるいはイオン注入によって
形成された例えばMOSトランジスタ(絶縁型電界効果
トランジスタ)のソースないしはドレイン領域となるの
半導体領域2に、この基体1の表面に形成された層間絶
縁層3に穿設した接続孔4を通じて配線の接続を行う場
合で、この層間絶縁層3の接続孔4の存在によって配線
形成面11に段差12が生じている基体13が構成され
ている場合である。
【0030】この場合においても、先ず図1Aに示すよ
うに、Ti系の下地層5、すなわちバリアメタル層を形
成する。この下地層5は、Tiによる下層の下地層すな
わち下層バリアメタル層5Aと、TiNよりなる上層の
下地層すなわち上層バリアメタル層5Bとの2層構造が
採られる。
うに、Ti系の下地層5、すなわちバリアメタル層を形
成する。この下地層5は、Tiによる下層の下地層すな
わち下層バリアメタル層5Aと、TiNよりなる上層の
下地層すなわち上層バリアメタル層5Bとの2層構造が
採られる。
【0031】そして、このバリアメタル層5上に接続孔
4の存在によって生ずる凹部を埋め込むように例えばC
VDBlkーWによる配線材料層6が形成される。
4の存在によって生ずる凹部を埋め込むように例えばC
VDBlkーWによる配線材料層6が形成される。
【0032】図1において7は半導体基体1の表面に形
成された素子分離の熱酸化による厚い絶縁層いわゆる L
OCOS、8はこれの下の半導体表面に形成された第1の導
電型の高不純物濃度のチャネルストップ領域である。
成された素子分離の熱酸化による厚い絶縁層いわゆる L
OCOS、8はこれの下の半導体表面に形成された第1の導
電型の高不純物濃度のチャネルストップ領域である。
【0033】次に、配線材料層6及びバリアメタル層5
に対してふっ素系ガスによる異方性ドライエッチングを
行って接続孔4内以外の平坦部をエッチバックによって
除去して接続孔4内を主としてBlkーW配線材料層6
によるメタルプラグによって埋め込んだ配線コンタクト
部を形成する。
に対してふっ素系ガスによる異方性ドライエッチングを
行って接続孔4内以外の平坦部をエッチバックによって
除去して接続孔4内を主としてBlkーW配線材料層6
によるメタルプラグによって埋め込んだ配線コンタクト
部を形成する。
【0034】このドライエッチングは、例えば図2にそ
の一例の略線的断面図を示すRIE(反応性イオンエッ
チング)装置によって行う。
の一例の略線的断面図を示すRIE(反応性イオンエッ
チング)装置によって行う。
【0035】この装置は、ドライエッチング処理室14
内に例えば平行平板型の電極16A及び16Bが設けら
れ、一方の電極16A側にエッチング処理がなされる基
体13が配置される。
内に例えば平行平板型の電極16A及び16Bが設けら
れ、一方の電極16A側にエッチング処理がなされる基
体13が配置される。
【0036】電極16A及び16B間には、高周波電源
17によって高周波電力が供給される。
17によって高周波電力が供給される。
【0037】また、基体13の配置部には、基体13を
加熱する例えば赤外線ランプによる加熱手段15が設け
られる。
加熱する例えば赤外線ランプによる加熱手段15が設け
られる。
【0038】処理室14内は、排気口18から図示しな
いが真空ポンプによって排気がなされて高真空度とさ
れ、ガス供給口19からSF6 あるいはCF4 のような
ふっ素系ガスが供給されるようになされる。
いが真空ポンプによって排気がなされて高真空度とさ
れ、ガス供給口19からSF6 あるいはCF4 のような
ふっ素系ガスが供給されるようになされる。
【0039】この装置によって、基体13を加熱しない
状態で、図1Bに示すように、ドライエッチングによる
エッチバックを行う。このようにすると、先ず、接続孔
4内に比してその厚さが小なる平坦部上の配線材料層6
がエッチング除去され、この平坦部において下地層すな
わちバリアメタル層5が露出する。この平坦部において
下地層5が露出したか否かを検出する方法は、通常の終
点検出法例えば原子吸光法によって検出し、少なくとも
この検出以降において、基体13を加熱手段15によっ
て250℃〜600℃、好ましくは250℃〜500℃
に加熱し、この状態でエッチングを行う。
状態で、図1Bに示すように、ドライエッチングによる
エッチバックを行う。このようにすると、先ず、接続孔
4内に比してその厚さが小なる平坦部上の配線材料層6
がエッチング除去され、この平坦部において下地層すな
わちバリアメタル層5が露出する。この平坦部において
下地層5が露出したか否かを検出する方法は、通常の終
点検出法例えば原子吸光法によって検出し、少なくとも
この検出以降において、基体13を加熱手段15によっ
て250℃〜600℃、好ましくは250℃〜500℃
に加熱し、この状態でエッチングを行う。
【0040】この加熱下でのエッチングによると、Ti
系の下地層5によって、エッチングガスのふっ素との反
応によってTiFが生成しても、これが基体13の加熱
によって昇華してしまうので、図4もしくは図5で説明
したようなエッチング速度の遅い被膜9の生成が回避さ
れる。
系の下地層5によって、エッチングガスのふっ素との反
応によってTiFが生成しても、これが基体13の加熱
によって昇華してしまうので、図4もしくは図5で説明
したようなエッチング速度の遅い被膜9の生成が回避さ
れる。
【0041】したがってその後の配線材料層6のエッチ
ングは、下地層5のエッチングと共に進行するので、図
1Cに示すように、下地層5と同一表面の配線材料層6
によるメタルプラグが形成される。
ングは、下地層5のエッチングと共に進行するので、図
1Cに示すように、下地層5と同一表面の配線材料層6
によるメタルプラグが形成される。
【0042】このメタルプラグの形成後は、例えば図示
しないが、これの上に例えばAl配線が施される。
しないが、これの上に例えばAl配線が施される。
【0043】尚、図1の実施例では層間絶縁層3に穿設
した接続孔4を通じて半導体領域2に対して配線形成を
行った場合であるが、他の例えば多層配線において下層
配線部に対する上層配線の形成等に本発明を適用するこ
とができる。
した接続孔4を通じて半導体領域2に対して配線形成を
行った場合であるが、他の例えば多層配線において下層
配線部に対する上層配線の形成等に本発明を適用するこ
とができる。
【0044】また、上述した例においては、層間絶縁層
3の接続孔4を通じて配線コンタクトを行う場合である
が、図5で説明したような段差12を有する面11にこ
の段差12に跨がって配線パターンを形成する場合にお
いて本発明方法を適用することができる。
3の接続孔4を通じて配線コンタクトを行う場合である
が、図5で説明したような段差12を有する面11にこ
の段差12に跨がって配線パターンを形成する場合にお
いて本発明方法を適用することができる。
【0045】この場合においても、配線材料層6のエッ
チングがなされて配線形成面11の平坦部においてすな
わちその厚さが小なる部分において下地層5が露出した
時点以降で基体13を加熱してエッチングを続行する。
チングがなされて配線形成面11の平坦部においてすな
わちその厚さが小なる部分において下地層5が露出した
時点以降で基体13を加熱してエッチングを続行する。
【0046】このようにすれば、Ti系下地層のTiが
エッチングガスによるふっ素と化合して生じたTiFを
昇華させることができるので、段差12の側面に残存す
る配線材料層6上にエッチング速度が遅いTiFによる
被膜9が生成されるとが回避される。
エッチングガスによるふっ素と化合して生じたTiFを
昇華させることができるので、段差12の側面に残存す
る配線材料層6上にエッチング速度が遅いTiFによる
被膜9が生成されるとが回避される。
【0047】したがって、この段差12の側面に残存す
る配線材料層はさほど長時間のエッチングをすることな
くエッチングできるので、この残存による配線パターン
間の短絡を回避でき、また長時間エッチングによる配線
の細りも回避できる。
る配線材料層はさほど長時間のエッチングをすることな
くエッチングできるので、この残存による配線パターン
間の短絡を回避でき、また長時間エッチングによる配線
の細りも回避できる。
【0048】また、上述した例では配線材料層6がCV
DによるBlkーWとした場合であるが、他の方法によ
って成膜したWあるいはそのエッチングがふっ素系ガス
によるドライエッチングを行う例えば多結晶シリコン、
Mo等によって形成する場合にも適用できる。
DによるBlkーWとした場合であるが、他の方法によ
って成膜したWあるいはそのエッチングがふっ素系ガス
によるドライエッチングを行う例えば多結晶シリコン、
Mo等によって形成する場合にも適用できる。
【0049】ドライエッチングは必ずしも異方性エッチ
ングに限らず等方性エッチングでふっ素系ガスによるド
ライエッチングを行う場合についても適用できる。
ングに限らず等方性エッチングでふっ素系ガスによるド
ライエッチングを行う場合についても適用できる。
【0050】更に、上述した例では配線材料層6下のT
i系下地層5に対するエッチングを行う場合について例
示したが、この下地層5に対して全くあるいは殆どエッ
チングを行わない場合においても、Tiが表面に露出す
ることによって配線材料層6のエッチングが阻害される
場合に本発明を適用することができる。
i系下地層5に対するエッチングを行う場合について例
示したが、この下地層5に対して全くあるいは殆どエッ
チングを行わない場合においても、Tiが表面に露出す
ることによって配線材料層6のエッチングが阻害される
場合に本発明を適用することができる。
【0051】また、エッチング装置は、図2で説明した
ように、赤外線ランプによる加熱手段による場合に限ら
ず、図2と同様の構成によるも、図3にその要部の略線
的断面図を示すように、その加熱手段15を例えば電極
16A自体を中空21とするとか、あるいは中空21を
有する筐体を基体13の配置部に熱的に密に結合して設
け、この中空21内に例えばハロゲンランプ等の加熱手
段20によって加熱させた気体例えば不活性ガスのAr
ガスを供給する構成とすることもできる。
ように、赤外線ランプによる加熱手段による場合に限ら
ず、図2と同様の構成によるも、図3にその要部の略線
的断面図を示すように、その加熱手段15を例えば電極
16A自体を中空21とするとか、あるいは中空21を
有する筐体を基体13の配置部に熱的に密に結合して設
け、この中空21内に例えばハロゲンランプ等の加熱手
段20によって加熱させた気体例えば不活性ガスのAr
ガスを供給する構成とすることもできる。
【0052】図3において、図2に対応する部分には同
一符号を付して重複説明を省略する。
一符号を付して重複説明を省略する。
【0053】また、図2及び図3に示した例では平行平
板型のRIE装置とした場合であるが、この構成に限ら
ず種々の構成をとることができ、また例えばマグネトロ
ン型、ECR(電子サイクロトロン共鳴)型のエッチン
グ装置に適用することもできる。
板型のRIE装置とした場合であるが、この構成に限ら
ず種々の構成をとることができ、また例えばマグネトロ
ン型、ECR(電子サイクロトロン共鳴)型のエッチン
グ装置に適用することもできる。
【0054】尚、上述の基体13に対する加熱温度を2
50℃〜600℃、好ましくは250℃〜500℃に選
定する理由は、250℃未満では、TiFの昇華が生じ
させにくいこと、また500℃を越えた場合特に600
℃を越えるとエッチング面が粗面となるなどのエッチン
グ特性が低下してくることにある。
50℃〜600℃、好ましくは250℃〜500℃に選
定する理由は、250℃未満では、TiFの昇華が生じ
させにくいこと、また500℃を越えた場合特に600
℃を越えるとエッチング面が粗面となるなどのエッチン
グ特性が低下してくることにある。
【0055】
【発明の効果】上述したように、本発明方法によれば、
配線材料層6のエッチングがなされ、その下のTi系の
下地層5例えばバリアメタル層が露出するまでは、例え
ば従来と同様に基体13に対してなんら加熱を施さない
としても、少なくとも下地層5が露出して後は、基体1
3を250℃〜600℃に加熱するようにしたことによ
りドライエッチングに用いられるふっ素系ガスにそのT
iがさらされることによってTiFが生成されても、こ
れが基体13に対する加熱によって昇華されるようにし
たので、この生成物が配線材料層6の表面に再付着され
ることが回避され、これによる配線材料層6のエッチン
グが阻害されるような不都合を回避出来る。
配線材料層6のエッチングがなされ、その下のTi系の
下地層5例えばバリアメタル層が露出するまでは、例え
ば従来と同様に基体13に対してなんら加熱を施さない
としても、少なくとも下地層5が露出して後は、基体1
3を250℃〜600℃に加熱するようにしたことによ
りドライエッチングに用いられるふっ素系ガスにそのT
iがさらされることによってTiFが生成されても、こ
れが基体13に対する加熱によって昇華されるようにし
たので、この生成物が配線材料層6の表面に再付着され
ることが回避され、これによる配線材料層6のエッチン
グが阻害されるような不都合を回避出来る。
【0056】したがって、例えば層間絶縁層における接
続孔内に配線材料層を充填してメタルプラグを形成する
場合における図4で説明したような配線材料層の突出を
回避でき、これによるこれの上に形成される配線パター
ンの段切れ等の信頼の低下を回避できるものである。
続孔内に配線材料層を充填してメタルプラグを形成する
場合における図4で説明したような配線材料層の突出を
回避でき、これによるこれの上に形成される配線パター
ンの段切れ等の信頼の低下を回避できるものである。
【0057】また、例えば図5で説明した配線材料層の
選択的エッチングによる配線パターンの形成にあたって
段差12の側面に配線材料層が残存することによる短絡
とか、これを除去するための長時間のエッチングによる
配線パターンの細りの問題等の信頼性及び配線パターン
の高密度、微細パターンの形成を阻害する不都合を効果
的に回避できるなど、実用上多くの重要な利益をもたら
すことができる。
選択的エッチングによる配線パターンの形成にあたって
段差12の側面に配線材料層が残存することによる短絡
とか、これを除去するための長時間のエッチングによる
配線パターンの細りの問題等の信頼性及び配線パターン
の高密度、微細パターンの形成を阻害する不都合を効果
的に回避できるなど、実用上多くの重要な利益をもたら
すことができる。
【図1】本発明方法の一例の工程図である。
【図2】エッチング装置の一例の略線的断面図である。
【図3】エッチング装置の他の例の要部の略線的断面図
である。
である。
【図4】従来方法の工程図である。
【図5】従来方法の工程図である。
5 下地層 6 配線材料層 11 配線形成面 12 段差 13 基体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/44 H01L 29/47 H01L 29/872 H01L 21/3065
Claims (4)
- 【請求項1】 配線形成面に段差を有する基体上に、T
i系金属の下地層を介して配線材料層が形成され、これ
ら配線材料層と下地層に対するふっ素系ガスのドライエ
ッチング工程を有する配線形成方法において、 上記ドライエッチングを、少なくとも上記配線材料層に
対するエッチングが進行して上記下地層表面が露出した
時点以降で基体温度を250℃から600℃として行う
ことを特徴とする配線形成方法。 - 【請求項2】 上記ドライエッチングを、上記下地層を
残す位置まで行うことを特徴とする請求項1に記載の配
線形成方法。 - 【請求項3】 上記ドライエッチングを、上記配線材料
層のエッチング排除部下の上記下地層を除去するまで行
うことを特徴とする請求項1に記載の配線形成方法。 - 【請求項4】 上記ドライエッチングを異方性エッチン
グによって行うことを特徴とする請求項1に記載の配線
形成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02143493A JP3240724B2 (ja) | 1993-02-09 | 1993-02-09 | 配線形成方法 |
US08/193,533 US5422310A (en) | 1993-02-09 | 1994-02-08 | Method of forming interconnection in semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02143493A JP3240724B2 (ja) | 1993-02-09 | 1993-02-09 | 配線形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06236877A JPH06236877A (ja) | 1994-08-23 |
JP3240724B2 true JP3240724B2 (ja) | 2001-12-25 |
Family
ID=12054877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02143493A Expired - Fee Related JP3240724B2 (ja) | 1993-02-09 | 1993-02-09 | 配線形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5422310A (ja) |
JP (1) | JP3240724B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8071128B2 (en) | 1996-06-14 | 2011-12-06 | Kyowa Hakko Kirin Co., Ltd. | Intrabuccally rapidly disintegrating tablet and a production method of the tablets |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7830587B2 (en) | 1993-03-17 | 2010-11-09 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light with semiconductor substrate |
US6674562B1 (en) * | 1994-05-05 | 2004-01-06 | Iridigm Display Corporation | Interferometric modulation of radiation |
US7800809B2 (en) * | 1994-05-05 | 2010-09-21 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
US8014059B2 (en) | 1994-05-05 | 2011-09-06 | Qualcomm Mems Technologies, Inc. | System and method for charge control in a MEMS device |
US7852545B2 (en) * | 1994-05-05 | 2010-12-14 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
US7808694B2 (en) * | 1994-05-05 | 2010-10-05 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
US7776631B2 (en) * | 1994-05-05 | 2010-08-17 | Qualcomm Mems Technologies, Inc. | MEMS device and method of forming a MEMS device |
US7738157B2 (en) * | 1994-05-05 | 2010-06-15 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
US7826120B2 (en) * | 1994-05-05 | 2010-11-02 | Qualcomm Mems Technologies, Inc. | Method and device for multi-color interferometric modulation |
US7460291B2 (en) * | 1994-05-05 | 2008-12-02 | Idc, Llc | Separable modulator |
US8081369B2 (en) * | 1994-05-05 | 2011-12-20 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
US7839556B2 (en) * | 1994-05-05 | 2010-11-23 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
JP2836529B2 (ja) * | 1995-04-27 | 1998-12-14 | 日本電気株式会社 | 半導体装置の製造方法 |
US7898722B2 (en) * | 1995-05-01 | 2011-03-01 | Qualcomm Mems Technologies, Inc. | Microelectromechanical device with restoring electrode |
US5484747A (en) * | 1995-05-25 | 1996-01-16 | United Microelectronics Corporation | Selective metal wiring and plug process |
US7294578B1 (en) * | 1995-06-02 | 2007-11-13 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
US6716769B1 (en) | 1995-06-02 | 2004-04-06 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
US5950092A (en) * | 1995-06-02 | 1999-09-07 | Micron Technology, Inc. | Use of a plasma source to form a layer during the formation of a semiconductor device |
US5747379A (en) * | 1996-01-11 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back |
US5656545A (en) * | 1996-02-26 | 1997-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd | Elimination of tungsten dimple for stacked contact or via application |
US5712207A (en) * | 1996-02-29 | 1998-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile improvement of a metal interconnect structure on a tungsten plug |
US5622894A (en) * | 1996-03-15 | 1997-04-22 | Taiwan Semiconductor Manufacturing Company Ltd | Process to minimize a seam in tungsten filled contact holes |
US5756396A (en) * | 1996-05-06 | 1998-05-26 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect |
US5801096A (en) * | 1996-06-03 | 1998-09-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Self-aligned tungsen etch back process to minimize seams in tungsten plugs |
US5641710A (en) * | 1996-06-10 | 1997-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post tungsten etch back anneal, to improve aluminum step coverage |
US5700726A (en) * | 1996-06-21 | 1997-12-23 | Taiwan Semiconductor Manufacturing Company Ltd | Multi-layered tungsten depositions for contact hole filling |
US5677237A (en) * | 1996-06-21 | 1997-10-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Process for removing seams in tungsten plugs |
KR100221656B1 (ko) * | 1996-10-23 | 1999-09-15 | 구본준 | 배선 형성 방법 |
US7929197B2 (en) * | 1996-11-05 | 2011-04-19 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
US5854140A (en) * | 1996-12-13 | 1998-12-29 | Siemens Aktiengesellschaft | Method of making an aluminum contact |
US7830588B2 (en) * | 1996-12-19 | 2010-11-09 | Qualcomm Mems Technologies, Inc. | Method of making a light modulating display device and associated transistor circuitry and structures thereof |
JP3050161B2 (ja) * | 1997-04-18 | 2000-06-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5990011A (en) * | 1997-09-18 | 1999-11-23 | Micron Technology, Inc. | Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches |
WO1999052006A2 (en) * | 1998-04-08 | 1999-10-14 | Etalon, Inc. | Interferometric modulation of radiation |
US8928967B2 (en) | 1998-04-08 | 2015-01-06 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
JP2000138224A (ja) * | 1998-11-04 | 2000-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
US7553684B2 (en) * | 2004-09-27 | 2009-06-30 | Idc, Llc | Method of fabricating interferometric devices using lift-off processing techniques |
US7916980B2 (en) | 2006-01-13 | 2011-03-29 | Qualcomm Mems Technologies, Inc. | Interconnect structure for MEMS device |
US20070268201A1 (en) * | 2006-05-22 | 2007-11-22 | Sampsell Jeffrey B | Back-to-back displays |
US7471442B2 (en) * | 2006-06-15 | 2008-12-30 | Qualcomm Mems Technologies, Inc. | Method and apparatus for low range bit depth enhancements for MEMS display architectures |
US7916378B2 (en) * | 2007-03-08 | 2011-03-29 | Qualcomm Mems Technologies, Inc. | Method and apparatus for providing a light absorbing mask in an interferometric modulator display |
US7847999B2 (en) | 2007-09-14 | 2010-12-07 | Qualcomm Mems Technologies, Inc. | Interferometric modulator display devices |
TW200924069A (en) * | 2007-11-26 | 2009-06-01 | Nanya Technology Corp | Method of forming FINFET device |
US7944604B2 (en) | 2008-03-07 | 2011-05-17 | Qualcomm Mems Technologies, Inc. | Interferometric modulator in transmission mode |
US7969638B2 (en) | 2008-04-10 | 2011-06-28 | Qualcomm Mems Technologies, Inc. | Device having thin black mask and method of fabricating the same |
US7791783B2 (en) * | 2008-06-25 | 2010-09-07 | Qualcomm Mems Technologies, Inc. | Backlight displays |
US7719754B2 (en) * | 2008-09-30 | 2010-05-18 | Qualcomm Mems Technologies, Inc. | Multi-thickness layers for MEMS and mask-saving sequence for same |
US11735529B2 (en) | 2021-05-21 | 2023-08-22 | International Business Machines Corporation | Side pad anchored by next adjacent via |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4657628A (en) * | 1985-05-01 | 1987-04-14 | Texas Instruments Incorporated | Process for patterning local interconnects |
US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
US4793896C1 (en) * | 1988-02-22 | 2001-10-23 | Texas Instruments Inc | Method for forming local interconnects using chlorine bearing agents |
JPH04257227A (ja) * | 1991-02-08 | 1992-09-11 | Sony Corp | 配線形成方法 |
JP3118785B2 (ja) * | 1991-05-23 | 2000-12-18 | ソニー株式会社 | バリヤメタル構造の形成方法 |
-
1993
- 1993-02-09 JP JP02143493A patent/JP3240724B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-08 US US08/193,533 patent/US5422310A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8071128B2 (en) | 1996-06-14 | 2011-12-06 | Kyowa Hakko Kirin Co., Ltd. | Intrabuccally rapidly disintegrating tablet and a production method of the tablets |
US8357396B2 (en) | 1996-06-14 | 2013-01-22 | Kyowa Hakko Kirin Co., Ltd. | Intrabuccally rapidly disintegrating tablet and a production method of the tablets |
Also Published As
Publication number | Publication date |
---|---|
JPH06236877A (ja) | 1994-08-23 |
US5422310A (en) | 1995-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3240724B2 (ja) | 配線形成方法 | |
KR910007099B1 (ko) | 반도체장치의 제조방법 | |
JP2978748B2 (ja) | 半導体装置の製造方法 | |
US7514792B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2959758B2 (ja) | コンタクトホール内の導電性プラグ形成方法 | |
JPH10294365A (ja) | 半導体装置及びその製造方法 | |
JP3240725B2 (ja) | 配線構造とその製法 | |
JP3312604B2 (ja) | 半導体装置の製造方法 | |
JPH088226B2 (ja) | 半導体デバイスの製造方法 | |
JP3062163B2 (ja) | 半導体装置及び半導体装置の膜の形成方法 | |
JP3897071B2 (ja) | 半導体装置の製造方法 | |
JP4232215B2 (ja) | 半導体装置の製造方法 | |
JP3394101B2 (ja) | 半導体装置の製造方法 | |
JPH1056021A (ja) | 半導体装置及びその製造方法 | |
JPH11288923A (ja) | トレンチの形成方法およびそれを用いる半導体装置の製造方法 | |
JP3317279B2 (ja) | 半導体装置の製造方法 | |
JPH11330365A (ja) | 半導体装置の製造方法および半導体装置 | |
JP3225696B2 (ja) | 成膜方法 | |
JP3104688B2 (ja) | 半導体装置およびその製造方法 | |
KR0164497B1 (ko) | 반도체장치의 자기정렬 컨택 형성방법 | |
JP3076500B2 (ja) | 半導体装置の製造方法 | |
KR0181961B1 (ko) | 반도체 장치의 접촉플러그 제조방법 | |
JPH08203871A (ja) | 半導体装置の製造方法 | |
KR20030002744A (ko) | 반도체 소자의 커패시터 제조 방법 | |
KR920005390B1 (ko) | 접촉창 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |